KR101444465B1 - 전원 전압 저하 검출 회로 - Google Patents

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세이코 인스트루 가부시키가이샤
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Abstract

본 발명은 회로 규모가 작은 전원 전압 저하 검출 회로를 제공한다.
NMOS 트랜지스터(12)는, 전원 전압에 의거하여, 전원 전압으로부터 임계값 전압의 절대값 및 오버 드라이브 전압을 감산한 전압에 의거한 소스 전압을 출력한다. 이 소스 전압에 의거하여, NMOS 트랜지스터(17)는 온 오프한다. PMOS 트랜지스터(15)는, 접지 전압에 의거하여, 접지 전압에 임계값 전압의 절대값 및 오버 드라이브 전압을 가산한 전압에 의거한 소스 전압을 출력한다. 이 소스 전압에 의거하여 PMOS 트랜지스터(19)는 온 오프한다.

Description

전원 전압 저하 검출 회로{CIRCUIT FOR DETECTING SOURCE VOLTAGE LOWERING}
본 발명은, 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로에 관한 것이다.
일반적으로, 반도체 장치는, 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로를 탑재하고 있다. 이 전원 전압 저하 검출 회로가, 전원 전압이 최저 동작 전압 미만이 된 것을 검출하면, 반도체 장치는, 오동작하는 회로 또는 전원 전압 저하 검출 회로 이외의 모든 회로를 셧다운함으로써 오동작 하지 않게 된다.
여기서, 반도체 장치의 최저 동작 전압에 대해 설명한다.
도 5는, 반도체 장치의 요소 회로의 예를 나타내는 회로도이다. 도 5의 회로, NMOS 트랜지스터(31~34)에 의해서 구성되는 NMOS 캐스코드 타입의 커런트 미러 회로이다. 이 회로의 최저 동작 전압은, NMOS 트랜지스터(31)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 NMOS 트랜지스터(32)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압이다.
도 6은, 반도체 장치의 다른 요소 회로예를 나타내는 회로도이다. 도 6의 회로는, PMOS 트랜지스터(41~44)에 의해서 구성되는 PMOS 캐스코드 타입의 커런트 미러 회로이다. 이 회로의 최저 동작 전압은, PMOS 트랜지스터(41)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 PMOS 트랜지스터(42)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압이다.
도 7은, 반도체 장치의 다른 요소 회로의 예를 나타내는 회로도이다. 도 7의 회로는, PMOS 트랜지스터(51), PMOS 트랜지스터(55~56), NMOS 트랜지스터(52), NMOS 트랜지스터(54) 및 저항(53)에 의해서 구성되는 정전류 회로이다. 이 회로를 동작시키는 신호가 PMOS 트랜지스터(55)의 게이트에 입력하고, PMOS 트랜지스터(55)가 온하면, 이 회로는 동작한다. 이 회로의 최저 동작 전압은, NMOS 트랜지스터(52)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 NMOS 트랜지스터(54)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압 및 PMOS 트랜지스터(55)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 PMOS 트랜지스터(56)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압에서의 높은 쪽의 전압이다.
반도체 장치는, 일반적으로, 상기의 요소 회로를 이용하는 것이 많기 때문에, 반도체 장치의 최저 동작 전압은, 반도체 장치 내의 가장 합전압이 높은 2개의 NMOS 트랜지스터에서의, 하나의 NMOS 트랜지스터의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 다른 NMOS 트랜지스터의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압 및 반도체 장치 내의 가장 합전압이 높은 2개의 PMOS 트랜지스터에서의, 하나의 PMOS 트랜지스터의 임계값 전압의 절대값 및 오버 드라이브 장치의 합계와 다른 PMOS 트랜지스터의 임계값 전압의 절대값 및 오버 드라이 브 전압의 합계의 합전압에서의 높은 쪽의 전압이다.
종래의 전원 전압 저하 검출 회로에 대해 설명한다. 도 8은, 종래의 전원 전압 저하 검출 회로를 나타내는 도면이다.
종래의 전원 전압 저하 검출 회로는, 기준 전압을 출력하는 기준 전압 회로(72)와, 전원(71)의 전원 전압을 저항(75)과 저항(76)으로 분압하여 분압 전압을 출력하는 분압 회로(73)와, 기준 전압과 분압 전압을 비교하여 전원 전압의 저하를 검출하는 차동 증폭 회로(74)와, 차동 증폭 회로(74)의 출력 단자를 풀업하는 풀업 저항(77)을 구비하고 있다(예를 들어, 특허 문헌 1 참조).
[특허 문헌 1] 일본 공개특허공보 2005－278056호(도 4),
그러나, 특허 문헌 1에 의해서 개시된 회로에서는, 기준 전압 회로, 분압 회로 및 차동 증폭 회로가 필요하게 되고, 회로 규모가 커진다. 따라서, 그만큼 소비 전류가 많아진다.
본 발명은, 상기 과제를 감안하여 이루어져 회로 규모가 작은 전원 전압 저하 검출 회로를 제공한다.
본 발명은, 상기 과제를 해결하기 위해서, 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로에 있어서, 제1 도전형이고, 상기 전원 전압에 의거하여, 상기 전원 전압으로부터 임계값 전압의 절대값 및 오버 드라이브 전압을 감산한 전압에 의거한 소스 전압을 출력하는 제1 트랜지스터와, 상기 제1 도전형이고, 상기 제1 트랜지스터의 소스 전압에 의거하여 온 오프하는 제2 트랜지스터와, 제2 도전형이고, 접지 전압에 의거하여 상기 접지 전압에 임계값 전압의 절대값 및 오버 드라이브 전압을 가산한 전압에 의거한 소스 전압을 출력하는 제3 트랜지스터와, 상기 제2 도전형이고, 상기 제3 트랜지스터의 소스 전압에 의거하여 온 오프하는 제4 트랜지스터와, 상기 제1 트랜지스터에 전류를 공급하는 제1 정전류 회로와, 상기 제2 트랜지스터 및 상기 제3 트랜지스터에 전류를 공급하는 제2 정전류 회로와, 상기 제4트랜지스터에 전류를 공급하는 제3 정전류 회로를 구비하고 있는 것을 특징으로 하는 전원 전압 저하 검출 회로를 제공한다.
본 발명의 전원 전압 저하 검출 회로는, 기준 전압 회로, 분압 회로 및 차동 증폭 회로가 불필요하게 되고 회로 규모가 작아진다. 따라서, 그만큼 소비 전류가 적어진다.
이하, 본 발명의 전원 전압 저하 검출 회로의 실시 형태를, 도면을 참조하여 설명한다.
도 1은, 본 발명의 전원 전압 저하 검출 회로를 나타내는 회로도이다.
본 발명의 전원 전압 저하 검출 회로는, 전원 단자(1), 접지 단자(2) 및 출력 단자(3)를 구비하고 있다. 또, 전원 전압 저하 검출 회로는, 정전류 회로(4~6)를 구비하고 있다. 또, 전원 전압 저하 검출 회로는, NMOS 트랜지스터(12), NMOS 트랜지스터(17), PMOS 트랜지스터(15) 및 PMOS 트랜지스터(19)를 구비하고 있다.
정전류 회로(4)가 NMOS 트랜지스터(12)의 소스와 접지 단자(2)의 사이에 설치되어 있다. 정전류 회로(5)가 전원 단자(1)와 PMOS 트랜지스터(15)의 소스의 사이에 설치되어 있다. 정전류 회로(6)가 출력 단자(3)와 접지 단자(2)의 사이에 설치되어 있다. NMOS 트랜지스터(12)의 게이트 및 드레인은 전원 단자(1)에 접속되고, 백 게이트는 접지 단자(2)에 접속되어 있다. NMOS 트랜지스터(17)의 게이트는 NMOS 트랜지스터(12)의 소스에 접속되고, 소스 및 백 게이트는 접지 단자(2)에 접속되며, 드레인은 PMOS 트랜지스터(15)의 드레인에 접속되어 있다. PMOS 트랜지스터(15)의 게이트는 접지 단자(2)에 접속되고, 백 게이트는 전원 단자(1)에 접속되 어 있다. PMOS 트랜지스터(19)의 게이트는 PMOS 트랜지스터(15)의 소스에 접속되고, 소스 및 백 게이트는 전원 단자(1)에 접속되며, 드레인은 출력 단자(3)에 접속되어 있다.
NMOS 트랜지스터(12) 및 NMOS 트랜지스터(17)에 대해서, NMOS 트랜지스터(12)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 NMOS 트랜지스터(17)의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압은, 반도체 장치 내의 소정의 2개의 NMOS 트랜지스터에서의 하나의 NMOS 트랜지스터의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계와 다른 NMOS 트랜지스터의 임계값 전압의 절대값 및 오버 드라이브 전압의 합계의 합전압보다도 높아지고 있다. PMOS 트랜지스터(15) 및 PMOS 트랜지스터(19)에 대해서도, 동일하다.
또, 정전류 회로(4)는, NMOS 트랜지스터(12)에 전류를 공급한다. 정전류 회로(5)는 NMOS 트랜지스터(17) 및 PMOS 트랜지스터(15)에 전류를 공급한다. 정전류 회로(6)는, PMOS 트랜지스터(19)에 전류를 공급한다. NMOS 트랜지스터(12)는, 전원 전압에 의거하여, 전원 전압으로부터 임계값 전압의 절대값 및 오버 드라이브 전압을 감산한 전압에 의거한 소스 전입을 출력한다. 이 소스 전압에 의거하여, NMOS 트랜지스터(17)는 온 오프한다. PMOS 트랜지스터(15)는, 접지 전압에 의거하여 접지 전압에 임계값 전압의 절대값 및 오버 드라이브 전압을 가산한 전압에 의거한 소스 전압을 출력한다. 이 소스 전압에 의거하여, PMOS 트랜지스터(19)는 온 오프한다.
다음에, 본 발명의 전원 전압 저하 검출 회로의 동작에 대해 설명한다.
여기서, NMOS 트랜지스터의 임계값 전압의 절대값을 Vtn으로 하고, PMOS 트랜지스터의 임계값 전압의 절대값을 Vtp로 한다.
［Vtp＞Vtn일 때(NMOS 트랜지스터가 PMOS 트랜지스터보다도 오프하기 어려울 때)에서의 전원 전압의 저하 검출 동작］
전원 전압이 낮아져 가면, NMOS 트랜지스터(12)의 게이트 전압이 낮아져 가고, NMOS 트랜지스터(12)가 오프해 가며, NMOS 트랜지스터(17)의 게이트 전압도 낮아져 가고 NMOS 트랜지스터(17)도 오프해 간다. 따라서, PMOS 트랜지스터(19)의 게이트 전압이 높아져 가고, PMOS 트랜지스터(19)는 오프해 간다. 전원 전압이 2Vtp 미만이 되면, NMOS 트랜지스터(12) 및 NMOS 트랜지스터(17)는 아직 온하고 있지만, PMOS 트랜지스터(15)에 의해서 PMOS 트랜지스터(19)의 게이트 전압이 완전히 로가 되지 않고, PMOS 트랜지스터(19)는 오프한다. 따라서, 전원 전압이 2Vtp 미만이 되면, 즉, 전원 전압이 반도체 장치의 최저 동작 전압 미만이 되면, 전원 전압 저하 검출 회로는 로우 신호를 검출 신호로서 출력 단자(3)로부터 외부에 출력한다.
［Vtp＜Vtn일 때(PMOS 트랜지스터가 NMOS 트랜지스터보다도 오프하기 어려울 때)에서의 전원 전압의 저하 검출 동작］
전원 전압이 낮아져 가고, 전원 전압이 2Vtn 미만이 되면, NMOS 트랜지스터(12)는 아직 온하고 있지만, 정전류 회로(4)에 의해 NMOS 트랜지스터(17)의 게이트 전압이 완전히 하이가 되지 않고 NMOS 트랜지스터(17)는 오프하며, PMOS 트랜지스터(19)의 게이트 전압이 하이가 되고 PMOS 트랜지스터(19)도 오프한다. 따라서, 전원 전압이 2Vtn 미만이 되면, 즉, 전원 전압이 반도체 장치의 최저 동작 전압 미만이 되면, 전원 전압 저하 검출 회로는 로우 신호를 검출 신호로서 출력 단자(3)로부터 외부에 출력한다.
［Vtp＞Vtn(NMOS 트랜지스터가 PMOS 트랜지스터보다도 온하기 쉬울 때)일 때에서의 전원 전압의 저하 검출 해제 동작］
전원 전압이 2Vtp 및 2Vtn의 양쪽보다도 낮아져 가고, 그 후, 전원 전압이 높아져 가면, NMOS 트랜지스터(12)의 게이트 전압이 높아져 가고, NMOS 트랜지스터(12)가 온해 가며, NMOS 트랜지스터(17)의 게이트 전압도 높아져 가고, NMOS 트랜지스터(17)도 온해 간다. 따라서, PMOS 트랜지스터(19)의 게이트 전압이 낮아져 가고, PMOS 트랜지스터(19)도 온해 간다. 전원 전압이 2Vtn 이상이 되면, NMOS 트랜지스터(12) 및 NMOS 트랜지스터(17)는 온하지만, PMOS 트랜지스터(15)에 의해서 PMOS 트랜지스터(19)의 게이트 전압이 완전히 로우가 되지 않고, PMOS 트랜지스터(19)는 아직 오프하고 있다. 전원 전압이 2Vtp 이상이 되면, NMOS 트랜지스터(12) 및 NMOS 트랜지스터(17)는 이미 온하고 있고, PMOS 트랜지스터(19)의 게이트 전압이 로우가 되고, PMOS 트랜지스터(19)도 온한다. 따라서, 전원 전압이 2Vtp 이상이 되면, 즉, 전원 전압이 반도체 장치의 최저 동작 전압 이상이 되면, 전원 전압 저하 검출 회로는 하이 신호를 검출 신호로 하여 출력 단자(3)로부터 외부에 출력한다.
［Vtp＜Vtn일 때(PMOS 트랜지스터가 NMOS 트랜지스터보다도 온하기 쉬울 때)에서의 전원 전압의 저하 검출 해제 동작］
전원 전압이 2Vtp 및 2Vtn의 양쪽보다도 낮아져 가고, 그 후, 전원 전압이 높아져 가고, 전원 전압이 2Vtn 이상이 되면, NMOS 트랜지스터(12) 및 NMOS 트랜지스터(17)는 온하고, PMOS 트랜지스터(19)의 게이트 전압이 로우가 되고, PMOS 트랜지스터(19)도 온한다. 따라서, 전원 전압이 2Vtn 이상이 되면, 즉, 전원 전압이 반도체 장치의 최저 동작 전압 이상이 되면, 전원 전압 저하 검출 회로는 하이 신호를 검출 신호로서 출력 단자(3)로부터 외부에 출력한다.
다음에, 본 발명의 전원 전압 저하 검출 회로의 정전류 회로에 대해 설명한다. 도 2는, 본 발명의 전원 전압 저하 검출 회로의 정전류 회로의 일 구체예를 나타내는 회로도이다.
정전류 회로(4)는, 예를 들어, 디플레이션 NMOS 트랜지스터(11)에 의해서 실현된다. 디플레이션 NMOS 트랜지스터(11)의 게이트, 소스 및 백 게이트는 접지 단자(2)에 접속되고, 드레인은 NMOS 트랜지스터(11)의 소스에 접속되어 있다. 디플레이션 NMOS 트랜지스터(11)의 드레인은, 전류를 NMOS 트랜지스터(12)의 소스로부터 뽑아낸다.
정전류 회로(5)는, 예를 들어, 디플레이션 NMOS 트랜지스터(11) 및 PMOS 트랜지스터(13~14)에 의해서 실현된다. PMOS 트랜지스터(13)의 게이트 및 드레인은 NMOS 트랜지스터(12)의 드레인에 접속되고, 소스 및 백 게이트는 전원 단자(1)에 접속되어 있다. PMOS 트랜지스터(14)의 게이트는 PMOS 트랜지스터(13)의 게이트에 접속되고, 소스 및 백 게이트는 전원 단자(1)에 접속되며, 드레인은 PMOS 트랜지스터(15)의 소스에 접속되어 있다. PMOS 트랜지스터(14)의 드레인은, 정전류 회 로(4)의 전류에 의거한 전류를 PMOS 트랜지스터(15)의 소스에 흘린다.
정전류 회로(6)는, 예를 들어 디플레이션 NMOS 트랜지스터(11), PMOS 트랜지스터(13~14), NMOS 트랜지스터(16) 및 NMOS 트랜지스터(18)에 의해서 실현된다. NMOS 트랜지스터(16)의 게이트 및 드레인은 PMOS 트랜지스터(15)의 드레인에 접속되고, 소스는 NMOS 트랜지스터(17)의 드레인에 접속되며, 백 게이트는 접지 단자(2)에 접속되어 있다. NMOS 트랜지스터(18)의 게이트는 NMOS 트랜지스터(16)의 게이트에 접속되고, 소스 및 백 게이트는 접지 단자(2)에 접속되며, 드레인은 PMOS 트랜지스터(19)의 드레인에 접속되어 있다. NMOS 트랜지스터(18)의 드레인은, 정전류 회로(4)의 전류에 의거한 전류를 PMOS 트랜지스터(19)의 드레인으로부터 뽑아낸다.
이상 설명한 바와 같이, 본 발명의 전원 전압 저하 검출 회로는, 기준 전압 회로, 분압 회로 및 차동 증폭 회로가 불필요해지고, 회로 규모가 작아진다. 따라서, 소비 전류도 적어진다.
또, 기준 전압의 불균일을 보상하기 위해서, 분압 회로의 저항 트리밍이 필요했지만, 트리밍이 불필요해진다. 따라서, 제조 공정이 줄어들기 때문에 제조 비용이 저렴해진다.
또, PMOS 트랜지스터와 NMOS 트랜지스터의 동작의 관계가 모두, 전원 전압이 반도체 장치의 최저 동작 전압 미만이 되면, 전원 전압 저하 검출 회로는 로우 신호를 검출 신호로서 출력 단자(3)로부터 외부에 출력하므로, 반도체 장치는 오동작하지 않게 된다.
또한, 도 1 및 도 2에서의 NMOS 트랜지스터를 PMOS 트랜지스터로 변경하여 PMOS 트랜지스터를 NMOS 트랜지스터로 변경해도 된다.
다음에, 본 발명의 다른 실시예의 전원 전압 저하 검출 회로를, 도면을 참조하여 설명한다.
도 3은, 본 발명의 다른 실시예의 전원 전압 저하 검출 회로를 나타내는 회로도이다. 도 1의 전원 전압 저하 검출 회로와의 차이에 있어서, 정전류 회로(4)는 정전류 회로(7)로 변경되고, 정전류 회로(5)는 정전류 회로(8)로 변경되며, 정전류 회로(6)는 정전류 회로(9)로 변경되고 있다.
도 4는, 본 발명의 다른 실시예의 전원 전압 저하 검출 회로의 정전류 회로의 일 구체예를 나타내는 회로도이다. 도 2의 전원 전압 저하 검출 회로와의 차이에 있어서, NMOS 트랜지스터(12)는 PMOS 트랜지스터(22)로 변경되고, NMOS 트랜지스터(17)는 PMOS 트랜지스터(27)로 변경되며, PMOS 트랜지스터(15)는 NMOS 트랜지스터(25)로 변경되고, PMOS 트랜지스터(19)는 NMOS 트랜지스터(29)로 변경되고 있다. 여기서, 디플레이션 NMOS 트랜지스터(11)는 디플레이션 NMOS 트랜지스터(21)로 변경되고, PMOS 트랜지스터(13)는 NMOS 트랜지스터(23)로 변경되며, PMOS 트랜지스터(14)는 NMOS 트랜지스터(24)로 변경되고, NMOS 트랜지스터(16)는 PMOS 트랜지스터(26)로 변경되며, NMOS 트랜지스터(18)는 PMOS 트랜지스터(28)로 변경되고 있다.
도 3 및 도 4와 같이 전원 전압 저하 검출 회로를 구성해도, 도 1 및 도 2와 같은 전원 전압 저하 검출 회로와 동일한 효과가 얻어지는 것은 명백하다.
도 1은 본 발명의 전원 전압 저하 검출 회로를 나타내는 회로도이다.
도 2는 본 발명의 전원 전압 저하 검출 회로의 정전류 회로의 일 구체예를 나타내는 회로도이다.
도 3은 본 발명의 다른 실시예의 전원 전압 저하 검출 회로를 나타내는 회로도이다.
도 4는 본 발명의 다른 실시예의 전원 전압 저하 검출 회로의 정전류 회로의 일 구체예를 나타내는 회로도이다.
도 5는 반도체 장치의 요소 회로의 예를 나타내는 회로도이다.
도 6은 반도체 장치의 요소 회로의 다른 예를 나타내는 회로도이다.
도 7은 반도체 장치의 요소 회로의 다른 예를 나타내는 회로도이다.
도 8은 종래의 전원 전압 저하 검출 회로를 나타내는 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 전원 단자
2 : 접지 단자
3 : 출력 단자
4~6 : 정전류 회로
11 : 디플레이션 NMOS 트랜지스터
13~15, 19 : PMOS 트랜지스터
12, 16~18 : NMOS 트랜지스터

Claims (2)

  1. 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로에 있어서,
    상기 전원 전압에 의거하여 상기 전원 전압으로부터 임계값 전압의 절대값 및 오버 드라이브 전압을 감산한 전압에 의거한 소스 전압을 출력하는 제1 NMOS 트랜지스터와,
    상기 제1 NMOS 트랜지스터의 소스 전압에 의거하여, 온 오프하는 제2 NMOS 트랜지스터와,
    접지 전압에 의거하여, 상기 접지 전압에 임계값 전압의 절대값 및 오버 드라이브 전압을 가산한 전압에 의거한 소스 전압을 출력하는 제1 PMOS 트랜지스터와,
    상기 제1 PMOS 트랜지스터의 소스 전압에 의거하여 온 오프하는 제2 PMOS 트랜지스터와,
    상기 제1 NMOS 트랜지스터에 전류를 공급하는 제1 정전류 회로와,
    상기 제2 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터에 전류를 공급하는 제2 정전류 회로와,
    상기 제2 PMOS 트랜지스터에 전류를 공급하는 제3 정전류 회로와,
    상기 제2 PMOS 트랜지스터의 드레인에 접속된 출력 단자를 구비하고 있는 것을 특징으로 하는 전원 전압 저하 검출 회로.
  2. 전원 전압의 저하를 검출하는 전원 전압 저하 검출 회로에 있어서,
    접지 전압에 의거하여, 상기 접지 전압에 임계값 전압의 절대값 및 오버 드라이브 전압을 가산한 전압에 의거한 소스 전압을 출력하는 제1 PMOS 트랜지스터와,
    상기 제1 PMOS 트랜지스터의 소스 전압에 의거하여 온 오프하는 제2 PMOS 트랜지스터와,
    상기 전원 전압에 의거하여 상기 전원 전압으로부터 임계값 전압의 절대값 및 오버 드라이브 전압을 감산한 전압에 의거한 소스 전압을 출력하는 제1 NMOS 트랜지스터와,
    상기 제1 NMOS 트랜지스터의 소스 전압에 의거하여, 온 오프하는 제2 NMOS 트랜지스터와,
    상기 제1 PMOS 트랜지스터에 전류를 공급하는 제1 정전류 회로와,
    상기 제2 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터에 전류를 공급하는 제2 정전류 회로와,
    상기 제2 NMOS 트랜지스터에 전류를 공급하는 제3 정전류 회로와,
    상기 제2 NMOS 트랜지스터의 드레인에 접속된 출력 단자를 구비하고 있는 것을 특징으로 하는 전원 전압 저하 검출 회로.
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