JP7325352B2

JP7325352B2 - 基準電圧回路

Info

Publication number: JP7325352B2
Application number: JP2020019709A
Authority: JP
Inventors: 利幸田中
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2020-02-07
Filing date: 2020-02-07
Publication date: 2023-08-14
Anticipated expiration: 2040-02-07
Also published as: CN113253788B; US20210247794A1; US11500408B2; CN113253788A; JP2021125091A

Description

本発明は、基準電圧回路に関するものである。

基準電圧回路は、ＩｏＴ機器等では半導体チップ上に形成されて使用され、出力電圧が周囲温度や電源電圧の変動によらず安定であると共に微小な電力で動作することが必要とされる。

基準電圧回路は、バンドギャップ基準電圧回路（ＢａｎｄＧａｐＲｅｆｅｒｅｎｃｅＣｉｒｃｕｉｔｓ、以下、ＢＧＲ回路と記す）が広く用いられている。ＢＧＲ回路は、コレクタ電流がベース・エミッタ間電圧の指数とエミッタの面積に比例する特性を利用することで、一次温度係数がゼロの電圧を生成できる利点があるため、基準電圧回路として広く用いられている。

また、バイポーラトランジスタを用いることなく、ＭＯＳトランジスタでだけ回路を構成できる基準電圧回路も提案されている。

図６に示す基準電圧回路は、ＮＭＯＳトランジスタ２１、２２と、ＰＭＯＳトランジスタ２３、２４と、電流源回路２５と、抵抗２７～２９と、出力回路２６とを備える。

図６に示す基準電圧回路は、差動アンプを構成するＮＭＯＳトランジスタ２１と２２に、異なる閾値のＮＭＯＳトランジスタを用いるか、あるは同じ閾値を持つＮＭＯＳトランジスタのチャネル幅（Ｗ）を変えたものを用いる。本回路は、これにより生じる差動アンプの入力オフセット電圧、つまり、抵抗２８の端子間の電圧を基準に、抵抗２７と抵抗２８と抵抗２９の抵抗値の比を調整することで所望の出力電圧ＶＯＵＴを生成する（例えば特許文献１参照）。

特開平３－１８０９１５号公報

ＩｏＴ機器等で使用される基準電圧回路は、微小な電力で動作し、かつ、周囲温度や電源電圧の変動によらず安定な電圧を生成することが必要とされる。

図６に示す基準電圧回路は、トランジスタ２１、２２のドレイン電流をＭＯＳトランジスタの飽和の式で説明しており、飽和領域で動作するトランジスタのため、消費電力が大きくなるという課題があった。

本発明の基準電圧回路は、第１乃至第６のＭＯＳトランジスタと、第１と第２の抵抗と、電流源回路と、出力端子を備え、前記第１と第２のＭＯＳトランジスタのソース端子は、前記電流源回路の第１の端子に接続され、前記第２の抵抗の第１の端子は前記第６のＭＯＳトランジスタのドレイン端子と前記出力端子に接続され、第２の端子は前記第１のＭＯＳトランジスタのゲート端子と前記第１の抵抗の第１の端子に接続され、前記第１の抵抗の第２の端子は、前記第２のＭＯＳトランジスタのゲート端子と前記第３のＭＯＳトランジスタのドレイン端子とゲート端子に接続され、前記第１乃至第３のＭＯＳトランジスタのバックゲート端子と前記第３のＭＯＳトランジスタのソース端子と前記電流源回路の第２の端子は、第１の所定の電位に接続され、前記第４のＭＯＳトランジスタのドレイン端子はゲート端子と前記第１のＭＯＳトランジスタのドレイン端子と前記第５のＭＯＳトランジスタのゲート端子に接続され、前記第５のＭＯＳトランジスタのドレイン端子は前記第２のＭＯＳトランジスタのドレイン端子と前記第６のＭＯＳトランジスタのゲート端子に接続され、前記第４乃至第６のＭＯＳトランジスタのソース端子とバックゲート端子は、第２の所定の電位に接続されるとした。

本発明の基準電圧回路は、ＭＯＳトランジスタで構成され、微小な電流で動作し、温度変動や電源電圧の変動に対し従来のＢＧＲ回路と同等で安定な電圧を生成できる。

第１の実施形態の基準電圧回路の構成を示す回路図である。第２の実施形態の基準電圧回路の構成を示す回路図である。第３の実施形態の基準電圧回路の構成を示す回路図である。第１～第３の実施形態の基準電圧回路の特性を示す図である。第１～第３の実施形態の基準電圧回路の特性を示す図である。従来の基準電圧回路の構成を示す回路図である。

以下、本発明の基準電圧回路について図面を参照して説明する。
（第１の実施形態）

図１に基づいて、第１の実施形態の基準電圧回路について説明する。

第１の実施形態の基準電圧回路は、ＮＭＯＳトランジスタ１～３と、ＰＭＯＳトランジスタ４～６と、抵抗７、８と、電流源回路９と、容量１０と、電源端子１３と、ＧＮＤ端子と、出力端子１４とを備える。

電源端子１３は、電源電圧ＶＤＤを供給する。ＧＮＤ端子は、ＧＮＤ電位に設定されている。出力端子１４は、出力電圧ＶＲＥＦ１を出力する。

ＮＭＯＳトランジスタ１は、ドレイン端子が接続点ｎ１に接続され、ゲート端子が接続点ｎ３に接続され、ソース端子が電流源回路９の第１の端子に接続される。ＮＭＯＳトランジスタ２は、ドレイン端子が接続点ｎ２に接続され、ゲート端子が接続点ｎ４に接続され、ソース端子が電流源回路９の第１の端子に接続される。電流源回路９は、第２の端子がＧＮＤ端子に接続される。ＮＭＯＳトランジスタ３は、ドレイン端子とゲート端子が接続点ｎ４に接続され、ソース端子がＧＮＤ端子に接続される。ＮＭＯＳトランジスタ１～３は、バックゲート端子がＧＮＤ端子に接続されている。

ＰＭＯＳトランジスタ４は、ソース端子が電源端子１３に接続され、ゲート端子とドレイン端子が接続点ｎ１に接続される。ＰＭＯＳトランジスタ５は、ゲート端子が接続点ｎ１に接続され、ソース端子が電源端子１３に接続され、ドレイン端子が接続点ｎ２に接続される。ＰＭＯＳトランジスタ６は、ソース端子が電源端子１３に接続され、ゲート端子が接続点ｎ２に接続され、ドレイン端子が出力端子１４と抵抗８の第１の端子に接続される。ＰＭＯＳトランジスタ４～６は、バックゲート端子が電源端子１３に接続されている。抵抗７は、第１の端子が接続点ｎ３に接続され、第２の端子が接続点ｎ４に接続されている。抵抗８は、第２の端子が接続点ｎ３に接続されている。容量１０は、第１の端子が電源端子１３に接続され、第２の端子が接続点ｎ２に接続されている。

ここでＮＭＯＳトランジスタ１、２と、ＰＭＯＳトランジスタ４～６と、電流源回路９と、容量１０は、差動アンプ１２を構成する。ＮＭＯＳトランジスタ１、２は、入力トランジスタであり、電流源回路９によって弱反転領域で駆動される。ＮＭＯＳトランジスタ１、２は、チャネル長（Ｌ）が等しく、チャネル幅（Ｗ）が１：Ｍの比に設定されている。容量１０は、帰還ループを安定にするための位相補償容量である。

ＰＭＯＳトランジスタ４～６は、差動アンプ１２の出力段を構成する。ＰＭＯＳトランジスタ４～６は、チャネル長（Ｌ）とチャネル幅（Ｗ）の両方が等しい。

ＰＭＯＳトランジスタ４、５は、カレントミラー回路を構成する。ＰＭＯＳトランジスタ４は、ダイオード接続される。ＰＭＯＳトランジスタ４に流れる電流Ｉ１は、ＮＭＯＳトランジスタ１に流れる。ＰＭＯＳトランジスタ５は、電流Ｉ１をミラーした電流Ｉ２が流れ、電流Ｉ２はＮＭＯＳトランジスタ２に流れる。

ＮＭＯＳトランジスタ１のゲート端子とソース端子との間の電圧を電圧Ｖｇｓ１とし、ＮＭＯＳトランジスタ２のゲート端子とソース端子との間の電圧を電圧Ｖｇｓ２とする。接続点ｎ２には、電圧Ｖｇｓ１と電圧Ｖｇｓ２の差の電圧を増幅した電圧Ｖｎ２が生じる。ＰＭＯＳトランジスタ６は、電圧Ｖｎ２を電流Ｉ３に変換して出力する。差動アンプ１２は、電圧Ｖｇｓ１と電圧Ｖｇｓ２の差電圧を増幅して電流Ｉ３に変換するトランスコンダクタンスアンプとして動作する。

本実施形態の基準電圧回路の動作原理を説明する。

差動アンプ１２の出力する電流Ｉ３は、抵抗８と抵抗７とダイオード接続されたＮＭＯＳトランジスタ３を経由してＧＮＤ端子へ流れる。電流Ｉ３は、抵抗７の端子間に電圧ＶＲ１を、抵抗８の端子間に電圧ＶＲ２を生じさせる。接続点ｎ３は、ＮＭＯＳトランジスタ１のゲート端子に接続され、接続点ｎ４は、ＮＭＯＳトランジスタ２のゲート端子に接続されている。差動アンプ１２は、電流Ｉ３が抵抗７で電圧ＶＲ１に変換され、入力に戻される帰還ループが形成されている。

差動アンプ１２は、出力する電流Ｉ３が入力に帰還されている。この帰還ループの基準とする温度における平衡状態（定常状態）において、本実施形態の基準電圧回路は、ＮＭＯＳトランジスタ１のドレイン端子の電圧とＮＭＯＳトランジスタ２のドレイン端子の電圧が等しく、電流Ｉ１と電流Ｉ２と電流Ｉ３が等しい状態で安定する。つまり式（１）の関係が成り立つ。

ここで、ＮＭＯＳトランジスタ１とＮＭＯＳトランジスタ２は、電流源回路９によって弱反転領域で動作している。ＭＯＳトランジスタは、弱反転領域で動作する場合に、式（２）に示すようにドレイン電流Ｉｄがゲートソース間電圧Ｖｇｓの指数に比例する形で表される。この関係は、従来のＢＧＲ回路の電圧基準に用いられるバイポーラトランジスタのコレクタ電流とべ－ス・エミッタ間電圧の関係に近い特性であることが知られている。つまり、この性質を利用して、バイポーラトランジスタを使用することなく、従来のＢＧＲ回路と同じく温度変化に対して安定な基準電圧が、ＭＯＳトランジスタを用いて生成できる。

ただし、式（２）において、
ｋ：ボルツマン定数１．３８Ｅ－２３［Ｊ／Ｋ］
ｑ：電子の電荷量１．６Ｅ－１９［Ｃ］
Ｔ：絶対温度［Ｋ］
ｎ：スロープファクタ（定数、通常１から２程度）
Ｉｓ：プロセスにより決まる定数
Ｖｇｓ：ゲートソース間電圧
Ｖｔｈ：ＭＯＳトランジスタの閾値電圧

図１において、ＮＭＯＳトランジスタ１とＮＭＯＳトランジスタ２は、閾値電圧Ｖｔｈとチャネル長（Ｌ）が等しい。ＮＭＯＳトランジスタ１のチャネル幅（Ｗ）をＷ１とし、ＮＭＯＳトランジスタ２のチャネル幅（Ｗ）をＷ２とする。先に述べたように、チャネル幅Ｗ１とチャネル幅Ｗ２の比は、１：Ｍである。差動アンプ１２のＮＭＯＳトランジスタ１とＮＭＯＳトランジスタ２を流れる電流Ｉ１と電流Ｉ２は、両トランジスタが弱反転領域で動作していることから、式（３）、式（４）のように表せる。

ただし、式（３）と式（４）において、
Ｖｇｓ１：ＮＭＯＳトランジスタ１のゲートソース間電圧
Ｖｇｓ２：ＮＭＯＳトランジスタ２のゲートソース間電圧
Ｖｔｈ：ＮＭＯＳトランジスタ１と２の閾値電圧

抵抗７の端子間の電圧ＶＲ１は、ＮＭＯＳトランジスタ１のゲートソース間電圧Ｖｇｓ１とＮＭＯＳトランジスタ２のゲートソース間電圧Ｖｇｓ２の差電圧である。式（３）と式（４）から、電圧ＶＲ１を示す式（５）が導かれる。

電流Ｉ３は抵抗７に流れる電流であり、式（６）のように表せる。

ただし、式（６）において、
Ｒ１：抵抗７の抵抗値

式（６）から分かる通り、電流Ｉ３は絶対温度Ｔに比例するＰＴＡＴ（ＰｒｏｐｏｒｔｉｏｎａｌＴｏＡｂｓｏｌｕｔｅＴｅｍｐｅｒａｔｕｒｅ）電流である。

温度が基準の温度から変化すると、式（３）の電流Ｉ１と式（４）の電流Ｉ２を示す式の右辺に絶対温度Ｔが含まれるため、電流Ｉ１と電流Ｉ２は、変化しようとする。しかし、本実施形態の基準電圧回路は、電流Ｉ３がＰＴＡＴ電流であるため、電流Ｉ３が流れる抵抗７の端子間の電圧ＶＲ１が変化し、ＮＭＯＳトランジスタ１のゲートソース間電圧ＶＧＳ１とＮＭＯＳトランジスタ２のゲートソース間電圧ＶＧＳ２の電圧が変化し、電流Ｉ１と電流Ｉ２が等しく、かつ、電流Ｉ１と電流Ｉ２の和が電流源回路９で設定した電流値に収束し安定する。

本実施形態の基準電圧回路の出力電圧ＶＲＥＦ１は、ＮＭＯＳトランジスタ３のゲートソース間電圧Ｖｇｓ３と、抵抗７の端子間の電圧ＶＲ１と、抵抗８の端子間の電圧ＶＲ２の和であり、式（７）のように表わせる。

ただし、式（７）において、
Ｒ２：抵抗８の抵抗値

式（７）において、第１項のＮＭＯＳトランジスタ３のゲートソース間電圧Ｖｇｓ３の温度変化量は一般的におおよそ－０．５ｍＶ／Ｋから－２ｍＶ／Ｋ程度の負の値である。第２項の抵抗７の端子間の電圧ＶＲ１と抵抗８の端子間の電圧ＶＲ２は、電流Ｉ３がＰＴＡＴ電流であるため正の温度係数を持つ。つまり、定性的には、出力電圧ＶＲＥＦ１の温度係数をゼロにするには、ＮＭＯＳトランジスタ３のゲートソース間電圧Ｖｇｓ３の温度変化を抵抗７の端子間の電圧ＶＲ１と抵抗８の端子間の電圧ＶＲ２の温度変化で打ち消すように回路定数を適切に調整すれば良い。

なお、式（７）は電源電圧ＶＤＤに関係する変数を含まないため、出力電圧ＶＲＥＦ１は電源電圧の変動に対しても安定である。

本実施形態の基準電圧回路の出力電圧ＶＲＥＦ１の温度変動量ΔＶＲＥＦ１の一次温度係数がゼロになる条件は、式（７）を絶対温度Ｔで微分した式（８）から明確になる。

つまり温度変動量ΔＶＲＥＦ１の１次温度係数をゼロにする条件は、式（８）の第１項を第２項が打ち消すように（Ｒ１＋Ｒ２）／Ｒ１の値およびＮＭＯＳトランジスタ１とＮＭＯＳトランジスタ２のチャネル幅（Ｗ）の比であるＭの値を適切な値に調整すれば良い。

本実施形態の回路構成において、０．１８μｍＣＭＯＳプロセスの条件で回路シミュレーションを行った。各素子の条件は、次の通りである。
ＮＭＯＳトランジスタ１：チャネル長（Ｌ）＝５ｕｍ、チャネル幅（Ｗ）＝１６ｕｍ
ＮＭＯＳトランジスタ２：チャネル長（Ｌ）＝５ｕｍ、チャネル幅（Ｗ）＝６４ｕｍ
ＮＭＯＳトランジスタ３：チャネル長（Ｌ）＝１００ｕｍ、チャネル幅（Ｗ）＝１．２ｕｍ
ＰＭＯＳトランジスタ４、５、６：チャネル長（Ｌ）＝２０ｕｍ、チャネル幅（Ｗ）＝２．４ｕｍ
抵抗７：Ｒ１＝６．２ＭΩ、ＴＣ１＝－５１００ｐｐｍ／Ｋ
抵抗８：Ｒ２＝２２．９ＭΩ、ＴＣ１＝－５１００ｐｐｍ／Ｋ
回路電流：Ｉ１＝Ｉ２＝Ｉ３＝１０ｎＡ（ＶＤＤ＝３Ｖ、Ｔ＝２９８Ｋにおいて）
（電流源回路９で回路電流を決定する。）
ただし、ＴＣ１は、抵抗の一次温度係数

図４の曲線１５は、電源電圧ＶＤＤが３Ｖの時の本実施形態の基準電圧回路の出力電圧ＶＲＥＦ１の温度特性を示す。出力電圧ＶＲＥＦ１は、２５℃において１．２０３Ｖであり、温度が－２０℃から１００℃の範囲における出力電圧ＶＲＥＦ１の変動幅は、８．５５ｍＶである。

図５の曲線１８は、温度２５℃（２９８Ｋ）の時の本実施形態の基準電圧回路の出力電圧ＶＲＥＦ１の電源電圧ＶＤＤ依存性を示す。出力電圧ＶＲＥＦ１は、電源電圧ＶＤＤが１．２Ｖから５Ｖへ変化した時に７．２ｍＶ変化する。
（第２の実施形態）

図２に基づいて、第２の実施形態の基準電圧回路について説明する。
図２に示す基準電圧回路は、第１の実施形態の基準電圧回路の電流源回路９を、ＮＭＯＳトランジスタ１１に置き換えた構成である。
ＮＭＯＳトランジスタ１１のドレイン端子は、ＮＭＯＳトランジスタ１のソース端子とＮＭＯＳトランジスタ２のソース端子に接続され、ゲート端子はＮＭＯＳトランジスタ３のゲート端子と接続され、ソース端子とバックゲート端子はＧＮＤ端子に接続される。

本実施形態の基準電圧回路は、差動アンプ１２の出力である電流Ｉ３をＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１１から構成されるカレントミラー回路で、差動アンプ１２自身を駆動する電流Ｉ０２として帰還させる自己バイアス型の構成とした回路である。本実施形態の基準電圧回路は、出力電圧ＶＲＥＦ１を出力する。

ＮＭＯＳトランジスタ１１のチャネル幅（Ｗ）は、ＮＭＯＳトランジスタ３のチャネル幅（Ｗ）の２倍に設定されており、電流Ｉ０２が電流Ｉ３の２倍である。本実施形態の基準電圧回路は、基準とする温度の平衡状態（定常状態）において、Ｉ１＝Ｉ２＝Ｉ３の関係が成り立つ。つまり、本実施形態の基準電圧回路は、自己バイアスの構成になっており、第１の実施形態の基準電圧回路の電流源回路９を、少ない素子で代替できる。

本回路におけるΔＶＲＥＦ１の１次温度係数をゼロにする条件式は、第１の実施形態の基準電圧回路と同一である。しかし、第１の実施形態の基準電圧回路の電流源回路９が一定電流であるのに対し、本回路の電流Ｉ０２は、ＰＴＡＴ電流であるＩ３をＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１１のカレントミラー回路で帰還した電流であるため、電流Ｉ０２は絶対温度に比例する電流である。このため、出力電圧の１次温度係数をゼロにする回路定数は、後述する一例のように第１の実施形態の回路とは異なる値になる。

本実施形態の回路構成において、０．１８μｍＣＭＯＳプロセスの条件で回路シミュレーションを行った。各素子の条件は、次の通りである。
ＮＭＯＳトランジスタ１：チャネル長（Ｌ）＝５ｕｍ、チャネル幅（Ｗ）＝１６ｕｍ
ＮＭＯＳトランジスタ２：チャネル長（Ｌ）＝５ｕｍ、チャネル幅（Ｗ）＝６４ｕｍ
ＮＭＯＳトランジスタ３：チャネル長（Ｌ）＝１００ｕｍ、チャネル幅（Ｗ）＝１．２ｕｍ
ＮＭＯＳトランジスタ１１：チャネル長（Ｌ）＝１００ｕｍ、チャネル幅（Ｗ）＝２．４ｕｍ
ＰＭＯＳトランジスタ４、５、６：チャネル長（Ｌ）＝２０ｕｍ、チャネル幅（Ｗ）＝２．４ｕｍ
抵抗７：Ｒ１＝６．２ＭΩ、ＴＣ１＝－５１００ｐｐｍ／Ｋ
抵抗８：Ｒ２＝１７．５ＭΩ、ＴＣ１＝－５１００ｐｐｍ／Ｋ
回路電流：Ｉ１＝Ｉ２＝Ｉ３＝１０ｎＡ（ＶＤＤ＝３Ｖ、Ｔ＝２９８Ｋにおいて）

図４の曲線１６は、電源電圧ＶＤＤが３Ｖの時の本実施形態の基準電圧回路の出力電圧ＶＲＥＦ１の温度特性を示す。出力電圧ＶＲＥＦ１は、２５℃において、１．１４８Ｖであり、温度が－２０℃から１００℃の範囲における出力電圧ＶＲＥＦ１の変動幅は、７．１０ｍＶである。

図５の曲線１９は、温度２５℃（２９８Ｋ）の時の本実施形態の基準電圧回路の出力電圧ＶＲＥＦ１の電源電圧ＶＤＤ依存性を示す。出力電圧ＶＲＥＦ１は、電源電圧ＶＤＤが１．２Ｖから５Ｖへ変化した時に６．８ｍＶ変化する。
（第３の実施形態）

図３に基づいて、第３の実施形態の基準電圧回路について説明する。第３の実施形態の基準電圧回路は、第２の実施形態の基準電圧回路におけるＮＭＯＳトランジスタ３のゲート端子を接続する箇所を変更した回路である。ＮＭＯＳトランジスタ３のゲート端子が抵抗７と抵抗８とＮＭＯＳトランジスタ１のゲート端子との接続点である接続点ｎ３に接続されている点が第２の実施形態の基準電圧回路と異なる。本実施形態の基準電圧回路は、出力電圧ＶＲＥＦ２を出力する。

本実施形態の電流源回路は、第２の実施形態と同様の回路構成としたが、第１の実施形態の電流源回路と同様の回路構成とすることも可能である。その際の出力電圧は、第１の実施形態の出力電圧と第２の実施形態の出力電圧が同じでないように、本実施形態の出力電圧とは同じではない。

ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１１から成るカレントミラー回路は、第２の実施形態と同様にＮＭＯＳトランジスタ１１のチャネル巾（Ｗ）がＮＭＯＳトランジスタ３のチャネル巾（Ｗ）の２倍に設定されており、電流Ｉ０２が電流Ｉ３の２倍である。本実施形態の基準電圧回路は、基準とする温度の平衡状態（定常状態）において、Ｉ１＝Ｉ２＝Ｉ３の関係が成り立つ。

本実施形態の基準電圧回路は、接続点ｎ３の電位がＮＭＯＳトランジスタ３のゲートソース間電圧Ｖｇｓ３に固定され、第２の実施形態の基準電圧回路と比較すると接続点ｎ３の電圧が低く保たれる。このため本実施形態の基準電圧回路は、ＮＭＯＳトランジスタ３のゲートソース間電圧Ｖｇｓ３がＮＭＯＳトランジスタ１とＮＭＯＳトランジスタ２とＮＭＯＳトランジスタ１１が十分に動作する電圧となるように、ＮＭＯＳトランジスタ３のチャネル長（Ｌ）およびチャネル幅（Ｗ）を調整する必要がある。本実施形態の基準電圧回路は、この条件を満足するためにＮＭＯＳトランジスタ３（およびＮＭＯＳトランジスタ１１）を飽和領域で動作させ、ＮＭＯＳトランジスタ３のＶｇｓ３が閾値電圧Ｖｔｈより０．３Ｖ程度高い電圧となるように設定する。

本実施形態の基準電圧回路の出力電圧ＶＲＥＦ２は、ＮＭＯＳトランジスタ３のゲートソース間電圧Ｖｇｓ３と抵抗８の端子間の電圧ＶＲ２を足し合わせた電圧あり、式（９）のように表される。

本実施形態の基準電圧回路の出力電圧ＶＲＥＦ２の温度変動量ΔＶＲＥＦ２は式（９）を絶対温度Ｔで微分することで得られ、式（１０）となる。

式（１０）の右辺において、先に示した実施形態と同様に、第１項のＮＭＯＳトランジスタ３のゲートソース間電圧Ｖｇｓ３の温度変化量である（∂Ｖｇｓ３）／（∂Ｔ）が第２項で打ち消されるように（Ｒ２／Ｒ１）の値およびＮＭＯＳトランジスタ１とＮＭＯＳトランジスタ２のチャネル幅（Ｗ）の比であるＭの値を適切な値に調整すれば出力電圧ＶＲＥＦ２の１次温度係数がゼロになり、温度の変動によらず安定した基準電圧が得られる。

本実施形態の回路構成において、０．１８μｍＣＭＯＳプロセスの条件で回路シミュレーションを行った。各素子の条件は、次の通りである。
ＮＭＯＳトランジスタ１：チャネル長（Ｌ）＝５ｕｍ、チャネル幅（Ｗ）＝１６ｕｍ
ＮＭＯＳトランジスタ２：チャネル長（Ｌ）＝５ｕｍ、チャネル幅（Ｗ）＝６４ｕｍ
ＮＭＯＳトランジスタ３：チャネル長（Ｌ）＝１００ｕｍ、チャネル幅（Ｗ）＝１．２ｕｍ
ＮＭＯＳトランジスタ１１：チャネル長（Ｌ）＝１００ｕｍ、チャネル幅（Ｗ）＝２．４ｕｍ
ＰＭＯＳトランジスタ４、５、６：チャネル長（Ｌ）＝２０ｕｍ、チャネル幅（Ｗ）＝２．４ｕｍ
抵抗７：Ｒ１＝６．２ＭΩ、ＴＣ１＝－５１００ｐｐｍ／Ｋ
抵抗８：Ｒ２＝２３．２ＭΩ、ＴＣ１＝－５１００ｐｐｍ／Ｋ
回路電流：Ｉ１＝Ｉ２＝Ｉ３＝１０ｎＡ（ＶＤＤ＝３Ｖ、Ｔ＝２９８Ｋにおいて）

図４の曲線１７は、電源電圧ＶＤＤが３Ｖの時の本実施形態の基準電圧回路の出力電圧ＶＲＥＦ２の温度特性を示す。出力電圧ＶＲＥＦ２は、２５℃において、１．１４４Ｖであり、温度が－２０℃から１００℃の範囲における出力電圧ＶＲＥＦ２の変動幅は、７．０３ｍＶである。

図５の曲線２０は、温度２５℃（２９８Ｋ）の時の本実施形態の基準電圧回路の出力電圧ＶＲＥＦ２の電源電圧ＶＤＤ依存性を示す。出力電圧ＶＲＥＦ２は、電源電圧ＶＤＤが１．２Ｖから５Ｖへ変化した時に６．６ｍＶ変化する。

図４は、電源電圧ＶＤＤが３Ｖにおける第１から第３の実施形態の回路構成に対応する出力電圧ＶＲＥＦ１、ＶＲＥＦ２の温度特性である。同図において、温度が－２０℃から１００℃の範囲における出力電圧の変動幅は、バイポーラトランジスタを使用する従来のＢＧＲ回路と同等な性能である。

図５は、温度２５℃における第１から第３の実施形態の回路構成に対応する出力電圧ＶＲＥＦ１、ＶＲＥＦ２の電源電圧ＶＤＤの変動に対する特性である。電源電圧ＶＤＤが１．２Ｖ以上の領域において何れの実施形態の回路も出力電圧がほぼ一定となる。本シミュレーション結果は、電源電圧ＶＤＤが広い範囲で変化しても、第１から第３の実施形態の回路の出力電圧が安定に保たれ、基準電圧回路として機能することを示している。

また、何れの実施形態の回路も、消費電流は合計で３０ｎＡと小さい。電源電圧ＶＤＤが、基準電圧回路として機能する乾電池１本の電圧１．５Ｖである場合の消費電力は僅かに４５ｎＷである。

以上、第１から第３の実施形態の基準電圧回路は、微小な電流で動作し、温度変動に対し従来のＢＧＲ回路と同等な安定な電圧の生成が可能である。つまり、第１から第３の実施形態の基準電圧回路は、ＩｏＴ機器に求められる条件を同時に満足する基準電圧回路である。

なおここで、各トランジスタは、チャネル幅（Ｗ）を変化させる設定例で説明したが、トランジスタを複数並列接続し、並列接続する数を変更することで、等価的に各トランジスタのチャネル幅（Ｗ）を変化させても良い。並列接続する数の変更は、多数のトランジスタをあらかじめ作り込んでおき、レーザートリミング法等で行うことができる。

なお、第１から第３の実施形態の説明では、ＭＯＳトランジスタのバックゲートをＧＮＤ端子または電源端子１３に接続する形態の回路にて動作の説明を行ったが、バックゲートを基盤電位から分離可能な特殊なＣＭＯＳプロセスを用いてバックゲートを自身のドレインに接続する形態の回路でも同等の特性が得られる。

１、２、３、１１：ＮＭＯＳトランジスタ
４、５、６：ＰＭＯＳトランジスタ
７、８：抵抗
９：電流源回路
１０：容量
１２：差動アンプ

Claims

第１乃至第６のＭＯＳトランジスタと、第１と第２の抵抗と、電流源回路と、出力端子を備え、
前記第１と第２のＭＯＳトランジスタのソース端子は、前記電流源回路の第１の端子に接続され、
前記第２の抵抗の第１の端子は前記第６のＭＯＳトランジスタのドレイン端子と前記出力端子に接続され、第２の端子は前記第１のＭＯＳトランジスタのゲート端子と前記第１の抵抗の第１の端子に接続され、
前記第１の抵抗の第２の端子は、前記第２のＭＯＳトランジスタのゲート端子と前記第３のＭＯＳトランジスタのドレイン端子とゲート端子に接続され、
前記第３のＭＯＳトランジスタのソース端子と前記電流源回路の第２の端子は、第１の所定の電位に接続され、
前記第４のＭＯＳトランジスタのドレイン端子とゲート端子は前記第１のＭＯＳトランジスタのドレイン端子と前記第５のＭＯＳトランジスタのゲート端子に接続され、
前記第５のＭＯＳトランジスタのドレイン端子は前記第２のＭＯＳトランジスタのドレイン端子と前記第６のＭＯＳトランジスタのゲート端子に接続され、
前記第４乃至第６のＭＯＳトランジスタのソース端子は、第２の所定の電位に接続されることを特徴とする基準電圧回路。
第１乃至第６のＭＯＳトランジスタと、第１と第２の抵抗と、電流源回路と、出力端子を備え、
前記第１と第２のＭＯＳトランジスタのソース端子は、前記電流源回路の第１の端子に接続され、
前記第２の抵抗の第１の端子は前記第６のＭＯＳトランジスタのドレイン端子と前記出力端子に接続され、第２の端子は前記第１のＭＯＳトランジスタのゲート端子と前記第３のＭＯＳトランジスタのゲート端子と前記第１の抵抗の第１の端子に接続され、
前記第１の抵抗の第２の端子は、前記第２のＭＯＳトランジスタのゲート端子と前記第３のＭＯＳトランジスタのドレイン端子に接続され、
前記第３のＭＯＳトランジスタのソース端子と前記電流源回路の第２の端子は、第１の所定の電位に接続され、
前記第４のＭＯＳトランジスタのドレイン端子とゲート端子は前記第１のＭＯＳトランジスタのドレイン端子と前記第５のＭＯＳトランジスタのゲート端子に接続され、
前記第５のＭＯＳトランジスタのドレイン端子は前記第２のＭＯＳトランジスタのドレイン端子と前記第６のＭＯＳトランジスタのゲート端子に接続され、
前記第４乃至第６のＭＯＳトランジスタのソース端子は、第２の所定の電位に接続されることを特徴とする基準電圧回路。
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは、弱反転領域で動作することを特徴とする請求項１もしくは請求項２記載の基準電圧回路。
前記電流源回路は、前記第３のＭＯＳトランジスタとカレントミラー回路を形成する第７のＭＯＳトランジスタであることを特徴とする請求項１もしくは請求項２記載の基準電圧回路。