JP2008004741A - 半導体集積回路及びそれを備えた情報機器、通信機器、ａｖ機器及び移動体 - Google Patents

半導体集積回路及びそれを備えた情報機器、通信機器、ａｖ機器及び移動体 Download PDF

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Abstract

【課題】ＦＢＢ制御がされる半導体集積回路の消費電力を低減する。
【解決手段】第１の機能ブロック（１０ａ）のＰＭＯＳトランジスタのソース電圧入力端（１２）及びＮＭＯＳトランジスタの基板電圧入力端（１１）は、それぞれ、電圧供給端（４２及び４１）に接続されている。第ｉ（１≦ｉ≦ｎ−１）の機能ブロック（１０ａ，１０ｂ）のＰＭＯＳトランジスタの基板電圧入力端（１３）及びＮＭＯＳトランジスタのソース電圧入力端（１４）と、第ｉ＋１の機能ブロック（１０ｂ，１０ｄ）のＰＭＯＳトランジスタのソース電圧入力端（１２）及びＮＭＯＳトランジスタの基板電圧入力端（１１）とは、全単射的に接続されている。第ｎの機能ブロック（１０ｄ）のＰＭＯＳトランジスタの基板電圧入力端（１３）及びＮＭＯＳトランジスタのソース電圧入力端（１４）は、それぞれ、電圧供給端（４３及び４４）に接続されている。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に、順方向基板バイアスが印加される半導体集積回路の消費電力削減技術に関する。
半導体集積回路については、ＭＯＳＦＥＴやＭＩＳＦＥＴなどの絶縁ゲート電界効果トランジスタが多数設けられ、また、微細化プロセスによりチャネル長を短くするとともにゲート酸化膜を薄くするなどにより、高集積化及び動作速度向上が図られている。しかし、それにつれトランジスタの閾値電圧が低下し、また、電力消費量に対するリーク電流の占める割合が大きくなってしまう。さらに、ゲート長が短くなることでＭＯＳトランジスタの閾値電圧などの特性のばらつきが顕著になる。そして、これらの対策として、プロセッサ及びＳＯＣ（System On chip）などの処理量の大小に応じて電源回路から供給される電源電圧値を動的に変更することにより、リーク電流を抑制して半導体集積回路の低消費電力化を実現するＤＶＳ(Dynamic Voltage Scaling)技術が知られている。
ＣＭＯＳデバイスについては、ソース−基板間電圧、すなわち、基板バイアスを調整することによりある程度の特性改善を図ることができる。具体的には、ＣＭＯＳデバイスに順方向の基板バイアス（ＦＢＢ：フォワードボディバイアス）を印加することによって、ＭＯＳトランジスタの閾値電圧及び動作電圧が低下し、特性ばらつきの抑制、低消費電力化及び高速動作化などが達成される（例えば、非特許文献１参照）。そして、ＦＢＢ制御を行う場合の半導体集積回路について、基板バイアスを供給するメタル配線を含む基板電位供給セルを論理セルで挟むようなレイアウトとすることで、面積効率を向上している（例えば、特許文献１参照）。
一方、別の低消費電力化のアプローチとして、電荷の再利用回路、いわゆるチャージリサイクル回路によって、電源回路、例えば、リニアレギュレータ回路の電力変換効率を上げている（例えば、特許文献２参照）。
特開２００１―１４８４６４号公報 特許第２７７４２４４号明細書 M.Miyazaki et al., "A 175mV Multiply-Accumulate Unit using an Adaptive Supply Voltage and Body Bias (ASB) Architecture", ISSCC 2002 / SESSION 3 / DIGITAL SIGNAL PROCESSORS AND CIRCUITS / 3.4
しかし、非特許文献１で指摘されているように、ＣＭＯＳデバイスに印加される順方向基板バイアスがある大きさを超えると、リーク電流が急増して消費電力が増大し、また、ＣＭＯＳデバイスの周波数特性が劣化してしまう。これは、基板バイアスが大きくなると、Ｐ基板、Ｎウェル、Ｐウェル及びソース領域拡散層などで形成される順方向ダイオード及び寄生バイポーラなどに流れる電流がＣＭＯＳデバイスに与える影響が顕著となるためである。したがって、ＣＭＯＳデバイスに極端に大きな順方向基板バイアスを印加するとかえって動作特性を悪化させてしまう。
近年、ＣＭＯＳデバイスの動作電圧を低下させることにより半導体集積回路の低消費電力化が図られているが、低電圧で動作するＣＭＯＳデバイスにおいて非常に高い順方向基板バイアスを印加すると、Ｎウェルの基板電圧がＰウェルの基板電圧よりも低くなり、これらウェルで形成されるＰＮ接合ダイオードにおいて順方向の電流が流れるため、Ｐウェルの基板電圧が実際に印加した基板バイアスよりも低下してしまう。また、Ｐ基板とＮウェルとで形成されるＰＮ接合ダイオードにおいて順方向の電流が流れるため、Ｎウェルの基板電圧が実際に印加した基板バイアスよりも上昇してしまう。このため、低電圧で動作するＣＭＯＳデバイスについては、あまり大きな順方向基板バイアスを印加することができず、ＦＢＢ制御による特性改善の効果を得にくいといった問題がある。さらに、特許文献１に開示された半導体集積回路のレイアウトでは、基板電位供給セルから離れた部分では寄生バイポーラによるリーク電流やウェル抵抗の影響により十分な基板バイアスを印加しにくいといった問題がある。
一方、特許文献２に開示された技術に基づいて、電源回路の供給電圧を分圧して、その分圧した電圧を多段接続された半導体集積回路のそれぞれに供給することにより全体的な消費電力削減の効果が期待される。半導体集積回路の接続段数を多くするには電源回路の供給電圧を大きくする必要があるが、これは、例えば、バッテリ駆動の装置などにおいてバッテリ電圧をブーストしてまで電源回路の供給電圧を大きくしたのでは他の部分での消費電力が大きくなるため非現実的である。逆に、電源回路の供給電圧を特に大きくしないのであれば、各半導体集積回路の動作電圧を低くする必要があるが、これではＦＢＢ制御による特性改善の効果を得られにくくなってしまう。
上記問題に鑑み、本発明は、特にＦＢＢ制御がされる半導体集積回路について消費電力を低減することを課題とする。
上記課題を解決するために本発明が講じた手段は、第１から第ｎまでの機能ブロックを備えた半導体集積回路として、第１の機能ブロックに含まれる第１の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端及び第２の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端が、それぞれ、第１及び第２の電圧供給端に接続されており、第ｉ（ただし、１≦ｉ≦ｎ−１）の機能ブロックに含まれる第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端及び第２の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端と、第ｉ＋１の機能ブロックに含まれる第１の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端及び第２の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端とが、全単射的に接続されており、かつ、第ｎの機能ブロックに含まれる第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端及び第２の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端が、それぞれ、第３及び第４の電圧供給端に接続されているものとする。
これによると、高電位供給側に接続された機能ブロックにおいて発生した基板電流が低電位供給側に接続された機能ブロックによって回収される。したがって、各機能ブロックにおいて基板電流が発生しても半導体集積回路全体の消費電力が増大することがないため、動作電圧が低い機能ブロックに大きな順方向基板バイアスを印加することが可能となる。これにより、ＦＢＢ制御による特性改善の効果を得つつ、半導体集積回路全体の消費電力を削減することができる。
好ましくは、上記の半導体集積回路は、第ｎ＋１の機能ブロックを備えており、第２から第ｎ−１までのいずれか一つである第ｊの機能ブロックに含まれる第１の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端と、第ｎ＋１の機能ブロックに含まれる第２の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端とが接続されており、第ｊの機能ブロックに含まれる第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端と、第ｎ＋１の機能ブロックに含まれる第２の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端とが接続されており、第ｊの機能ブロックに含まれる第２の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端と、第ｎ＋１の機能ブロックに含まれる第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端とが接続されており、かつ、第ｊの機能ブロックに含まれる第２の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端と、第ｎ＋１の機能ブロックに含まれる第１の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端とが接続されているものとする。
これによると、機能ブロックの多段接続における同一段に属しながら、第１及び第２の電導型の絶縁ゲート電界効果トランジスタのそれぞれのソース及び基板への電圧の印加の仕方を違えた二つの機能ブロック（第ｊ及び第ｎ＋１の機能ブロック）を構成することができる。
また、好ましくは、上記の半導体集積回路は、第１から第ｎ−１までの機能ブロックのそれぞれに含まれる第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端及び第２の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端のそれぞれに所定の電圧を供給する複数の定電圧回路を備えているものとする。
これにより、高電位供給側に接続された機能ブロックから低電位供給側に供給された機能ブロックへ基板電流をより精度よく供給することができる。
より好ましくは、複数の定電圧回路の少なくとも一つは、第１から第ｎまでの機能ブロックのいずれか一つに含まれる第１及び第２の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端及び基板電圧入力端のそれぞれに接続された４つの電圧出力端を有し、これら４つの電圧出力端のそれぞれから、与えられた信号に応じて電圧を切り替えて出力するものとする。
これによると、特定の機能ブロックについて、印加すべきソース電圧及び基板電圧を適宜変更することができ、さらに、すべてを同じ電圧にすることにより、当該機能ブロックを休止させて消費電力を削減することができる。
また、より好ましくは、複数の定電圧回路の少なくとも一つは、与えられた参照電圧及び当該定電圧回路から供給される所定の電圧を差動入力電圧として受ける演算増幅器を有するものとする。また、演算増幅器は、第１及び第２の電圧供給端のいずれか一方により供給される電圧及び第３及び第４の電圧供給端のいずれか一方により供給される電圧を受けて動作するものとする。
これによると、演算増幅器の動作電圧が参照電圧及び当該定電圧回路から供給される所定の電圧よりも十分に高いものとなるため、当該定電圧回路の電圧出力精度が向上する。
また、好ましくは、第１から第ｎまでの機能ブロックの少なくとも一つは、第１及び第２の電導型のいずれか一方の半導体基板上に他の電導型のレトログレードウェルが形成され、さらに、
当該レトログレードウェル上に上記いずれか一方の電導型のウェルが形成されたトリプルウェル構造を有するものとする。そして、レトログレードウェルは、絶縁層によって半導体基板から絶縁されているものとする。
これによると、各ウェルに順方向基板バイアスを印加しても各ウェルと半導体基板との間では電流が流れなくなるため、半導体集積回路の消費電力を削減することができる。
また、好ましくは、第１から第ｎまでの機能ブロックのうちの少なくとも一つは、当該機能ブロックに含まれる第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧を供給する複数の第１の配線と、当該機能ブロックに含まれる第２の電導型の絶縁ゲート電界効果トランジスタの基板電圧を供給する複数の第２の配線とを有するものとする。そして、複数の第１及び第２の配線は、第１及び第２の電導型の絶縁ゲート電界効果トランジスタを挟んで平行して交互に配置されているものとする。
これによると、第１の配線から遠いところにあるトランジスタは第２の配線に近くなり、逆に、第１の配線に近いところにあるトランジスタは第２の配線から遠くなるため、第１及び第２の配線からの距離にかかわらず、第１及び第２の配線によって挟まれたトランジスタに均一的な基板バイアスを印加することができる。したがって、ＦＢＢ制御対応の半導体集積回路のについて、レイアウト効率を向上しつつ消費電力を削減することができる。
より好ましくは、上記少なくとも一つの機能ブロックは、当該機能ブロックに含まれる前記第１及び第２の電導型の絶縁ゲート電界効果トランジスタのそれぞれに印加すべき順方向基板バイアスの大きさに応じて、前記複数の第１及び第２の配線による電圧供給を間引く配線制御部を有するものとする。
これにより、大きな順方向基板バイアスを印加する必要がない場合に、より一層の低消費電力化を図ることができる。
また、より好ましくは、上記少なくとも一つの機能ブロックは、第１及び第２の電導型のいずれか一方の半導体基板上に他の電導型のレトログレードウェルが形成され、さらに、当該レトログレードウェル上に上記いずれか一方の電導型のウェルが形成されたトリプルウェル構造を有するものとする。そして、当該ウェルの領域外のレトログレードウェル上に、第１及び第２の配線のうち上記他の電導型の絶縁ゲート電界効果トランジスタに基板電圧を供給するものが配置されているものとする。
これによると、ＣＭＯＳデバイスを構成するウェルの領域外のレトログレードウェル上に、第１及び第２の配線のいずれか一方を配置することができるため、レイアウト効率がより向上する。
また、本発明が講じた手段は、半導体集積回路として、第１の電導型の半導体基板上に第２の電導型のレトログレードウェルが形成され、さらに、当該レトログレードウェル上に第１の電導型のウェルが形成されたトリプルウェル構造を有し、かつ、レトログレードウェルは絶縁層によって半導体基板から絶縁されているものとする。
これによると、各ウェルに順方向基板バイアスを印加しても各ウェルと半導体基板との間では電流が流れなくなるため、半導体集積回路の消費電力を削減することができる。
また、本発明が講じた手段は、第１及び第２の電導型の絶縁ゲート電界効果トランジスタを備えた半導体集積回路として、第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧を供給する複数の第１の配線と、第２の電導型の絶縁ゲート電界効果トランジスタの基板電圧を供給する複数の第２の配線とを備え、第１及び第２の配線は、第１及び第２の電導型の絶縁ゲート電界効果トランジスタを挟んで平行して交互に配置されているものとする。
これによると、第１の配線から遠いところにあるトランジスタは第２の配線に近くなり、逆に、第１の配線に近いところにあるトランジスタは第２の配線から遠くなるため、第１及び第２の配線からの距離にかかわらず、第１及び第２の配線によって挟まれたトランジスタに均一的な基板バイアスを印加することができる。したがって、ＦＢＢ制御対応の半導体集積回路のについて、レイアウト効率を向上しつつ消費電力を削減することができる。
以上のように本発明によると、特にＦＢＢ制御がされる半導体集積回路の消費電力を低減することができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体集積回路の構成を示す。本半導体集積回路は、４個の機能ブロック１０ａ、１０ｂ、１０ｃ及び１０ｄ、３個のインタフェース回路２０ａ、２０ｂ及び２０ｃ、及び４個の定電圧回路３０ａ、３０ｂ、３０ｃ及び３０ｄを備えている。なお、下記において、機能ブロック又は定電圧回路のいずれかを代表して説明する場合には添字を省略して参照することがある。
機能ブロック１０は、図示しないＰＭＯＳトランジスタにソース電圧及び基板電圧をそれぞれ供給するための電圧入力端１１及び１２、及び図示しないＮＭＯＳトランジスタに基板電圧及びソース電圧をそれぞれ供給するための電圧入力端１３及び１４を備え、ＦＢＢ制御が可能となっている。機能ブロック１０ａの電圧入力端１２及び１１は、それぞれ、電圧Ｖ１（例えば、３．３Ｖ）を供給する電圧供給端４１及び電圧Ｖ２（例えば、２．９Ｖ）を供給する電圧供給端４２に接続されている。機能ブロック１０ａの電圧入力端１３及び１４は、それぞれ、機能ブロック１０ｂの電圧入力端１１及び１２に接続されている。機能ブロック１０ｂの電圧入力端１３及び１４は、それぞれ、機能ブロック１０ｄの電圧入力端１２及び１１に接続されている。また、機能ブロック１０ｃの電圧入力端１１〜１４が、それぞれ、機能ブロック１０ｂの電圧入力端１２、１１、１４及び１３に接続されている。そして、機能ブロック１０ｄの電圧入力端１３及び１４は、それぞれ、電圧Ｖ７（例えば、１．４Ｖ）を供給する電圧供給端４３及び電圧Ｖ８（例えば、１．０Ｖ）を供給する電圧供給端４４に接続されている。
なお、電圧Ｖ１〜Ｖ８は、本半導体集積回路の外部又は図示しない内部の電源回路から供給される。これら電圧は、外部周囲環境状態及び本半導体集積回路の機能を実現する状態など、例えば、プロセスできばえ、周辺温度、各機能ブロック１０の処理量及びソフトエラー耐性などに応じて適宜変更してもよい。
インタフェース回路２０は、機能ブロック１０間に設けられ、機能ブロック１０どうしの通信を実現する。機能ブロック１０は、それぞれ動作電圧が異なるため、異なる機能ブロック１０間で信号入出力端を接続すると貫通電流が流れてしまう。したがって、インタフェース回路２０を介して通信するようにする。具体的には、インタフェース回路２０は、レベルシフト回路、フォトカプラ回路などである。また、インタフェース回路２０は、機能ブロック１０間で、非接触式ＩＣカードに採用されているような無線通信を行うものであってもよい。
定電圧回路３０は、電圧入力端３１に参照電圧を受け、電圧出力端３２から、機能ブロック１０ａの電圧入力端１１及び１２並びに機能ブロック１１ｄの電圧入力端１３及び１４以外の電圧入力端のそれぞれに、当該参照電圧に相当する所定の電圧を供給する。具体的には、定電圧回路３０ａは、参照電圧Ｖ４（例えば、２．３Ｖ）を機能ブロック１０ａの電圧入力端１３に供給する。定電圧回路３０ｂは、参照電圧Ｖ３（例えば、２．７Ｖ）を機能ブロック１０ａの電圧入力端１４に供給する。定電圧回路３０ｃは、参照電圧Ｖ５（例えば、２．１Ｖ）を機能ブロック１０ｂの電圧入力端１４に供給する。定電圧回路３０ｄは、参照電圧Ｖ６（例えば、１．７Ｖ）を機能ブロック１０ｂの電圧入力端１３に供給する。
特に、定電圧回路３０ｂは、機能ブロック１０ｂの電圧入力端１１〜１４のそれぞれに接続された４個の電圧出力端３２を備えており、電圧出力端３２のそれぞれから、与えられた信号に応じて電圧を切り替えて出力する。図２は、定電圧回路３０ｂの回路構成例を示す。定電圧回路３０ｂは、端子３３及び３４のそれぞれにソース電極が接続されたＰＭＯＳトランジスタ３５及びＮＭＯＳトランジスタ３６、及び電圧入力端３１に与えられた参照電圧Ｖｒｅｆ及び電圧出力端３２の電圧Ｖｏｕｔ３を差動入力電圧として受けるＯＴＡ３７を備えている。信号ＥＮ１が“Ｌ”のとき、端子３３と端子３４とは短絡されてほぼ同じ電位となるとともに、電圧出力端３２はハイインピーダンス状態となる。一方、信号ＥＮ１が“Ｈ”のとき、ＯＴＡ３７が機能して、電圧Ｖｏｕｔ３と電圧Ｖｒｅｆとが等しくなるようにトランジスタ３５及び３６のゲート電圧が調整される。このように、ＯＴＡ３７における電力消費のみで電圧出力端３２の電圧を安定させることが可能となっている。
また、定電圧回路３０ｂにおける４個の電圧出力端３２の電圧は、４ビットの信号ＥＮ３によって切り替え可能となっている。例えば、信号ＥＮ３のいずれかのビットが“Ｈ”のとき、それに対応する電圧出力端３２と端子３３とは短絡されてほぼ同じ電位となる。そして、信号ＥＮ３の全ビットを“Ｈ”にすることで４個の電圧出力端３２からはいずれも端子３３に印加された電圧が供給され、機能ブロック１０ｂの電圧入力端１１〜１４に供給される電圧がすべて等しくなる。この結果、機能ブロック１０ｂは動作しない状態となり、その消費電力をほぼゼロにすることができる。これは、特に機能ブロック１０ｂの機能が不要な場合に一時的に機能ブロック１０ｂを休止させるのに有効である。また、機能ブロック１０ｂでの信号処理量に応じて、機能ブロック１０ｂに供給すべき各種電圧を適宜変更することにより、機能ブロック１０ｂにおけるリーク電流を削減することができる。
なお、ＯＴＡ３７は、電圧Ｖ１及びＶ２のいずれか一方と、電圧Ｖ７及びＶ８のいずれか一方とを受けて動作することが好ましい。このようにすることで、ＯＴＡ３７の動作電圧を十分に高くすることができ、電圧Ｖｒｅｆと電圧Ｖｏｕｔ３との比較の精度を高くすることができる。比較精度が要求されない場合にはＯＴＡ３７の動作電圧を低めにしてもよい。これにより、ＯＴＡ３７の消費電力が削減される。なお、定電圧回路２０ａ、２０ｃ及び２０ｄは、定電圧回路２０ｂとは電圧出力端３２の個数が異なるだけでであり、具体的な回路構成は同様である。
図３は、本半導体集積回路の断面を示す。図３に示した４個のＣＭＯＳデバイスは、それぞれ、図１中の機能ブロック１０ａ〜１０ｄに含まれるＣＭＯＳデバイスを表す。本半導体集積回路は、Ｐ基板１０１上にＤＮウェル（レトログレードウェル）１０２が形成され、さらにその上にＮウェル１０３及びＰウェル１０４が形成されたトリプルウェル構造を有している。特に、ＤＮウェル１０２は、ＳｉＯ２などで構成された絶縁層１０５によって、Ｐ基板１０１から絶縁されている。
図３には、本半導体集積回路の各ＣＭＯＳデバイスに寄生する、Ｐ型拡散層１０６、ＤＮウェル１０２及びＮウェル１０３及びＰウェル１０４から構成されるＰＮＰ型バイポーラ及びＮ型拡散層１０７、Ｐウェル１０４及びＮウェル１０３及びＤＮウェル１０２から構成されるＮＰＮ型バイポーラを重ねて描いている。ここで、ＰＮＰ型バイポーラの電流利得（コレクタ電流／ベース電流）は“０．２”であり、ＮＰＮ型バイポーラの電流利得は“２”である場合を考える。この場合、ＰＮＰ型バイポーラの電流利得は１以下であるため、ＰＮＰ型バイポーラのベースであるＤＮウェル１０２及びＮウェル１０３から電流が湧き出る。また、ＮＰＮ型バイポーラについてはエミッタであるＰウェル１０４から電流が湧き出る。すなわち、図３の矢印で示したように、ある機能ブロック１０に含まれるＣＭＯＳデバイスにおける基板電流は、電圧入力端１２及び１３に接続された配線を通じて次段の機能ブロック１０に供給される。このように、機能ブロック１０において発生する基板電流を次段以降の機能ブロック１０で再利用することにより、最終段以外の機能ブロック１０における基板電流による電力消費はほぼゼロにすることができ、半導体集積回路全体としての低消費電力化が実現される。また、各機能ブロック１０において基板電流が増大しても構わないため、たとえ各機能ブロック１０の動作電圧が低くても大きめの順方向基板バイアスを印加することが可能となる。これにより、各機能ブロック１０の動作速度などの各種特性の向上を図ることができる。
例えば、機能ブロック１０について、順方向基板バイアスを印加しないで動作電圧を０．６Ｖにしたときの動作周波数が、順方向基板バイアスとして０．８Ｖを印加して動作電圧を０．４Ｖにすることによって達成される場合を考えると、半導体集積回路に印加される最大電圧が３．６Ｖであるとき、順方向基板バイアスを印加しない場合の機能ブロック１０の最大接続段数は６段であるのに対して、順方向基板バイアスを印加した場合の機能ブロック１０の最大接続段数は９段となる。すなわち、機能ブロック１０の動作電圧を下げて順方向基板バイアスを印加することによって、同じ最大電圧の中により多くの機能ブロック１０を多段接続することができる。これにより、各機能ブロック１０における基板電流の再利用率が向上し、半導体集積回路全体としてより一層の消費電力削減が可能となる。
本半導体集積回路は、電圧Ｖ１と電圧Ｖ８との間に機能ブロック１０ａ、１０ｂ及び１０ｄの３段が接続された構成例である。具体的には、１段目の機能ブロック１０ａにおける基板電流は２段目の機能ブロック１０ｂ及び１０ｃのそれぞれに供給され、機能ブロック１０ｂ及び１０ｃにおける基板電流は３段目の機能ブロック１０ｄに供給される。ここで、２段目の機能ブロック１０ｂ及び１０ｃについては、電圧Ｖ３〜Ｖ６の与え方が異なるのみである。具体的には、機能ブロック１０ｂの動作電圧は０．２Ｖ（＝Ｖ４−Ｖ５）であり、機能ブロック１０ｃの動作電圧は１．０Ｖ（＝Ｖ３−Ｖ６）である。このように、機能ブロック１０を多段接続しつつ、同じ段に異なる動作電圧の機能ブロック１０を並列に接続してもよい。
図４は、機能ブロック１０における各種メタル配線のレイアウトを示す。機能ブロック１０は、ＰＭＯＳトランジスタのソース電圧ＶＤＤを供給する複数の配線１１１、ＮＭＯＳトランジスタのソース電圧ＶＳＳを供給する複数の配線１１２、ＰＭＯＳトランジスタの基板電圧ＶＢＰを供給する複数の配線１１３ａ及び１１３ｂ、ＮＭＯＳトランジスタの基板電圧ＶＢＮを供給する複数の配線１１４ａ及び１１４ｂ、及び配線制御部１２０を備えている。配線１１１及び１１２は平行して交互に配置されている。配線１１３ａ又は１１３ｂと配線１１４ａ又は１１４ｂとは、ＣＭＯＳデバイスを挟んで平行して交互に配置されている。これら各配線は、コンタクト１１５を介してＮウェル１０３及びＰウェル１０４上の基板コンタクト領域１１６に接続されている。
特に、Ｎウェル１０３の領域外のＤＮウェル１０２上に、配線１１３ａ及び１１３ｂが配置されている。このように、通常利用されないＮウェルの最外郭に基板コンタクト領域１１６を設けてＰＭＯＳトランジスタの基板電圧ＶＢＰを供給可能にすることによって、半導体集積回路のレイアウト効率が向上する。
上記の配線レイアウトによって得られる効果について回路モデルを用いて説明する。図５は、寄生サイリスタ中のバイポーラが動作しない程度の順方向基板バイアスを印加した場合の回路モデルを示す。回路モデルは、Ｐウェル及びＮウェルから形成されるダイオード、及びウェル抵抗から構成される。ここで、電圧ＶＢＮ及びＶＢＰをそれぞれ０．８Ｖ及び０Ｖとしたとき、図５の右側に示した従来技術に基づく回路モデルでは、基板電位供給セル近傍ではＣＭＯＳデバイスに０．８Ｖ（＝０．８−０）の基板バイアスが印加されるが、基板電位供給セルから離れたＣＭＯＳデバイスに印加される基板バイアスは、ウェル抵抗による電圧降下の影響で０．４Ｖ（＝０．６−０．２）に低下してしまう。これに対して、図５の左側に示した本発明に基づく回路モデルでは、回路のどの部分においてもＣＭＯＳデバイスに０．６Ｖ（＝０．８−０．２）の基板バイアスが印加される。すなわち、図４に示したレイアウトによると、回路全体に均一な基板バイアスを印加することができる。このため、特にＰＭＯＳトランジスタにおける基板電流の湧き出し量が増大し、基板電流の再利用効率が向上する。また、寄生サイリスタ中のバイポーラが動作する程度の順方向基板バイアスを印加した場合には、従来よりもエミッタ抵抗及びベース抵抗が増大してベース−エミッタ間電圧が低下するため、寄生バイポーラによるリーク電流を削減することができる。したがって、本半導体集積回路におけるどの機能ブロック１０にも図４に示したレイアウトを採用することができる。
図４に戻り、配線制御部１２０は、ＣＭＯＳデバイスに印加すべき順方向基板バイアスの大きさに応じて、配線１１３ａ、１１３ｂ、１１４ａ及び１１４ｂによる各基板電圧の供給を間引く制御を行う。具体的には、比較的大きな順方向基板バイアス（例えば、０．８Ｖ）を印加すべき場合には、配線制御部１２０は、配線１１３ａ、１１３ｂ、１１４ａ及び１１４ｂによる電圧供給をすべて有効にする。一方、印加すべき順方向基板バイアスが小さい場合（例えば、０．４Ｖ）には、配線制御部１２０は、配線１１３ｂ及び１１４ｂからは電圧供給が行われないように、例えば、これら配線を電源回路から切断する。これにより、消費電力をより一層削減することができる。
なお、図４に示したレイアウトにおいて、Ｎウェル１０３及びＰウェル１０４の各ウェル抵抗が異なる場合、例えば、Ｎウェル１０３の基板抵抗が比較的小さく、Ｐウェル１０４の基板抵抗が比較的大きい場合であっても、Ｐウェル１０４上の基板コンタクト領域１１６を隣接するＮウェル１０３上の基板コンタクト領域１１６からほぼ等間隔となるような位置に配置することで、回路全体に均一な基板バイアスを印加することができる。
本半導体集積回路が適用可能なアプリケーションとして、並列処理をする並列処理をするマルチコアプロセッサ、リコンフィギャラブルプロセッシングエレメント及びメモリなどが挙げられる。これらアプリケーションでは、各コアプロセッサ、各プロセッシングエレメント及び各データ保持回路に機能ブロック１０を割り当てることで消費電力削減の効果を得ることができる。
また、機能ブロック１０の多段構成については、比較的電力消費量が多い機能ブロック１０を高電位供給側に接続することが好ましい。これは、機能ブロック１０に非常に大きな順方向基板バイアスを印加してその効果を得ようとする場合に、その機能ブロック１０に供給すべき電圧について選択の幅が広がるからである。したがって、ＣＭＯＳデバイスのスイッチング率（活性化率）が高いもの、動作周波数が高いもの、多くのＣＭＯＳデバイスを含むもの、ゲート酸化膜が薄いＭＯＳトランジスタを含むもの、閾値電圧が低いＭＯＳトランジスタを含むものなどを高電位供給側に接続するとよい。
これとは逆に、比較的電力消費量が少ない機能ブロック１０を低電位供給側に接続することが好ましい。例えば、ＦＤＳＯＩ構造を有する機能ブロック１０では寄生バイポーラはトランジスタの裏面にだけ存在し、サイリスタ構成を有する寄生バイポーラが存在せず、余分な基板電流が消費されない。また、アディアバティック回路で構成されたものや、メモリ装置として機能するものは消費電力が小さい。したがって、このような機能ブロック１０は最下段に接続するとよい。
以上、本実施形態によると、動作電圧が低い機能ブロックを多段に接続して、各機能ブロックに十分に大きな順方向基板バイアスを印加することができるようになる。これにより、低消費電力かつ動作特性に優れた半導体集積回路が実現される。
なお、ＤＮウェル１０２をＰ基板１０１から絶縁することは必須ではないが、こうすることで、各機能ブロック１０において湧き出る電流が特に多くなり、また、Ｐ基板１０１からＤＮウェル１０２及びＮウェル１０３に流れる基板電流をなくすことができる。したがって、特に機能ブロック１０単体においてそれに含まれるＣＭＯＳデバイスの動作電圧が低いときに非常に大きな順方向基板バイアス印加しても基板電圧の上昇又は降下が起きにくくなり、ＦＢＢ制御による特性改善の効果が得られやすくなる。また、ＤＮウェル１０２をＰ基板１０１から絶縁する場合、分離領域間にＰ基板層を残さずにすべてを絶縁層にしてもよい。こうすることで、プロセス製造の工程において機能ブロック１０間の絶縁構造をマスクするための余計な工程が不要となり、より容易に本半導体集積回路を製造することができる。
また、機能ブロック１０の接続段数は３段に限られない。上述した接続方法で機能ブロック１０を４段以上接続してもよい。例えば、機能ブロック１０ｂの電圧入力端１３及び１４と機能ブロック１０ｃの電圧入力端１４及び１３とを接続しないで、機能ブロック１０ｃの電圧入力端１１及び１２を、機能ブロック１０ｂの電圧入力端１２及び１１ではなく電圧入力端１３及び１４にそれぞれ接続することで、４段接続の構成を実現することができる。
（第２の実施形態）
図６は、第２の実施形態に係る半導体集積回路の断面を示す。本半導体集積回路は、個別のチップに構成された機能ブロック１０ａ、１０ｂ及び１０ｃについて、第１の実施形態と同様の接続関係を維持しつつＳＩＰ技術によって一のパッケージに収めたものである。図６に示した３個のＣＭＯＳデバイスは、それぞれ、機能ブロック１０ａ〜１０ｃに含まれるＣＭＯＳデバイスを表す。本半導体集積回路もまた、第１の実施形態に係るものと同様にＤＮウェル１０２とＰ基板１０１とが絶縁層１０５によって絶縁されてトリプルウェル構造を有している。絶縁層１０５は特になくてもよい。
機能ブロック１０ａに含まれるＰＭＯＳトランジスタのソース領域には電圧Ｖ１（例えば、３．３Ｖ）が印加され、ＮＭＯＳトランジスタの基板領域には電圧Ｖ２（例えば、２．９Ｖ）が印加される。機能ブロック１０ａに含まれるＰＭＯＳトランジスタの基板領域と機能ブロック１０ｂに含まれるＰＭＯＳトランジスタのソース領域とは互いに接続され、電圧Ｖ３（例えば、２．７Ｖ）が印加される。機能ブロック１０ａに含まれるＮＭＯＳトランジスタのソース領域と機能ブロック１０ｂに含まれるＮＭＯＳトランジスタの基板領域とは互いに接続され、電圧Ｖ４（例えば、２．３Ｖ）が印加される。機能ブロック１０ｂに含まれるＰＭＯＳトランジスタの基板領域と機能ブロック１０ｃに含まれるＰＭＯＳトランジスタのソース領域とは互いに接続され、電圧Ｖ５（例えば、２．１Ｖ）が印加される。機能ブロック１０ｂに含まれるＮＭＯＳトランジスタのソース領域と機能ブロック１０ｃに含まれるＮＭＯＳトランジスタの基板領域とは互いに接続され、電圧Ｖ６（例えば、１．７Ｖ）が印加される。そして、機能ブロック１０ｃに含まれるＰＭＯＳトランジスタの基板領域には電圧Ｖ７（例えば、１．５Ｖ）が印加され、ＮＭＯＳトランジスタのソース領域には電圧Ｖ８（例えば、１．１Ｖ）が印加される。機能ブロック１０は、貫通ビアによって互いに接続される。
なお、電圧Ｖ１〜Ｖ８は、本半導体集積回路の外部又は図示しない内部の電源回路から供給される。これら電圧は、外部周囲環境状態及び本半導体集積回路の機能を実現する状態など、例えば、プロセスできばえ、周辺温度、各機能ブロック１０の処理量及びソフトエラー耐性などに応じて適宜変更してもよい。
また、機能ブロック１０は、貫通ビア以外にも、ワイヤボンディングによって又はパッドの貼り合わせによって互いに接続されるようにしてもよい。機能ブロック１０間の通信は、有線のインタフェース回路を用いて行うほか、無線やフォトカップリングなどによって行うようにしてもよい。例えば、非接触式ＩＣカードで採用されている無線方式を利用することで、ＩＣカード間の通信に係る消費電力を削減することができる。
（応用形態）
図７は、本発明に係る半導体集積回路を備えた情報機器の概観を示す。ノートＰＣ１００は、上述した回路構成のＣＰＵ１５０を備えている。本発明に係る半導体集積回路は従来よりも少ない消費電力で動作可能であるため、ＣＰＵ１５０及びこれを備えたノートＰＣ１００についてもまた低電力動作が可能となる。なお、本発明に係る半導体集積回路は、携帯情報端末、携帯音楽プレーヤなどの情報機器全般に適用可能である。
図８は、本発明に係る半導体集積回路を備えた通信機器の概観を示す。携帯電話機２００は、上述した回路構成のベースバンドＬＳＩ２０１及びアプリケーションＬＳＩ２０２を備えている。本発明に係る半導体集積回路は従来よりも少ない消費電力で動作可能であるため、ベースバンドＬＳＩ２０１及びアプリケーションＬＳＩ２０２並びにこれらを備えた携帯電話２００についてもまた低電力動作が可能となる。なお、本発明に係る半導体集積回路は、通信システムにおける送信機、受信機及びモデム装置などの通信機器全般に適用可能である。すなわち、本発明によって、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信機器について消費電力低減の効果を得ることができる。
図９は、本発明に係る半導体集積回路を備えたＡＶ機器の概観を示す。テレビジョン受像機３００は、上述した回路構成の画像・音声処理ＬＳＩ３０１及びディスプレイ・音源制御ＬＳＩ３０２を備えている。本発明に係る半導体集積回路は従来よりも少ない消費電力で動作可能であるため、画像・音声処理ＬＳＩ３０１及びディスプレイ・音源制御ＬＳＩ３０２並びにこれらを備えたテレビジョン受像機３００もまた低電力動作が可能となる。なお、本発明に係る半導体集積回路は、光ディスク記録装置、デジタルスチルカメラ、デジタルビデオカメラなどのＡＶ機器全般に適用可能である。
図１０は、本発明に係る半導体集積回路を備えた移動体の概観を示す。自動車４００は、電子制御装置４１０を備えている。電子制御装置４１０は、上述した回路構成の、エンジン・トランスミッション制御ＬＳＩ４１１を備えている。また、自動車４００は、ナビゲーション装置４２０を備えている。ナビゲーション装置４２０もまた上述した回路構成のナビゲーション用ＬＳＩ４２１を備えている。本発明に係る半導体集積回路は従来よりも少ない消費電力で動作可能であるため、エンジン・トランスミッション制御ＬＳＩ４１１及びこれを備えた電子制御装置４１０もまた低電力動作が可能となる。同様に、ナビゲーションＬＳＩ４２１及びこれを備えたナビゲーション装置４２０もまた低電力動作が可能となる。そして、電子制御装置４１０の低消費電力化によって、自動車４００における消費電力も低減することができる。なお、本発明に係る半導体集積回路は、列車や飛行機など、およそ動力源であるエンジンやモータなどを備えた移動体全般に適用可能である。
本発明に係る半導体集積回路は、特にＦＢＢ制御がされる場合の消費電力が少なくて済むため、ＩＣカードや、モバイル用途向けのバッテリ駆動の製品、例えば、ノートＰＣ、携帯電話、携帯音楽プレーヤなどに有用である。
第１の実施形態に係る半導体集積回路の構成図である。 定電圧回路の回路構成例である。 図１に示した半導体集積回路の断面図である。 機能ブロックの各種メタル配線のレイアウト図である。 本発明及び従来技術に基づく回路モデルを表す図である。 第２の実施形態に係る半導体集積回路の断面図である。 本発明に係る半導体集積回路を備えた情報機器の概観図である。 本発明に係る半導体集積回路を備えた通信機器の概観図である。 本発明に係る半導体集積回路を備えたＡＶ機器の概観図である。 本発明に係る半導体集積回路を備えた移動体の概観図である。
符号の説明
１０ａ〜１０ｄ 機能ブロック
２０ａ〜２０ｃ インタフェース回路（レベルシフト回路又はフォトカブラ回路）
３０ａ〜３０ｄ 定電圧回路
３２ 電圧出力端
３７ ＯＴＡ（演算増幅器）
４１ 電圧供給端（第２の電圧供給端）
４２ 電圧供給端（第１の電圧供給端）
４３ 電圧供給端（第３の電圧供給端）
４４ 電圧供給端（第４の電圧供給端）
１０１ Ｐ基板（半導体基板）
１０２ ＤＮウェル（レトログレードウェル）
１０３ Ｎウェル
１０４ Ｐウェル
１０５ 絶縁層
１１１ 配線
１１２ 配線
１１３ａ、１１３ｂ 配線
１１４ａ、１１４ｂ 配線
１２０ 配線制御部
１００ ノートＰＣ（情報機器）
２００ 携帯電話機（情報機器）
３００ テレビジョン受像器（ＡＶ機器）
４００ 自動車（移動体）

Claims (33)

  1. 第１から第ｎまでの機能ブロックを備えた半導体集積回路であって、
    前記第１の機能ブロックに含まれる第１の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端及び第２の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端が、それぞれ、第１及び第２の電圧供給端に接続されており、
    前記第ｉ（ただし、１≦ｉ≦ｎ−１）の機能ブロックに含まれる前記第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端及び前記第２の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端と、前記第ｉ＋１の機能ブロックに含まれる前記第１の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端及び前記第２の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端とが、全単射的に接続されており、かつ、
    前記第ｎの機能ブロックに含まれる前記第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端及び前記第２の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端が、それぞれ、第３及び第４の電圧供給端に接続されている
    ことを特徴とする半導体集積回路。
  2. 請求項１に記載の半導体集積回路において、
    第ｎ＋１の機能ブロックを備え、
    前記第２から第ｎ−１までのいずれか一つである第ｊの機能ブロックに含まれる前記第１の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端と、前記第ｎ＋１の機能ブロックに含まれる前記第２の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端とが接続されており、
    前記第ｊの機能ブロックに含まれる前記第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端と、前記第ｎ＋１の機能ブロックに含まれる前記第２の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端とが接続されており、
    前記第ｊの機能ブロックに含まれる前記第２の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端と、前記第ｎ＋１の機能ブロックに含まれる前記第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端とが接続されており、かつ、
    前記第ｊの機能ブロックに含まれる前記第２の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端と、前記第ｎ＋１の機能ブロックに含まれる前記第１の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端とが接続されている
    ことを特徴とする半導体集積回路。
  3. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎ−１までの機能ブロックのそれぞれに含まれる前記第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧入力端及び前記第２の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端のそれぞれに所定の電圧を供給する複数の定電圧回路を備えた
    ことを特徴とする半導体集積回路。
  4. 請求項３に記載の半導体集積回路において、
    前記複数の定電圧回路の少なくとも一つは、前記第１から第ｎまでの機能ブロックのいずれか一つに含まれる前記第１及び第２の電導型の絶縁ゲート電界効果トランジスタのソース電圧入力端及び基板電圧入力端のそれぞれに接続された４つの電圧出力端を有し、前記４つの電圧出力端のそれぞれから、与えられた信号に応じて電圧を切り替えて出力するものである
    ことを特徴とする半導体集積回路。
  5. 請求項３に記載の半導体集積回路において、
    前記複数の定電圧回路の少なくとも一つは、与えられた参照電圧及び当該定電圧回路から供給される前記所定の電圧を差動入力電圧として受ける演算増幅器を有するものであり、
    前記演算増幅器は、前記第１及び第２の電圧供給端のいずれか一方により供給される電圧及び前記第３及び第４の電圧供給端のいずれか一方により供給される電圧を受けて動作するものである
    ことを特徴とする半導体集積回路。
  6. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎまでの機能ブロックの少なくとも一つは、前記第１及び第２の電導型のいずれか一方の半導体基板上に他の電導型のレトログレードウェルが形成され、さらに、当該レトログレードウェル上に前記いずれか一方の電導型のウェルが形成されたトリプルウェル構造を有するものであり、
    前記レトログレードウェルは、絶縁層によって前記半導体基板から絶縁されている
    ことを特徴とする半導体集積回路。
  7. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎまでの機能ブロックのうちの少なくとも一つは、
    当該機能ブロックに含まれる前記第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧を供給する複数の第１の配線と、
    当該機能ブロックに含まれる前記第２の電導型の絶縁ゲート電界効果トランジスタの基板電圧を供給する複数の第２の配線とを有するものであり、
    前記複数の第１及び第２の配線は、前記第１及び第２の電導型の絶縁ゲート電界効果トランジスタを挟んで平行して交互に配置されている
    ことを特徴とする半導体集積回路。
  8. 請求項７に記載の半導体集積回路において、
    前記少なくとも一つの機能ブロックは、当該機能ブロックに含まれる前記第１及び第２の電導型の絶縁ゲート電界効果トランジスタのそれぞれに印加すべき順方向基板バイアスの大きさに応じて、前記複数の第１及び第２の配線による電圧供給を間引く配線制御部を有するものである
    ことを特徴とする半導体集積回路。
  9. 請求項７に記載の半導体集積回路において、
    前記少なくとも一つの機能ブロックは、前記第１及び第２の電導型のいずれか一方の半導体基板上に他の電導型のレトログレードウェルが形成され、さらに、当該レトログレードウェル上に前記いずれか一方の電導型のウェルが形成されたトリプルウェル構造を有するものであり、
    前記ウェルの領域外の前記レトログレードウェル上に、前記第１及び第２の配線のうち前記他の電導型の絶縁ゲート電界効果トランジスタに基板電圧を供給するものが配置されている
    ことを特徴とする半導体集積回路。
  10. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎの機能ブロックは、レベルシフト回路を介して互いに通信する
    ことを特徴とする半導体集積回路。
  11. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎの機能ブロックは、フォトカプラ回路を介して互いに通信する
    ことを特徴とする半導体集積回路。
  12. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎの機能ブロックは、無線によって互いに通信する
    ことを特徴とする半導体集積回路。
  13. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎの機能ブロックは、それぞれ個別のチップに構成されたものであり、
    当該半導体集積回路は、前記複数のチップを一のパッケージに収めたものである
    ことを特徴とする半導体集積回路。
  14. 請求項１３に記載の半導体集積回路において、
    前記第１から第ｎの機能ブロックの電圧入力端は、ワイヤボンディングによって互いに接続されている
    ことを特徴とする半導体集積回路。
  15. 請求項１３に記載の半導体集積回路において、
    前記第１から第ｎの機能ブロックの電圧入力端は、パッドの貼り合わせによって互いに接続されている
    ことを特徴とする半導体集積回路。
  16. 請求項１３に記載の半導体集積回路において、
    前記第１から第ｎの機能ブロックは、積層されており、かつ、その電圧入力端は、貫通ビアによって互いに接続されている
    ことを特徴とする半導体集積回路。
  17. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎまでの機能ブロックのうち、活性化率の高いものが高電位供給側に接続されている
    ことを特徴とする半導体集積回路。
  18. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎまでの機能ブロックのうち、動作周波数が高いものが高電位供給側に接続されている
    ことを特徴とする半導体集積回路。
  19. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎまでの機能ブロックのうち、ＣＭＯＳデバイスが多いものが高電位供給側に接続されている
    ことを特徴とする半導体集積回路。
  20. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎまでの機能ブロックのうち、前記第１及び第２の電導型の絶縁ゲート電界効果トランジスタのゲート酸化膜が薄いものが高電位供給側に接続されている
    ことを特徴とする半導体集積回路。
  21. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎまでの機能ブロックのうち、前記第１及び第２の電導型の絶縁ゲート電界効果トランジスタの閾値電圧が低いものが高電位供給側に接続されている
    ことを特徴とする半導体集積回路。
  22. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎまでの機能ブロックのうち、アディアバティック回路で構成されたものが低電位供給側に接続されている
    ことを特徴とする半導体集積回路。
  23. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎまでの機能ブロックのうち、ＦＤＳＯＩ構造を有するものが低電位供給側に接続されている
    ことを特徴とする半導体集積回路。
  24. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎまでの機能ブロックのうち、メモリ装置として機能するものが低電位供給側に接続されている
    ことを特徴とする半導体集積回路。
  25. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎまでの機能ブロックは、それぞれ、マルチコアプロセッサにおける各コアプロセッサである
    ことを特徴とする半導体集積回路。
  26. 請求項１に記載の半導体集積回路において、
    前記第１から第ｎまでの機能ブロックは、それぞれ、リコンフィギャラブルプロセッシングエレメントにおける各プロセッシングエレメントである
    ことを特徴とする半導体集積回路。
  27. 第１の電導型の半導体基板上に第２の電導型のレトログレードウェルが形成され、さらに、当該レトログレードウェル上に前記第１の電導型のウェルが形成されたトリプルウェル構造を有し、かつ、前記レトログレードウェルは絶縁層によって前記半導体基板から絶縁されている
    ことを特徴とする半導体集積回路。
  28. 第１及び第２の電導型の絶縁ゲート電界効果トランジスタを備えた半導体集積回路であって、
    前記第１の電導型の絶縁ゲート電界効果トランジスタの基板電圧を供給する複数の第１の配線と、
    前記第２の電導型の絶縁ゲート電界効果トランジスタの基板電圧を供給する複数の第２の配線とを備え、
    前記第１及び第２の配線は、前記第１及び第２の電導型の絶縁ゲート電界効果トランジスタを挟んで平行して交互に配置されている
    ことを特徴とする半導体集積回路。
  29. 請求項２８に記載の半導体集積回路において、
    前記第１の電導型の絶縁ゲート電界効果トランジスタのソース電圧を供給する複数の第３の配線と、
    前記第２の電導型の絶縁ゲート電界効果トランジスタのソース電圧を供給する複数の第４の配線とを備え、
    前記第３及び第４の配線は、平行して配置されており、かつ、
    前記複数の第１及び第２の配線と、前記複数の第３及び第４の配線とは、直交して配置されている
    ことを特徴とする半導体集積回路。
  30. 請求項１に記載の半導体集積回路を備えた
    ことを特徴とする情報機器。
  31. 請求項１に記載の半導体集積回路を備えた
    ことを特徴とする通信機器。
  32. 請求項１に記載の半導体集積回路を備えた
    ことを特徴とするＡＶ機器。
  33. 請求項１に記載の半導体集積回路を備えた
    ことを特徴とする移動体。
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