JP3467686B2 - 半導体装置及びそれを用いた電子機器 - Google Patents
半導体装置及びそれを用いた電子機器Info
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
Description
【０００１】
【発明の属する技術分野】本発明は、通常動作モードと
テストモードとを実施できる半導体装置及びそれを用い
た電子機器に関し、特に、テストピンが不要なゲートア
レイ等の半導体装置に関する。
テストモードとを実施できる半導体装置及びそれを用い
た電子機器に関し、特に、テストピンが不要なゲートア
レイ等の半導体装置に関する。
【０００２】
【背景技術】従来、内部回路のテスト機能が付いたＩＣ
においては、テストモードと通常動作モードとの切換を
制御するためのテストピンを専用に設けていた。このテ
ストモードは、ＩＣメーカがＩＣの出荷前にその良不良
を判定するために実施される。従って、ＩＣを購入して
使用するユーザにとって、テストピンは本来不要のもの
である。
においては、テストモードと通常動作モードとの切換を
制御するためのテストピンを専用に設けていた。このテ
ストモードは、ＩＣメーカがＩＣの出荷前にその良不良
を判定するために実施される。従って、ＩＣを購入して
使用するユーザにとって、テストピンは本来不要のもの
である。
【０００３】ここで、ＩＣのピンの数は回路規模や規格
により制限され、場合によっては専用のテストピンを設
ける余裕が無いことがある。このような場合には、電源
ピンが複数あるときにはその数を減らし、電源ピンの代
わりにテストピンを設けることがあった。しかし、ユー
ザの仕様などにより電源ピンの数を減らすことができな
いときには、ＩＣメーカによるテストモードを断念しな
ければならなかった。
により制限され、場合によっては専用のテストピンを設
ける余裕が無いことがある。このような場合には、電源
ピンが複数あるときにはその数を減らし、電源ピンの代
わりにテストピンを設けることがあった。しかし、ユー
ザの仕様などにより電源ピンの数を減らすことができな
いときには、ＩＣメーカによるテストモードを断念しな
ければならなかった。
【０００４】ところで、特開平２−６２７８３号には、
エージングモードと複数ビット並列テストモードとを有
する半導体記憶装置において、エージングモードでかつ
テストモードである場合に不要となるピンに、電源電圧
よりも高い所定の電圧以上の電圧が印加された時にの
み、エージングモードと同時にテストモードを実施でき
ることが掲載されている。
エージングモードと複数ビット並列テストモードとを有
する半導体記憶装置において、エージングモードでかつ
テストモードである場合に不要となるピンに、電源電圧
よりも高い所定の電圧以上の電圧が印加された時にの
み、エージングモードと同時にテストモードを実施でき
ることが掲載されている。
【０００５】図７は、上記文献に記載されているタイプ
の、従来の半導体装置を示す回路図である。図７の半導
体装置において、入力端子１０に印加された入力信号
は、反転バッファ回路１２，１４を介して内部セルに供
給される。通常動作モードにおいては、入力信号は、０
Ｖから電源電圧ＶDDまでの間の電圧レベルを有する。一
方、テストモードに入る場合には、入力端子１０に入力
される入力信号は高電圧ＨＶDDとなる。この高電圧ＨＶ
DDの入力信号は、Ｋ（図７ではＫ＝３）個のＮ型トラン
ジスタ２０，２２，２４を介して、Ｐ型トランジスタ３
２及びＮ型トランジスタ３４で構成される反転バッファ
回路３０に入力される。さらに、反転バッファ回路３０
の出力は、Ｐ型トランジスタ４２及びＮ型トランジスタ
４４で構成される反転バッファ回路４０に入力される。
この反転バッファ回路４０の出力がテスト制御信号とな
る。
の、従来の半導体装置を示す回路図である。図７の半導
体装置において、入力端子１０に印加された入力信号
は、反転バッファ回路１２，１４を介して内部セルに供
給される。通常動作モードにおいては、入力信号は、０
Ｖから電源電圧ＶDDまでの間の電圧レベルを有する。一
方、テストモードに入る場合には、入力端子１０に入力
される入力信号は高電圧ＨＶDDとなる。この高電圧ＨＶ
DDの入力信号は、Ｋ（図７ではＫ＝３）個のＮ型トラン
ジスタ２０，２２，２４を介して、Ｐ型トランジスタ３
２及びＮ型トランジスタ３４で構成される反転バッファ
回路３０に入力される。さらに、反転バッファ回路３０
の出力は、Ｐ型トランジスタ４２及びＮ型トランジスタ
４４で構成される反転バッファ回路４０に入力される。
この反転バッファ回路４０の出力がテスト制御信号とな
る。
【０００６】ここで、Ｎ型トランジスタ２０，２２，２
４の閾値をそれぞれＶTHNとし、反転バッファ回路３０
の反転ロジックレベルをＶINVとすると、次の条件を満
たしている必要がある。
４の閾値をそれぞれＶTHNとし、反転バッファ回路３０
の反転ロジックレベルをＶINVとすると、次の条件を満
たしている必要がある。
【０００７】
ＶDD−Ｋ・ＶTHN＜ＶINV …（１）
ＨＶDD−Ｋ・ＶTHN＞ＶINV …（２）
即ち、式（１）を満たす場合には、電源電圧ＶDD以下の
電圧を有する入力信号は、内部セルへの入力信号として
のみ働き（通常動作モード）、式（２）を満たす場合に
は、高電圧ＨＶDDを有する入力信号はテスト制御信号と
して働いて半導体装置がテストモードに入る。
電圧を有する入力信号は、内部セルへの入力信号として
のみ働き（通常動作モード）、式（２）を満たす場合に
は、高電圧ＨＶDDを有する入力信号はテスト制御信号と
して働いて半導体装置がテストモードに入る。
【０００８】
【発明が解決しようとする課題】しかしながら、図７に
示す半導体装置によれば、通常動作モードにおいて電源
電圧ＶDDと等しい電圧を有する入力信号が入力端子１０
に印加されている場合に、反転バッファ回路３０には数
ｍＡ程度のドレイン電流（貫通電流）が流れてしまう。
通常動作モード時にこの種の貫通電流が流れると、消費
電力が増加してしまう。
示す半導体装置によれば、通常動作モードにおいて電源
電圧ＶDDと等しい電圧を有する入力信号が入力端子１０
に印加されている場合に、反転バッファ回路３０には数
ｍＡ程度のドレイン電流（貫通電流）が流れてしまう。
通常動作モード時にこの種の貫通電流が流れると、消費
電力が増加してしまう。
【０００９】図７に示す半導体装置と同種の半導体装置
が、特開昭６１−２９２７５５号、特開平１−２４５４
９９号、特開平２−３１４５号にも掲載されているが、
やはり通常動作モードにおいて消費電力が増加してしま
うという同様の問題があった。
が、特開昭６１−２９２７５５号、特開平１−２４５４
９９号、特開平２−３１４５号にも掲載されているが、
やはり通常動作モードにおいて消費電力が増加してしま
うという同様の問題があった。
【００１０】そこで、上記の点に鑑み、本発明の目的
は、通常の入力ピンにテストピンとしての機能を持たせ
ながらも、通常動作モードにおいて消費電力を増加させ
ない半導体装置を提供することである。
は、通常の入力ピンにテストピンとしての機能を持たせ
ながらも、通常動作モードにおいて消費電力を増加させ
ない半導体装置を提供することである。
【００１１】
【課題を解決するための手段】本発明の一態様に係る半
導体装置は、周辺セル領域と内部セル領域とを有し、前
記周辺セル領域は、通常動作モード時とテストモード開
始時とで異なる電圧レベルの入力信号が入力される信号
入力端子と、前記入力信号を前記内部セル領域に出力す
る第１の伝送回路と、前記入力信号の電圧レベルがテス
トモード開始時の電圧である場合に、テストモードであ
ることを表す制御信号を出力する第２の伝送回路と、前
記入力信号の電圧レベルが通常動作モードの電圧である
時に、前記第２の伝送回路に流れる電流をカットオフす
る制御回路と、を有することを特徴とする。
導体装置は、周辺セル領域と内部セル領域とを有し、前
記周辺セル領域は、通常動作モード時とテストモード開
始時とで異なる電圧レベルの入力信号が入力される信号
入力端子と、前記入力信号を前記内部セル領域に出力す
る第１の伝送回路と、前記入力信号の電圧レベルがテス
トモード開始時の電圧である場合に、テストモードであ
ることを表す制御信号を出力する第２の伝送回路と、前
記入力信号の電圧レベルが通常動作モードの電圧である
時に、前記第２の伝送回路に流れる電流をカットオフす
る制御回路と、を有することを特徴とする。
【００１２】本発明の一態様によれば、通常動作モード
時とテストモード時とで信号入力端子が兼用され、その
入力信号は第１の伝送回路を介して内部セル領域に伝送
される。通常動作モード時の電圧レベルとは異なるレベ
ルの入力信号がテストモード開始時に入力されると、テ
ストモードであることを表す制御信号が第２の伝送回路
より出力される。ただし、入力信号の電圧レベルが通常
動作モードの電圧である時には、第２の伝送回路に流れ
る電流は制御回路によりカットオフされるので、消費電
流が増大しない。
時とテストモード時とで信号入力端子が兼用され、その
入力信号は第１の伝送回路を介して内部セル領域に伝送
される。通常動作モード時の電圧レベルとは異なるレベ
ルの入力信号がテストモード開始時に入力されると、テ
ストモードであることを表す制御信号が第２の伝送回路
より出力される。ただし、入力信号の電圧レベルが通常
動作モードの電圧である時には、第２の伝送回路に流れ
る電流は制御回路によりカットオフされるので、消費電
流が増大しない。
【００１３】前記第２の伝送回路は、前記入力信号の電
圧レベルが所定の電圧レベル以上である時に、前記テス
トモードであることを表す制御信号を出力し、前記制御
回路は、前記入力信号の電圧レベルが所定の電圧レベル
未満である時に、前記第２の伝送回路に流れる電流をカ
ットオフするように構成することができる。
圧レベルが所定の電圧レベル以上である時に、前記テス
トモードであることを表す制御信号を出力し、前記制御
回路は、前記入力信号の電圧レベルが所定の電圧レベル
未満である時に、前記第２の伝送回路に流れる電流をカ
ットオフするように構成することができる。
【００１４】この場合、前記制御回路は、フローティン
グされたＮ型ウェル内に形成された第１のＰ型トランジ
スタを含むことが好ましい。この第１のＰ型トランジス
タのゲートに電源電圧が供給され、そのソースに前記信
号入力端子が接続され、そのドレインに前記第２の伝送
回路の入力端子が接続される。
グされたＮ型ウェル内に形成された第１のＰ型トランジ
スタを含むことが好ましい。この第１のＰ型トランジス
タのゲートに電源電圧が供給され、そのソースに前記信
号入力端子が接続され、そのドレインに前記第２の伝送
回路の入力端子が接続される。
【００１５】通常動作モード時には第１のＰ型トランジ
スタはオフされるので、第２の伝送回路に流れる電流は
カットオフされる。この第１のＰ型トランジスタはテス
トモード開始時にオンするが、フローティングされたＮ
型ウェル内に形成されているので、漏洩電流は流れな
い。
スタはオフされるので、第２の伝送回路に流れる電流は
カットオフされる。この第１のＰ型トランジスタはテス
トモード開始時にオンするが、フローティングされたＮ
型ウェル内に形成されているので、漏洩電流は流れな
い。
【００１６】前記制御回路は、フローティングされた前
記Ｎ型ウェル内に形成された第２のＰ型トランジスタを
含むことが好ましい。この第２のＰ型トランジスタのゲ
ートに前記入力信号が供給され、そのソースに前記電源
電圧が供給され、そのドレインに前記Ｎ型ウェルが接続
される。この第２のＰ型トランジスタが通常動作モード
時にオンすることで、フローティングＮ型ウェルの電位
はほぼ電源電圧にクランプされる。
記Ｎ型ウェル内に形成された第２のＰ型トランジスタを
含むことが好ましい。この第２のＰ型トランジスタのゲ
ートに前記入力信号が供給され、そのソースに前記電源
電圧が供給され、そのドレインに前記Ｎ型ウェルが接続
される。この第２のＰ型トランジスタが通常動作モード
時にオンすることで、フローティングＮ型ウェルの電位
はほぼ電源電圧にクランプされる。
【００１７】このようなＰ型トランジスタを用いる場
合、前記所定の電圧レベルを前記電源電圧のレベルより
も高くすれば、テストモード開始時に第１のＰ型トラン
ジスタをオンさせることが可能となる。
合、前記所定の電圧レベルを前記電源電圧のレベルより
も高くすれば、テストモード開始時に第１のＰ型トラン
ジスタをオンさせることが可能となる。
【００１８】前記第２の伝送回路は、前記入力信号の電
圧レベルが所定の電圧レベル以下である時に、前記テス
トモードであることを表す制御信号を出力し、前記制御
回路は、前記入力信号の電圧レベルが前記所定の電圧レ
ベルを越えた時に、前記第２の伝送回路に流れる電流を
カットオフするように構成することもできる。この場合
には、制御回路はフローティングＰ型ウェル内に第１，
第２のＮ型トランジスタを形成することが好ましい。こ
の場合、前記所定の電圧レベルが前記電源電圧のレベル
よりも低ければ、テストモード開始時に第１のＮ型トラ
ンジスタをオンさせることが可能となる。
圧レベルが所定の電圧レベル以下である時に、前記テス
トモードであることを表す制御信号を出力し、前記制御
回路は、前記入力信号の電圧レベルが前記所定の電圧レ
ベルを越えた時に、前記第２の伝送回路に流れる電流を
カットオフするように構成することもできる。この場合
には、制御回路はフローティングＰ型ウェル内に第１，
第２のＮ型トランジスタを形成することが好ましい。こ
の場合、前記所定の電圧レベルが前記電源電圧のレベル
よりも低ければ、テストモード開始時に第１のＮ型トラ
ンジスタをオンさせることが可能となる。
【００１９】前記第１及び第２の伝送手段の各々はバッ
ファ回路で構成することができる。こうすると、伝送経
路が長くても、正確な論理を短時間で伝送することが可
能となる。
ファ回路で構成することができる。こうすると、伝送経
路が長くても、正確な論理を短時間で伝送することが可
能となる。
【００２０】本発明の他の態様に係る電子機器は、上述
した半導体装置を含んで構成される。この電子機器は消
費電力を低減することができるので、特に携帯用電子機
器に適用することが好ましい。
した半導体装置を含んで構成される。この電子機器は消
費電力を低減することができるので、特に携帯用電子機
器に適用することが好ましい。
【００２１】
【発明の実施の形態】以下に、図面に基づいて本発明の
実施の形態について説明する。
実施の形態について説明する。
【００２２】図６は、例えばゲートアレイなどの半導体
装置１００を模式的に示す平面図である。半導体装置１
００は、周辺セル領域１０２と内部セル領域１０４とを
有する。
装置１００を模式的に示す平面図である。半導体装置１
００は、周辺セル領域１０２と内部セル領域１０４とを
有する。
【００２３】内部セル領域１０４には多数のＭＯＳトラ
ンジスタが高集積に搭載されている。これらのＭＯＳト
ランジスタに配線することで、種々の論理セル（内部セ
ル）が実現される。
ンジスタが高集積に搭載されている。これらのＭＯＳト
ランジスタに配線することで、種々の論理セル（内部セ
ル）が実現される。
【００２４】周辺セル領域１０２は、信号端子を介して
の信号の入出力機能、電源端子を介しての電源電圧の入
力機能を果たす領域で、ドライバビリティを重視して設
計されている。周辺セル領域に配置される回路は、ワイ
ヤーボンディングなどの外部配線の容量に抗するドライ
バビリティを有する他に、外部端子からの静電気対策の
ための保護機能も有する。
の信号の入出力機能、電源端子を介しての電源電圧の入
力機能を果たす領域で、ドライバビリティを重視して設
計されている。周辺セル領域に配置される回路は、ワイ
ヤーボンディングなどの外部配線の容量に抗するドライ
バビリティを有する他に、外部端子からの静電気対策の
ための保護機能も有する。
【００２５】図１は、図６に示す半導体装置１００の周
辺セル領域１０２の一部を示す回路図である。この周辺
セル領域１０２には、通常動作モード時とテストモード
開始時とで異なる電圧レベルの入力信号が入力される信
号入力端子１１０と、この入力信号を内部セル領域に出
力する第１の伝送回路１２０と、この入力信号の電圧レ
ベルがテストモード開始時の電圧である場合に、テスト
モードであることを表す制御信号を出力する第２の伝送
回路１５０と、この入力信号の電圧レベルが通常動作モ
ードの電圧である時に、第２の伝送回路１５０に流れる
電流をカットオフする制御回路１８０とを有する。
辺セル領域１０２の一部を示す回路図である。この周辺
セル領域１０２には、通常動作モード時とテストモード
開始時とで異なる電圧レベルの入力信号が入力される信
号入力端子１１０と、この入力信号を内部セル領域に出
力する第１の伝送回路１２０と、この入力信号の電圧レ
ベルがテストモード開始時の電圧である場合に、テスト
モードであることを表す制御信号を出力する第２の伝送
回路１５０と、この入力信号の電圧レベルが通常動作モ
ードの電圧である時に、第２の伝送回路１５０に流れる
電流をカットオフする制御回路１８０とを有する。
【００２６】第１の伝送回路１２０は、Ｐ型トランジス
タ１３２及びＮ型トランジスタ１３４で構成される反転
バッファ回路１３０と、Ｐ型トランジスタ１４２及びＮ
型トランジスタ１４４で構成される反転バッファ回路１
４０とを有し、これら２つの反転バッファ回路１３０，
１４０にてバッファ回路が構成されている。信号入力端
子１１０に印加された入力信号は、この第１の伝送回路
１２０を介して内部セルに供給される。
タ１３２及びＮ型トランジスタ１３４で構成される反転
バッファ回路１３０と、Ｐ型トランジスタ１４２及びＮ
型トランジスタ１４４で構成される反転バッファ回路１
４０とを有し、これら２つの反転バッファ回路１３０，
１４０にてバッファ回路が構成されている。信号入力端
子１１０に印加された入力信号は、この第１の伝送回路
１２０を介して内部セルに供給される。
【００２７】ここで、通常動作モードにおいては、入力
信号は、基準電位（本例においては０Ｖ）から電源電圧
ＶDDまでの間の電圧を有する。一方、テストモードに入
る時（テストモード開始時）には、電源電圧ＶDDより高
い高電圧ＨＶDDを有する入力信号が入力端子１１０に印
加される。
信号は、基準電位（本例においては０Ｖ）から電源電圧
ＶDDまでの間の電圧を有する。一方、テストモードに入
る時（テストモード開始時）には、電源電圧ＶDDより高
い高電圧ＨＶDDを有する入力信号が入力端子１１０に印
加される。
【００２８】テストモード開始時のみ、第２の伝送回路
１５０よりテストモードであることを表す制御信号が出
力されるが、それ以外の通常動作モード時（テストモー
ド開始時の後のテストモード時を含む）には、第２の伝
送回路１５０に流れる電流は制御回路１８０によりカッ
トオフされる。
１５０よりテストモードであることを表す制御信号が出
力されるが、それ以外の通常動作モード時（テストモー
ド開始時の後のテストモード時を含む）には、第２の伝
送回路１５０に流れる電流は制御回路１８０によりカッ
トオフされる。
【００２９】ここで、第２の伝送回路１５０は、Ｐ型ト
ランジスタ１６２及びＮ型トランジスタ１６４で構成さ
れる反転バッファ回路１６０と、Ｐ型トランジスタ１７
２及びＮ型トランジスタ１７４で構成される反転バッフ
ァ回路１７０とを有し、これら２つの反転バッファ回路
１６０，１７０にてバッファ回路が構成されている。な
お、第２の伝送回路１５０は、反転バッファ回路１６
０，１７０以外の他の反転バッファ回路を含むことがで
きる。
ランジスタ１６２及びＮ型トランジスタ１６４で構成さ
れる反転バッファ回路１６０と、Ｐ型トランジスタ１７
２及びＮ型トランジスタ１７４で構成される反転バッフ
ァ回路１７０とを有し、これら２つの反転バッファ回路
１６０，１７０にてバッファ回路が構成されている。な
お、第２の伝送回路１５０は、反転バッファ回路１６
０，１７０以外の他の反転バッファ回路を含むことがで
きる。
【００３０】制御回路１８０は、フローティングＮ型ウ
ェル内に形成された第１，第２のＰ型トランジスタ１８
２，１８４を含んでいる。
ェル内に形成された第１，第２のＰ型トランジスタ１８
２，１８４を含んでいる。
【００３１】第１のＰ型トランジスタ１８２のソースに
は、信号入力端子１１０が接続され、そのゲートは電源
電圧ＶDDが供給される。ソースに高電圧ＨＶDDが印加さ
れることによって、第１のＰ型トランジスタ１８２はＯ
Ｎとなる。この第１のＰ型トランジスタ１８２のドレイ
ンから出力される電圧は、第２の伝送回路１５０の反転
バッファ回路１６０に入力される。
は、信号入力端子１１０が接続され、そのゲートは電源
電圧ＶDDが供給される。ソースに高電圧ＨＶDDが印加さ
れることによって、第１のＰ型トランジスタ１８２はＯ
Ｎとなる。この第１のＰ型トランジスタ１８２のドレイ
ンから出力される電圧は、第２の伝送回路１５０の反転
バッファ回路１６０に入力される。
【００３２】フローティングＮ型ウェル内に設けられた
第２のＰ型トランジスタ１８４は、信号入力端子１１０
が基準電位（０Ｖ）となった時に、フローティングＮ型
ウェルのフローティング電位ＶFNを電源電圧ＶDDにクラ
ンプするものである。この動作については後で詳しく述
べる。
第２のＰ型トランジスタ１８４は、信号入力端子１１０
が基準電位（０Ｖ）となった時に、フローティングＮ型
ウェルのフローティング電位ＶFNを電源電圧ＶDDにクラ
ンプするものである。この動作については後で詳しく述
べる。
【００３３】この制御回路１８０内に設けられた第１，
第２のＰ型トランジスタ１８２，１８４以外の他のトラ
ンジスタについては、特にフローティングＮ型ウェル内
に形成する必要はなく、通常のＮ型ウェル内に形成して
かまわない。
第２のＰ型トランジスタ１８２，１８４以外の他のトラ
ンジスタについては、特にフローティングＮ型ウェル内
に形成する必要はなく、通常のＮ型ウェル内に形成して
かまわない。
【００３４】ここで、第１のＰ型トランジスタ１８２の
閾値をＶTHPとすると、第１のＰ型トランジスタ１８２
がＯＮするためには次の条件を満たしている必要があ
る。
閾値をＶTHPとすると、第１のＰ型トランジスタ１８２
がＯＮするためには次の条件を満たしている必要があ
る。
【００３５】
ＨＶDD−ＶTHP＞ＶDD …（３）
即ち、ＶDD＋ＶTHPより低い電圧レベルを有する入力信
号は内部セルへの入力信号としてのみ働き（通常動作モ
ード）、ＶDD＋ＶTHPより高い電圧レベルを有する入力
信号はテスト制御信号として働いて、半導体装置がテス
トモードに入る。
号は内部セルへの入力信号としてのみ働き（通常動作モ
ード）、ＶDD＋ＶTHPより高い電圧レベルを有する入力
信号はテスト制御信号として働いて、半導体装置がテス
トモードに入る。
【００３６】本実施の形態の特徴として、通常動作モー
ドにおいてＶDD＋ＶTHPより低い電圧レベルを有する入
力信号が信号入力端子１１０に印加されている場合に
は、第１のＰ型トランジスタ１８２のドレイン電圧は基
準電位（ＯＶ）まで下がるので、第２の伝送回路１５０
中の反転バッファ回路１６０には静止電流が流れないと
いうことである。さらに、テストモードにおいても静止
電流は増加しない。これについて、図２及び図３を参照
しながら詳しく説明する。
ドにおいてＶDD＋ＶTHPより低い電圧レベルを有する入
力信号が信号入力端子１１０に印加されている場合に
は、第１のＰ型トランジスタ１８２のドレイン電圧は基
準電位（ＯＶ）まで下がるので、第２の伝送回路１５０
中の反転バッファ回路１６０には静止電流が流れないと
いうことである。さらに、テストモードにおいても静止
電流は増加しない。これについて、図２及び図３を参照
しながら詳しく説明する。
【００３７】図２は、図１の半導体装置の部分的な断面
図である。図２において、Ｐ型サブストレート２００内
には、フローティングＮ型ウェル２１０が形成されてい
る。このフローティングＮ型ウェル２１０内には、第１
のＰ型トランジスタ１８２のソース２２０及びドレイン
２３０と、第２のＰ型トランジスタ１８４のソース２５
０及びドレイン２６０が形成されている。第２のＰ型ト
ランジスタ１８４のドレイン２６０は、Ｎ+拡散層２７
０を介してフローティングＮ型ウェル２１０に接続され
ている。さらに、フローティングＮ型ウェル２１０上に
は、ゲート酸化膜を介して、第１のＰ型トランジスタ１
８２のゲート電極２４０と、第２のＰ型トランジスタ１
８４のゲート電極２８０とが形成されている。
図である。図２において、Ｐ型サブストレート２００内
には、フローティングＮ型ウェル２１０が形成されてい
る。このフローティングＮ型ウェル２１０内には、第１
のＰ型トランジスタ１８２のソース２２０及びドレイン
２３０と、第２のＰ型トランジスタ１８４のソース２５
０及びドレイン２６０が形成されている。第２のＰ型ト
ランジスタ１８４のドレイン２６０は、Ｎ+拡散層２７
０を介してフローティングＮ型ウェル２１０に接続され
ている。さらに、フローティングＮ型ウェル２１０上に
は、ゲート酸化膜を介して、第１のＰ型トランジスタ１
８２のゲート電極２４０と、第２のＰ型トランジスタ１
８４のゲート電極２８０とが形成されている。
【００３８】ここで、第１，第２のＰ型トランジスタ１
８２，１８４のソース／ドレインとフローティングＮ型
ウェル２１０との間には寄生ダイオード３００が発生す
る。
８２，１８４のソース／ドレインとフローティングＮ型
ウェル２１０との間には寄生ダイオード３００が発生す
る。
【００３９】図３は、第１，第２のＰ型トランジスタ１
８２，１８４を、その寄生ダイオードＤ１〜Ｄ３を含め
て示した等価回路図である。第１，第２のＰ型トランジ
スタ１８２，１８４の各第２ゲートと寄生ダイオードＤ
１〜Ｄ３のカソードとは、フローティングＮ型ウェル２
１０によって構成され、フローティング電位ＶFNを有す
る。
８２，１８４を、その寄生ダイオードＤ１〜Ｄ３を含め
て示した等価回路図である。第１，第２のＰ型トランジ
スタ１８２，１８４の各第２ゲートと寄生ダイオードＤ
１〜Ｄ３のカソードとは、フローティングＮ型ウェル２
１０によって構成され、フローティング電位ＶFNを有す
る。
【００４０】ここで、フローティングＮ型ウェル２１０
は周囲の回路からフローティングされているため、漏洩
電流が流れることはない。即ち、テストモード開始時に
おいて、高電圧ＨＶDDを有する入力信号が第１のＰ型ト
ランジスタ１８２のソースに印加された場合には、寄生
ダイオードＤ１によってフローティングＮ型ウェル２１
０のフローティング電位ＶFNがＨＶDD−ＶDまで上がる
（ＶDは寄生ダイオードの順方向電圧）。この時、他の
寄生ダイオードＤ２，Ｄ３は逆バイアスされるので、電
流の流れる経路が発生しない。
は周囲の回路からフローティングされているため、漏洩
電流が流れることはない。即ち、テストモード開始時に
おいて、高電圧ＨＶDDを有する入力信号が第１のＰ型ト
ランジスタ１８２のソースに印加された場合には、寄生
ダイオードＤ１によってフローティングＮ型ウェル２１
０のフローティング電位ＶFNがＨＶDD−ＶDまで上がる
（ＶDは寄生ダイオードの順方向電圧）。この時、他の
寄生ダイオードＤ２，Ｄ３は逆バイアスされるので、電
流の流れる経路が発生しない。
【００４１】一方、通常動作モードにおいて、例えば基
準電位（０Ｖ）と等しい入力信号が第１のＰ型トランジ
スタ１８２のソースに印加された場合には、寄生ダイオ
ードＤ３又は第２のＰ型トランジスタ１８４のソースか
らドレインへ流れる電流によって、フローティングＮ型
ウェルのフローティング電位ＶFNがほぼ電源電圧ＶDDに
クランプされる。この時、他の寄生ダイオードＤ１，Ｄ
２は逆バイアスされるので、電流の流れる経路が発生し
ない。
準電位（０Ｖ）と等しい入力信号が第１のＰ型トランジ
スタ１８２のソースに印加された場合には、寄生ダイオ
ードＤ３又は第２のＰ型トランジスタ１８４のソースか
らドレインへ流れる電流によって、フローティングＮ型
ウェルのフローティング電位ＶFNがほぼ電源電圧ＶDDに
クランプされる。この時、他の寄生ダイオードＤ１，Ｄ
２は逆バイアスされるので、電流の流れる経路が発生し
ない。
【００４２】なお、本発明は上記実施の形態に限定され
るものに限らず、本発明の要旨の範囲内で種々の変形実
施が可能である。
るものに限らず、本発明の要旨の範囲内で種々の変形実
施が可能である。
【００４３】本発明は、信号入力端子１１０に入力され
る入力信号が、通常動作モードでは基準電圧ＶDDと電源
電圧ＶSS（＝０Ｖ）までの間の電圧となり、テストモー
ド開始時には低電圧ＬＶSS（＜０Ｖ）となる場合にも適
用できる。
る入力信号が、通常動作モードでは基準電圧ＶDDと電源
電圧ＶSS（＝０Ｖ）までの間の電圧となり、テストモー
ド開始時には低電圧ＬＶSS（＜０Ｖ）となる場合にも適
用できる。
【００４４】図４は、上記の場合に適用される本発明の
他の実施の形態に係る半導体装置の回路図である。な
お、図４において、図１と同一の部材については、図１
と同一符号を付してその説明を省略する。図４では、図
１に示す制御回路１８０に代えて制御回路４００を有し
ている。
他の実施の形態に係る半導体装置の回路図である。な
お、図４において、図１と同一の部材については、図１
と同一符号を付してその説明を省略する。図４では、図
１に示す制御回路１８０に代えて制御回路４００を有し
ている。
【００４５】制御回路４００は、フローティングＰ型ウ
ェル内に形成された第１，第２のＮトランジスタ４０
２，４０４を含んでいる。
ェル内に形成された第１，第２のＮトランジスタ４０
２，４０４を含んでいる。
【００４６】第１のＮ型トランジスタ４０２のソースに
は、信号入力端子１１０が接続され、そのゲートは電源
電圧ＶSSが供給される。ソースに低電圧ＬＶSSが印加さ
れることによって、第１のＮ型トランジスタ４０２はＯ
Ｎとなる。この第１のＮ型トランジスタ４０２のドレイ
ンから出力される電圧は、第２の伝送回路１５０の反転
バッファ回路１６０に入力される。
は、信号入力端子１１０が接続され、そのゲートは電源
電圧ＶSSが供給される。ソースに低電圧ＬＶSSが印加さ
れることによって、第１のＮ型トランジスタ４０２はＯ
Ｎとなる。この第１のＮ型トランジスタ４０２のドレイ
ンから出力される電圧は、第２の伝送回路１５０の反転
バッファ回路１６０に入力される。
【００４７】フローティングＰ型ウェル内に設けられた
第２のＮ型トランジスタ４０４は、信号入力端子１１０
が基準電圧ＶDDとなった時に、フローティングＰ型ウェ
ルのフローティング電位ＶFPを電源電圧ＶSSにクランプ
するものである。
第２のＮ型トランジスタ４０４は、信号入力端子１１０
が基準電圧ＶDDとなった時に、フローティングＰ型ウェ
ルのフローティング電位ＶFPを電源電圧ＶSSにクランプ
するものである。
【００４８】ここで、第１のＮ型トランジスタ４０２の
閾値をＶTHNとすると、第１のＮ型トランジスタ４０２
がＯＮするためには次の条件を満たしている必要があ
る。
閾値をＶTHNとすると、第１のＮ型トランジスタ４０２
がＯＮするためには次の条件を満たしている必要があ
る。
【００４９】
ＬＶSS＋ＶTHN＜ＶSS …（４）
即ち、ＶSS−ＶTHNより高い電圧レベルを有する入力信
号は内部セルへの入力信号としてのみ働き（通常動作モ
ード）、ＶSS−ＶTHNより低い電圧レベルを有する入力
信号はテスト制御信号として働いて、半導体装置がテス
トモードに入る。
号は内部セルへの入力信号としてのみ働き（通常動作モ
ード）、ＶSS−ＶTHNより低い電圧レベルを有する入力
信号はテスト制御信号として働いて、半導体装置がテス
トモードに入る。
【００５０】図５は、第１，第２のＮ型トランジスタ４
０２，４０４を、その寄生ダイオードＤ４〜Ｄ６を含め
て示した等価回路図である。第１，第２のＮ型トランジ
スタ４０２，４０４の各第２ゲートと寄生ダイオードＤ
４〜Ｄ６のアノードとは、フローティングＰ型ウェル４
１０によって構成され、フローティング電位ＶFPを有す
る。
０２，４０４を、その寄生ダイオードＤ４〜Ｄ６を含め
て示した等価回路図である。第１，第２のＮ型トランジ
スタ４０２，４０４の各第２ゲートと寄生ダイオードＤ
４〜Ｄ６のアノードとは、フローティングＰ型ウェル４
１０によって構成され、フローティング電位ＶFPを有す
る。
【００５１】ここで、フローティングＰ型ウェル４１０
は周囲の回路からフローティングされているため、漏洩
電流が流れることはない。即ち、テストモード開始時に
おいて、低電圧ＬＶSSを有する入力信号が第１のＮ型ト
ランジスタ４０２のソースに印加された場合には、寄生
ダイオードＤ４によってフローティングＰ型ウェル４１
０のフローティング電位ＶFPがＬＶSS＋ＶDまで下がる
（ＶDは寄生ダイオードの順方向電圧）。この時、他の
寄生ダイオードＤ５，Ｄ６は逆バイアスされるので、電
流の流れる経路が発生しない。
は周囲の回路からフローティングされているため、漏洩
電流が流れることはない。即ち、テストモード開始時に
おいて、低電圧ＬＶSSを有する入力信号が第１のＮ型ト
ランジスタ４０２のソースに印加された場合には、寄生
ダイオードＤ４によってフローティングＰ型ウェル４１
０のフローティング電位ＶFPがＬＶSS＋ＶDまで下がる
（ＶDは寄生ダイオードの順方向電圧）。この時、他の
寄生ダイオードＤ５，Ｄ６は逆バイアスされるので、電
流の流れる経路が発生しない。
【００５２】一方、通常動作モードにおいて、例えば基
準電圧ＶDDと等しい入力信号が第１のＮ型トランジスタ
４０２のソースに印加された場合には、第２のＮ型トラ
ンジスタ４０４のソースからドレインへ流れる電流によ
って、フローティングＰ型ウェルのフローティング電位
ＶFPがほぼ電源電圧ＶSSにクランプされる。この時、他
の寄生ダイオードＤ４，Ｄ５は逆バイアスされるので、
電流の流れる経路が発生しない。
準電圧ＶDDと等しい入力信号が第１のＮ型トランジスタ
４０２のソースに印加された場合には、第２のＮ型トラ
ンジスタ４０４のソースからドレインへ流れる電流によ
って、フローティングＰ型ウェルのフローティング電位
ＶFPがほぼ電源電圧ＶSSにクランプされる。この時、他
の寄生ダイオードＤ４，Ｄ５は逆バイアスされるので、
電流の流れる経路が発生しない。
【００５３】なお、上記実施形態においては、入力信号
を伝送するために反転バッファ回路を直列に２段接続し
た例について述べたが、反転バッファ回路を直列に２段
接続するかわりに、ＡＮＤ回路やＯＲ回路等の任意の伝
送回路を用いてもかまわない。
を伝送するために反転バッファ回路を直列に２段接続し
た例について述べたが、反転バッファ回路を直列に２段
接続するかわりに、ＡＮＤ回路やＯＲ回路等の任意の伝
送回路を用いてもかまわない。
【００５４】また、上記実施形態において、テスト信号
は、例えばテストモードにおいて入力端子をプルアップ
又はプルダウンしたり、又はその他の制御に用いられ
る。
は、例えばテストモードにおいて入力端子をプルアップ
又はプルダウンしたり、又はその他の制御に用いられ
る。
【００５５】また、本発明は上述の半導体装置を搭載す
ることで、消費電力の小さい電子機器を提供することが
でき、特に、電池で駆動される携帯電話機、モバイルコ
ンピュータ、電子手帳などの携帯用電子機器に適用する
ことができる。
ることで、消費電力の小さい電子機器を提供することが
でき、特に、電池で駆動される携帯電話機、モバイルコ
ンピュータ、電子手帳などの携帯用電子機器に適用する
ことができる。
【図１】本発明の一実施形態に係る半導体装置を示す回
路図である。
路図である。
【図２】図１に示す半導体装置の部分的な断面図であ
る。
る。
【図３】図２に示す半導体装置の部分の等価回路図であ
る。
る。
【図４】本発明の他の実施形態に係る半導体装置を示す
回路図である。
回路図である。
【図５】図４に示す半導体装置の部分の等価回路図であ
る。
る。
【図６】本発明が適用される半導体装置を模式的に示す
平面図である。
平面図である。
【図７】従来の半導体装置を示す回路図である。
１００ 半導体装置
１０２ 周辺セル領域
１０４ 内部セル領域
１１０ 信号入力端子
１２０ 第１の伝送回路
１５０ 第２の伝送回路
１８０ 制御回路
１８２ 第１のＰ型トランジスタ
１８４ 第２のＰ型トランジスタ
２１０ フローティングＮ型ウェル
４００ 制御回路
４０２ 第１のＮ型トランジスタ
４０４ 第２のＮ型トランジスタ
４１０ フローティングＮ型ウェル
Ｄ１〜Ｄ６ 寄生ダイオード
Claims (8)
- 【請求項１】 周辺セル領域と内部セル領域とを有し、 前記周辺セル領域は、 通常動作モード時とテストモード開始時とで異なる電圧
レベルの入力信号が入力される信号入力端子と、 前記入力信号を前記内部セル領域に出力する第１の伝送
回路と、 前記入力信号の電圧レベルが前記テストモード開始時の
電圧である場合に、テストモードであることを表す制御
信号を出力する第２の伝送回路と、 前記入力信号の電圧レベルが通常動作モードの電圧であ
る時に、前記第２の伝送回路に流れる電流をカットオフ
する制御回路と、 を有し、 前記第２の伝送回路は、前記入力信号の電圧レベルが所
定の電圧レベル以上である時に、前記テストモードであ
ることを表す制御信号を出力し、 前記制御回路は、前記入力信号の電圧レベルが所定の電
圧レベル未満である時に、前記第２の伝送回路に流れる
電流をカットオフし、 前記制御回路は、フローティングされたＮ型ウェル内に
形成された第１のＰ型トランジスタを含み、前記第１の
Ｐ型トランジスタのゲートに電源電圧が供給され、前記
第１のＰ型トランジスタのソースに前記信号入力端子が
接続され、前記第１のＰ型トランジスタのドレインに前
記第２の伝送回路の入力端子が接続される ことを特徴と
する半導体装置。 - 【請求項２】 請求項１において、 前記制御回路は、フローティングされた前記Ｎ型ウェル
内に形成された第２のＰ型トランジスタを含み、前記第
２のＰ型トランジスタのゲートに前記入力信号が供給さ
れ、前記第２のＰ型トランジスタのソースに前記電源電
圧が供給され、前記第２のＰ型トランジスタのドレイン
に前記Ｎ型ウェルが接続されることを特徴とする半導体
装置。 - 【請求項３】 請求項１または２において、 前記所定の電圧レベルが前記電源電圧のレベルよりも高
いことを特徴とする半導体装置。 - 【請求項４】 周辺セル領域と内部セル領域とを有し、 前記周辺セル領域は、 通常動作モード時とテストモード開始時とで異なる電圧
レベルの入力信号が入力される信号入力端子と、 前記入力信号を前記内部セル領域に出力する第１の伝送
回路と、 前記入力信号の電圧レベルが前記テストモード開始時の
電圧である場合に、テストモードであることを表す制御
信号を出力する第２の伝送回路と、 前記入力信号の電圧レベルが通常動作モードの電圧であ
る時に、前記第２の伝送回路に流れる電流をカットオフ
する制御回路と、 を有し、 前記第２の伝送回路は、前記入力信号の電圧レベルが所
定の電圧レベル以下である時に、前記テストモードであ
ることを表す制御信号を出力し、 前記制御回路は、前記入力信号の電圧レベルが前記所定
の電圧レベルを越えた時に、前記第２の伝送回路に流れ
る電流をカットオフし、 前記制御回路は、フローティングされたＰ型ウェル内に
形成された第１のＮ型トランジスタを含み、前記第１の
Ｎ型トランジスタのゲートに電源電圧が供給され、前記
第１のＮ型トランジスタのソースに前記入力端子が接続
され、前記Ｎ型トランジスタのドレインに前記第２の伝
送回路への入力が供給される ことを特徴とする半導体装
置。 - 【請求項５】 請求項４において、 前記制御回路は、フローティングされた前記Ｐ型ウェル
内に形成された第２のＮ型トランジスタを含み、前記第
２のＮ型トランジスタのゲートに前記入力信号が供給さ
れ、前記第２のＮ型トランジスタのソースに前記電源電
圧が供給され、前記第２のＰ型トランジスタのドレイン
に前記Ｐ型ウェルが接続されることを特徴とする半導体
装置。 - 【請求項６】 請求項４または５において、 前記所定の電圧レベルが前記電源電圧のレベルよりも低
いことを特徴とする半導体装置。 - 【請求項７】 請求項１乃至６のいずれかにおいて、 前記第１及び第２の伝送手段の各々がバッファ回路であ
ることを特徴とする半導体装置。 - 【請求項８】 請求項１乃至７のいずれかに記載の半導
体装置を有することを特徴とする電子機器。
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| JP2000071971A JP3467686B2 (ja) | 1999-04-09 | 2000-03-15 | 半導体装置及びそれを用いた電子機器 |
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|---|---|---|---|
| JP11-102029 | 1999-04-09 | ||
| JP10202999 | 1999-04-09 | ||
| JP2000071971A JP3467686B2 (ja) | 1999-04-09 | 2000-03-15 | 半導体装置及びそれを用いた電子機器 |
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|---|---|
| JP2000353782A JP2000353782A (ja) | 2000-12-19 |
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|---|---|---|---|
| JP2000071971A Expired - Fee Related JP3467686B2 (ja) | 1999-04-09 | 2000-03-15 | 半導体装置及びそれを用いた電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6573751B1 (ja) |
| JP (1) | JP3467686B2 (ja) |
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|---|---|---|---|---|
| JP3460668B2 (ja) * | 1999-05-07 | 2003-10-27 | セイコーエプソン株式会社 | 半導体装置及びそれを用いた電子機器 |
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