JP2005064462A - マルチフィンガー型静電気放電保護素子 - Google Patents

マルチフィンガー型静電気放電保護素子 Download PDF

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Abstract

【課題】
レイアウト面積が小さく、最初にスナップバックしたフィンガーが破壊されることを防止できるマルチフィンガー型静電気放電保護素子を提供する。
【解決手段】
サージ電流が入力される入力配線１３と、基準電位配線１４との間に、２ｎ個（ｎは２以上の自然数）のフィンガーＦ１乃至Ｆ２ｎを相互に並列に接続する。各フィンガーＦｉ（ｉ＝１〜２ｎ）において、ドレイン抵抗Ｒｄｉ、ＮＭＯＳトランジスタＴｉ、ソース抵抗Ｒｓｉをこの順に直列に接続する。また、相互に隣り合う２個のフィンガーＦ２ｊ−１及びフィンガーＦ２ｊ（ｊは１乃至ｎの自然数）により１つのユニットＵｊを構成し、各ユニットにおいて、一方のソースを他方のゲートに接続し、他方のソースを一方のゲートに接続する。また、フィンガーＦ２ｊのソースＳ２ｊを次のユニットＵｊ＋１のソースＳ２ｊ＋１に接続し、２ｎ個のフィンガーを環状に接続する。
【選択図】
図１

Description

本発明は、半導体集積回路中に形成され回路素子を静電気放電による破壊から保護するマルチフィンガー型静電気放電保護素子に関し、特に、複数個のフィンガーが相互に並列に接続されたマルチフィンガーＭＯＳ型静電気放電保護素子に関する。
従来より、半導体集積回路中の回路素子を静電気放電（以下、ＥＳＤ（Electro Static Discharge）ともいう）から保護するために、ダイオード又は抵抗素子からなる静電気放電保護素子（以下、ＥＳＤ保護素子ともいう）が使われていた。そして近時、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）集積回路中に設けられるＥＳＤ保護素子は、ダイオード又は抵抗素子からなるＥＳＤ保護素子よりも低抵抗で放電能力が高い寄生バイポーラ動作を利用したＭＯＳ型保護素子に置き換わってきた。このＭＯＳ型保護素子はＭＯＳＦＥＴ（MOS Field Effect Transistor：電界効果型ＭＯＳトランジスタ）のスナップバック現象を利用した保護素子である。
寄生バイポーラからなるＭＯＳ型保護素子においても、その電流を流せる能力には限界があり、保護素子の幅を４００〜８００μｍ程度まで広くしないと、保護性能が要求水準を満たさない場合が多い。しかし、通常、集積回路においては、ボンディングパッドの配置等によりレイアウトに制約があり、ＭＯＳ型保護素子を規定内の面積に収めなければならないことが多い。このため、ＭＯＳ型保護素子を単一の素子としてではなく、幅が１０〜５０μｍ程度のフィンガーと呼ばれる小型のＭＯＳＦＥＴを複数個、電流が流れる方向に直交する方向（以下、横方向という）に配列して相互に並列に接続し、ＭＯＳ型保護素子を規定の面積内に効率的に配置する方法が採用されている。このとき、各フィンガーのソース及びドレインを夫々共通にして複数のフィンガーを相互に並列に接続する方法もあり、個別に小型ＭＯＳＦＥＴを並べて、これらを相互に並列に接続する方法もある（例えば、非特許文献１参照）。
図１５は従来のＭＯＳ型保護素子であるＮＭＯＳＦＥＴのスナップバック現象を利用した入力保護素子を示す平面図であり、図１６は図１５に示すＡ−Ａ’線による断面及びその等価回路を示す図であり、図１７は、横軸にこの保護素子に印加される電圧をとり縦軸にこの保護素子に流れる電流をとってこのＭＯＳ型保護素子の動作特性を示すグラフ図である。図１５及び図１６に示すように、このＭＯＳ型保護素子１０１においては、Ｐ型基板１０２上に一方向に延びた複数本のゲート電極１０３が相互に並行に設けられており、Ｐ型基板１０２の表面におけるゲート電極１０３の直下域がチャネル領域１０４になっている。そして、Ｐ型基板１０２の表面におけるチャネル領域１０４間の領域が、ソース領域１０５又はドレイン領域１０６となっており、ソース領域１０５とドレイン領域１０６とは交互に配列されている。
これにより、複数のＭＯＳＦＥＴ１１１が形成され、相互に隣接するＭＯＳＦＥＴ１１１間でソース領域又はドレイン領域が共通化されている。そして、ソース領域１０５及びドレイン領域１０６の表面には、夫々複数のコンタクト１０７がゲート電極１０３が延びる方向に沿って１列に配列されている。また、この複数のＭＯＳＦＥＴ１１１を囲むように、Ｐ型基板１０２の表面にはＰ＋拡散領域からなるガードリング１０８が設けられており、接地配線１０９に接続されている。このガードリング１０８はラッチアップを防止することを目的として設けられたものである。更に、ドレイン領域１０６の表面に形成されたコンタクト１０７には、入力パッド１１０が接続されている。
次に、図１５乃至図１７を参照して、このＭＯＳ型保護素子１０１の動作について説明する。電流サージが入力パッド１１０に入力されたときに、この電流サージがコンタクト１０７を介してドレイン領域１０６に流れ込み、ドレイン電圧が上昇する。ドレイン電圧が、図１７に電圧Ｖｔ０で示す電圧以上になると、ドレイン領域１０６とチャネル領域１０４との間のＰＮ接合においてアバランシェブレークダウンが始まり、基板電流が流れる。このとき、各フィンガーのソース領域１０５はエミッタとなり、ガードリング１０８を含むＰ型基板１０２はベースとなり、ドレイン領域１０６はコレクタとなる寄生バイポーラが形成される。Ｐ型基板１０２内を流れる電流により、Ｐ型基板１０２内において、この電流とＰ型基板２の抵抗との積に相当する電位差が生じ、Ｐ型基板１０２におけるソース領域１０５の底面付近の電位が、ガードリング１０８に対して上昇する。図１７に示すように、ＭＯＳ型保護素子１０１に印加する電圧が電圧Ｖｔ１になると、ガードリング１０８に対するソース領域１０５の底面付近の電位が、ソース領域１０５とチャネル領域１０４との間のＰＮ接合を順バイアスする程度、例えば０．７Ｖ程度になり、このＰＮ接合が順バイアスされて電流が更に流れるようになり、寄生パイポーラが導通して、低抵抗状態になる。この結果、より大きな電流が流れるようになる。この現象をスナップバックといい、電圧Ｖｔ１をスナップバック開始電圧又はトリガー電圧という。
なお、図１７に示すようなＩ−Ｖ測定を通常の電流−電圧測定装置により行おうとすると、通常の装置は測定に必要な電流継続時間が長いため、ＤＵＴ（device under test：被測定装置）がスナップバック状態に入る前に破壊されてしまう。このため、スナップバック現象の測定には、通常、ＴＬＰ（Transmission Line Pulser）と呼ばれる測定装置を用いる。これは、継続時間が１００ｎｓｅｃ程度の矩形電流波形をＤＵＴに加えて，その電圧及び電流の変化から、ＤＵＴの電流値及び電圧値を読み取るものである（例えば、非特許文献２参照。）。一般的には、ＴＬＰで測定されたＤＵＴの破壊電流Ｉｔ２［Ａ］と、人体帯電モデル試験（ＨＢＭ試験）により測定されたＤＵＴの破壊電圧Ｖ［Ｖ］とは、経験的にＶ＝Ｉｔ２ｘ１５００の関係があるといわれている。
非特許文献３には、アバランシェ電流はＰＮ接合部分に印加される電界に対する依存性が極めて大きいため、ＭＯＳトランジスタにおいて、最も電界が強くなるコーナー部分からスナップバックが発生する確率が高いと記載されている。また、非特許文献４には、低抵抗基板を使用するプロセス等では、プロセスのばらつきにより、フィンガー内のランダムな位置で局所的にスナップバックが発生する場合があると報告されている。
以上説明したように、単一フィンガーの保護素子においては、これら説明した、電流集中により、素子が破壊されやすいという問題点がある。また、スナップバック電圧が高すぎる場合があり,自身のゲート電極に過度な電圧が印加されて破壊に至る場合があるとされている。これらに関連した発明として、特許文献３、特許文献４などが、ある。
特許文献３には、図３０に示すように、ソース領域の拡散層に抵抗を設けて、その抵抗を介して、ゲート電極とグラウンド電位とを接続することで、トランジスタのゲート電極に過度な電圧が印加されるのを防いでいる。
特許文献４には、図３１に示すように、ソースの両側に切れ込みを入れておくことで、抵抗を付加し、静電気の印加による電界が集中しやすいフィールド酸化膜とゲート電極とソース領域またはドレイン領域との境界点における静電気ストレスのピーク電圧を低下させて、静電破壊の発生を防止する構造が記載されている。
複数個のフィンガーからなるＭＯＳ型保護素子（マルチフィンガー型保護素子）においては、以下に示すような問題点がある。マルチフィンガーにおいては、フィンガー毎に動作が異なる。この動作の差は、基板抵抗の差によるものとして説明できる。つまり、夫々のフィンガーからみたグラウンド電極（通常はガードリング）までの距離が異なるので、基板抵抗、即ち、寄生バイポーラトランジスタのベース抵抗が夫々異なり、結果的にアバランシェブレークダウン後の電荷蓄積により、各ＭＯＳＦＥＴのソース領域とチャネル領域との接合領域で形成される局部的な電圧に差が生じてしまう。これにより、各寄生バイポーラトランジスタがスナップバック電圧に到達するタイミングが異なり、各寄生バイポーラトランジスタがターンオンされるタイミングが異なる。実際には、図１５及び図１６に示すように、基板電位がフィンガー相互の基板電流とカップリングしていたり、各フィンガーにおける３次元的な電流ルート、フィンガー内部の幅方向での基板抵抗によって基板抵抗が異なっていたりしており、フィンガー間において基板抵抗が異なる原因には、複雑な要因が存在する。
フィンガーのドレイン側ＰＮ接合、即ち、ドレイン領域とチャネル領域との間のＰＮ接合に電流が流れた場合、フィンガー内における電位差のうちこのＰＮ接合部分での電位差が大半を占めるため、主として、このＰＮ接合領域において発熱する。電流と接合温度との間には正の相関関係があり、温度が高くなればなるほど電流が増加する。つまり、プロセスのばらつき及び構造等に起因して電流が一部のフィンガーに集中するか、フィンガー内においてコンタクト抵抗及びドレイン抵抗等のばらつきがあり、特定のフィンガー又はフィンガー内の特定の領域に電流が集中すると、それがきっかけになり、その電流が集中したフィンガー又はフィンガー内の領域のＰＮ接合が発熱して温度が上昇し、さらに電流量が増すという正のフィードバックが生じて、ついには、発熱部分が溶融する。このため、その他のフィンガーがターンオンする前に、最初にターンオンしたフィンガーが破壊されてしまい、マルチフィンガー構造が生かせない。
一方、保護素子にトリガー回路を設け、保護素子の寄生バイポーラを確実にターンオンさせる技術が開示されている（例えば、特許文献１参照）。図１８は、特許文献１に開示された従来の保護素子を示す等価回路図である。図１８に示すように、この従来の保護素子においては、サージ電流が入力される入力パッド１２１に電流制御スイッチ１２２が接続されている。また、電流制御スイッチ１２２には、ドレインが入力パッド１２１に接続され、ソースが接地電極に接続されたＮＭＯＳトランジスタ１２３が設けられている。そして、この保護素子には、電流制御スイッチ１２２の他にトリガー回路１２４が設けられており、このトリガー回路１２４には、ドレインが入力パッド１２１に接続され、ソースがＮＭＯＳトランジスタ１２３のゲートに接続されたＮＭＯＳトランジスタ１２５が設けられている。この従来の保護素子においては、入力パッド１２１にサージ電流が入力されると、先ずトリガー回路１２４のＮＭＯＳトランジスタ１２５がターンオンして、ＮＭＯＳトランジスタ１２３のゲートに正の電圧を印加する。
ＮＭＯＳトランジスタ１２３のゲート電位が上昇すると、ＮＭＯＳトランジスタ１２３に電流が流れ始めることで、アバランシェブレークダウンは、チャンネル領域に渡って、均一に発生しやすくなっており、そのために、より低い電圧で、スナップバックが開始するという効果をもつ。
これにより、ＮＭＯＳ１２３が局所的に発熱することなく,過度に高い電圧を生じることなく、安全にターンオンして、入力パッド１２１に入力されたサージ電流を接地電極に流すようになっている。
しかしながら、上述の従来の技術には以下に示すような問題点がある。特許文献１に記載された技術を、マルチフィンガー構造の保護素子に適用した場合、たとえば、個々の保護素子（フィンガー）にそれぞれ独立してトリガー回路を接続した場合には、トリガー回路がまず先に動作するような構成（後述する本発明は、かかる構成を具備する）と採用しないと、保護素子（単位フィンガー）がスナップバックしてしまい、電流集中により破壊に至ってしまう可能性がある、という問題点がある。
一方、トリガー回路を１つだけ設け、該１つのトリガー回路を、複数のフィンガーの全てに接続すると、前述と同様に、特定のフィンガーのみがスナップバックした場合、このフィンガーに電流が集中してしまい、このフィンガーが破壊されてしまう。
この問題を解決するための方法として、各フィンガーのソースを隣のフィンガーのゲートに接続することも考えられる（例えば、特許文献２参照）。図１９はこの特許文献２に記載されているマルチフィンガータイプの保護素子を示す等価回路図であり、図２０は横軸にこの保護素子に印加される電圧をとり縦軸にこの保護素子に流れる電流をとってこのＭＯＳ型保護素子の動作特性を示すグラフ図である。図１９及び図２０に示すように、この保護素子においては、ＥＳＤが入力される入力パッド１３１と接地電極１３２との間に、ｎ個（ｎは２以上の自然数）のフィンガーＦ１乃至Ｆｎが相互に並列に接続されている。そして、各フィンガーＦｉ（ｉ＝１〜ｎ）においては、入力パッド１３１から接地電極１３２に向かって、ドレイン抵抗Ｒｄｉ（ｉ＝１〜ｎ）、ＮＭＯＳトランジスタＴｉ（ｉ＝１〜ｎ）、ソース抵抗Ｒｓｉ（ｉ＝１〜ｎ）がこの順に直列に接続されている。そして、フィンガーＦｋ（ｋ＝１〜（ｎ−１））におけるソース抵抗Ｒｓｋが、隣のフィンガーＦｋ＋１のＮＭＯＳトランジスタＴｋ＋１のゲートに接続されている。また、フィンガーＦｎのソース抵抗Ｒｓｎは、フィンガーＦ１のＮＭＯＳトランジスタＴ１のゲートに接続されており、全てのフィンガーが全体として環状に接続されている。
そして、フィンガーＦｋがスナップバックすると、ソース抵抗Ｒｓｋに電流が流れて,電位差が生じる。この抵抗Ｒｓｋの中間地点から、隣りのフィンガーＦｋ＋１のゲート電極に接続されているので、そのゲート電位Ｇｋ＋１が上昇する。ゲート電位の上昇はフィンガーＦｋ＋１に電流が流れ初めるので、アバランシェブレークダウンは、チャンネル領域に渡って、均一に発生しやすくなっており、また、そのスナップバック電圧を低減させる効果をもつ。したがって、隣のフィンガーＦｋ＋１のＮＭＯＳトランジスタＴｋ＋１が安全にターンオンして、このフィンガーＦｋ＋１がスナップバックし、フィンガーＦｋ＋１がスナップバックすることにより、フィンガーＦｋ＋２がスナップバックし、・・・というように、いずれか１つのフィンガーがスナップバックすると、全てのフィンガーが連座的に順次スナップバックする。このように、この保護素子においては、全てのフィンガーがドミノ倒しのようにスナップバックすることから、ドミノ方式と呼ばれている。
Li, T., Tsai, C. H. Rosenbaum, E. Kang, S. M. 等、"Substrate resistance modeling and circuit-level simulation of parasitic device coupling effects for CMOS I/O circuits under ESD stress" Electrical Overstress/Electrostatic Discharge Symposium Proceedings, 1998, 6-8 Oct. 1998 pp. 281-289 Barth, J.等"TLP calibration, correlation, standards, and new techniques [ESD test] "Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2000 , 2000 pp. 85-96 Christian Russ, Karlheinz Bock等、"Non-Uniform Triggering of gg-nMOSt Investigated by Combined Emission Microscopy and Transmission Line Pulsing" Electrical Overstress/Electrostatic Discharge Symposium Proceedings, 1998 pp. 177-186 Kwang-hoon oh. 等"Non-uniform Bipolar Conduction in Single Finger NMOS Transistors and Implications for Deep Submicron ESD Design" IEEE 01CH37167.39th Annual International Reliability Physics Symposium, Oriand Florida, 2001 pp.226-234 米国特許第５，４５０，２６７号 米国特許第６，５８３，９７２号 日本国特許第３１５７６１４号 日本国特許 特公平８−２４１８３号
先に説明したように、通常、ＭＯＳ型静電気放電保護素子においては、各フィンガーにおいて局所的に発生した寄生バイポーラ状態がフィンガー全体に広がっていくことで、フィンガー全体が低抵抗状態となり、スナップバックする。これにより、安定してＥＳＤ電流を放電させることができる。しかしながら、寄生バイポーラ状態がフィンガー全体に広がらない場合は、フィンガー内の最初にスナップバックした領域に電流が集中してしまい、フィンガーが破壊されることがある。
前述のドミノ方式のマルチフィンガー型静電気放電保護素子（特許文献２）においては、最初にスナップバックするフィンガーは、ゲート電位が接地電位となっているため、次順以降にスナップバックする他のフィンガーとはスナップバックの動作が異なっている。即ち、最初にスナップバックするフィンガーにおいては、寄生バイポーラ状態はドレイン端部の電界が強い領域で局所的に発生する。このとき、このＭＯＳトランジスタにはドレインからソースに向けて電流が流れるが、ゲート電位は接地電位のままである。即ち、最初にスナップバックするフィンガーにおいては、他のフィンガーよりもドレイン端部のＰＮ接合の電界が強く、電流が流れればこの電界がより強くなるような回路構成になっているため、ドレイン端部において発生した寄生バイポーラ状態がこのフィンガーの他の領域に広がりにくく、最初に寄生バイポーラ状態となった領域に電流が集中してしまうことが多い。
これに対して、次順以降にスナップバックする他のフィンガーにおいては、最初にゲート電位を上昇させているため、寄生バイポーラ状態がフィンガー全体に広がりやすく、チャネル電流がフィンガーの全領域にわたって均一に流れやすい。このため、フィンガー全体がほぼ同時に寄生バイポーラ状態となり、スナップバックする。このように、前述のドミノ方式のマルチフィンガー型静電気放電保護素子では、最初にスナップバックしたフィンガーが破壊されやすいという問題点がある。
また、前述の問題を解決するために、全てのフィンガーのゲートを相互に接続する方法も考えられる。図２１は、このようにゲートを共通接続した従来の保護素子を示す回路図である。図２１に示すように、この従来の保護素子においては、全てのフィンガーＦｉ（ｉ＝１〜ｎ）のゲートが相互に接続され、この共通接続されたゲートに、各フィンガーのソースが夫々ダイオードを介して接続されている。これにより、１のフィンガーがスナップバックしたときに、このフィンガーのソース電位が上昇し、このフィンガーを含む全てのフィンガーのゲートに電圧が印加され、全てのフィンガーがスナップバックする。しかしながら、この方法では、各フィンガーにダイオードを設ける必要があるため、レイアウト面積が増大してしまう。また、全てのゲートが共通接続されているため、ソース電位が分散してしまい、結局は電位が上昇したソースに最も近いゲート、即ち最初にスナップバックしたフィンガーのゲートに最も高い電位が印加される。この結果、この最初にスナップバックしたフィンガーに更に電流が流れ、このフィンガーに電流が集中してしまう。また、他のフィンガーがスナップバックする場合においても、ダイオードの動作速度が遅いため、最初にスナップバックしたフィンガーにおける局所的な電流集中を抑制することができず、このフィンガーの破壊を防止することができない。
従来の、ソース拡散層を共有したマルチフィンガーＭＯＳ型保護素子では、それぞれの寄生バイポーラトランジスタのベース／コレクタのＰＮ接合の電位が、低抵抗で、基板（Ｐウエル）を経由して、相互に影響しあっている（基板カップリング）での、ほぼ同時にスナップバック状態に入っているのであるが、ドミノ方式のマルチフィンガー型静電気放電保護素子（特許文献２参照）では、複数のフィンガーをすべて素子分離しているために、抵抗値が高くなり，基板カップリングの効果が低くなっているという、問題点が生じている。
また、ドミノ方式のマルチフィンガー型静電気放電保護素子（特許文献２参照）では、ソース領域を分割して、その間に、抵抗素子を挿入している構造のため、レイアウト面積が大きくなる、という問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、レイアウト面積が小さく、最初にスナップバックしたフィンガーが破壊されることを防止できるマルチフィンガー型静電気放電保護素子を提供することを目的とする。
本発明に係る第１のマルチフィンガー型静電気放電保護素子は、サージ電流が入力される入力配線と基準電位が印加される基準電位配線との間に相互に並列に接続された複数個のフィンガーを備えたマルチフィンガー型静電気放電保護素子において、前記複数個のフィンガーが複数個ずつ第１乃至第ｎ（ｎは２以上の自然数）のユニットに組分けされており、前記各フィンガーは、ドレインが前記入力配線に接続されたトランジスタと、一端がこのトランジスタのソースに接続され他端が前記基準電位配線に接続されたソース抵抗と、を有し、前記トランジスタのソースはこのトランジスタが属するフィンガーと同一ユニットに属する他のフィンガーのトランジスタのゲートに接続されており、第１のユニットに属する少なくとも２つのトランジスタのソースは、第２のユニットに属する少なくとも１つのトランジスタのソース及び第ｎのユニットに属する少なくとも１つのトランジスタのソースに夫々接続されており、第ｋ（ｋは２乃至（ｎ−１）の自然数）のユニットに属する少なくとも２つのトランジスタのソースは、第（ｋ−１）のユニットに属する少なくとも１つのトランジスタのソース及び第（ｋ＋１）のユニットに属する少なくとも１つのトランジスタのソースに夫々接続されており、第ｎのユニットに属する少なくとも２つのトランジスタのソースは、第（ｎ−１）のユニットに属する少なくとも１つのトランジスタのソース及び第１のユニットに属する少なくとも１つのトランジスタのソースに夫々接続されていることを特徴とする。
本発明においては、入力配線にサージ電流が入力されると、全てのフィンガーにサージ電圧が印加される。そして、最初に１個のフィンガーがスナップバックすると、このフィンガーのトランジスタ及びソース抵抗に電流が流れ、このフィンガーのトランジスタのソース電位が上昇する。これにより、このフィンガーと同一ユニットに属する他のフィンガーのトランジスタのゲート電位が上昇し、このフィンガーがスナップバックする。これにより、このフィンガーのソース電位が上昇し、最初にスナップバックしたフィンガーのゲート電位が上昇する。この結果、最初にスナップバックしたフィンガーにおいて、最初に寄生バイポーラ状態となった領域に電流が集中することを抑制でき、このフィンガーの破壊を防止することができる。また、最初にスナップバックしたフィンガーのソース電位が他のユニットに属するフィンガーのソースに伝達されることにより、最初にスナップバックしたユニットを起点として、他のユニットが順方向及び逆方向に連鎖的にスナップバックしていき、速やかに全てのユニットのフィンガーがスナップバックする。これにより、入力配線に印加されたサージ電流は、全てのフィンガーを介して基準電位配線に流れる。
また、少なくとも１つの前記ユニットにおいて、１個のフィンガーがそのトランジスタのゲートにプレドライバー回路の出力が印加されるドライブ素子であってもよい。これにより、ドライブ素子と保護素子とを同時に形成することができる。また、ドライブ素子の個数が相互に異なる複数種類のマルチフィンガー型静電気放電保護素子を、同一の設計仕様により形成することができる。
本発明に係る第２のマルチフィンガー型静電気放電保護素子は、サージ電流が入力される入力配線と基準電位が印加される基準電位配線との間に相互に並列に接続された第１乃至第ｎ（ｎは２以上の自然数）のフィンガーを備えたマルチフィンガー型静電気放電保護素子において、各前記フィンガーは、ドレインが前記入力配線に接続されたトランジスタと、一端がこのトランジスタのソースに接続され他端が前記基準電位配線に接続されたソース抵抗と、を有し、前記第１のフィンガーに属するトランジスタのソースは、第２のフィンガーに属するトランジスタのゲートに接続されると共に、第１のソース間抵抗を介して前記第ｎのフィンガーに属するトランジスタのソースに接続されており、第ｋ（ｋは２乃至（ｎ−１）の自然数）のフィンガーに属するトランジスタのソースは、第（ｋ＋１）のフィンガーに属するトランジスタのゲートに接続されると共に、第ｋのソース間抵抗を介して第（ｋ−１）のフィンガーに属するトランジスタのソースに接続されており、第ｎのフィンガーに属するトランジスタのソースは、第１のフィンガーに属するトランジスタのゲートに接続されると共に、第ｎのソース間抵抗を介して第（ｎ−１）のフィンガーに属するトランジスタのソースに接続されていることを特徴とする。
本発明においては、第ｋのフィンガーが最初にスナップバックすると、この第ｋのフィンガーのソース電位が上昇して、この電位上昇が第（ｋ＋１）のフィンガーのゲートに伝達され、第（ｋ＋１）のフィンガーがスナップバックする。このようにして、順次連鎖的に全てのフィンガーがスナップバックしていく。一方、第ｋのフィンガーがスナップバックすると、第（ｋ−１）のフィンガーのソース電位が上昇し、第ｋのフィンガーのゲートに正電位が印加される。このように、本発明の静電気放電保護素子においては、最初にスナップバックしたフィンガーを起点として、順方向及び逆方向にフィンガーのスナップバックが連鎖的に起こることにより、この連鎖が１周することを待つことなく、最初にスナップバックしたフィンガーのゲート電位が速やかに上昇する。
本発明に係る第３のマルチフィンガー型静電気放電保護素子は、サージ電流が入力される入力配線と基準電位が印加される基準電位配線との間に相互に並列に接続された第１乃至第ｎ（ｎは２以上の自然数）のフィンガーを備えたマルチフィンガー型静電気放電保護素子において、前記各フィンガーは、ドレインが前記入力配線に接続されたトランジスタと、一端がこのトランジスタのソースに接続され他端が前記基準電位配線に接続されたソース抵抗と、を有し、前記第１乃至第ｎのｎ個のフィンガーのうち第（ｎ−ｍ＋１）（ｍは１乃至（ｎ−２）の自然数）乃至第ｎのｍ個のフィンガーはそのトランジスタのゲートにプレドライバー回路の出力が印加されるドライブ素子であり、第ｋ（ｋは１乃至（ｎ−ｍ−１）の自然数）のフィンガーに属するトランジスタのソースは、第（ｋ＋１）のフィンガーに属するトランジスタのゲートに接続されており、第（ｎ−ｍ）のフィンガーに属するトランジスタのソースは第（ｎ−ｍ＋１）乃至ｎのフィンガーに属するトランジスタのゲートに接続されており、第（ｎ−ｍ＋１）乃至ｎのフィンガーに属するトランジスタのソースは第１のフィンガーに属するトランジスタのゲートに接続されていることを特徴とする。
本発明においては、ドライブ素子と保護素子とを同時に形成することができる。また、ドライブ素子の個数が相互に異なる複数種類のマルチフィンガー型静電気放電保護素子を、同一の設計仕様により形成することができる。更に、ドライブ素子となる第（ｎ−ｍ＋１）乃至第ｎのフィンガーのいずれかが最初にスナップバックすると、このフィンガーのソース電位が上昇して、この電位上昇が第（ｎ−ｍ＋１）のフィンガーのソースを介して最初にスナップバックしたフィンガーのゲートに伝達される。これにより、最初にスナップバックしたフィンガーのゲート電位が速やかに上昇する。また、最初にスナップバックしたフィンガーのソース電位上昇が第１のフィンガーのゲートに伝達され、第１のフィンガーがスナップバックする。以後、順次連鎖的に全てのフィンガーがスナップバックしていく。これにより、入力配線に印加されたサージ電流は、全てのフィンガーを介して基準電位配線に流れる。
本発明に係る第４のマルチフィンガー型静電気放電保護素子は、サージ電流が入力される入力配線と基準電位が印加される基準電位配線との間に相互に並列に接続された第１乃至第ｎ（ｎは２以上の自然数）のフィンガーを備えたマルチフィンガー型静電気放電保護素子において、前記各フィンガーは、ドレインが前記入力配線に接続されたトランジスタと、一端がこのトランジスタのソースに接続され他端が前記基準電位配線に接続されたソース抵抗と、前記入力配線にサージ電流が入力されたときに前記第１のフィンガーに属するトランジスタのゲートに正電位を印加する正電位印加手段と、を有し、第ｋ（ｋは１乃至（ｎ−１）の自然数）のフィンガーに属するトランジスタのソースは、第（ｋ＋１）のフィンガーに属するトランジスタのゲートに接続されていることを特徴とする。
本発明においては、入力配線にサージ電流が入力されたときに、正電位印加手段が第１のフィンガーに属するトランジスタのゲートに正電位を印加することにより、必ずこの第１のフィンガーを最初にスナップバックさせることができる。そして、この第１のフィンガーのトランジスタのゲートには正電位が印加されるため、このフィンガーに均一に電流が流れるようになり、このフィンガーの破壊を防止できる。
また、前記正電位印加手段が、一方の電極が前記入力配線に接続され他方の電極が前記第１のフィンガーに属するトランジスタのゲートに接続された容量と、一端が前記第１のフィンガーに属するトランジスタのゲートに接続され他端が前記基準電位配線に接続された抵抗と、を有していてもよく、アノードが前記入力配線に接続されカソードが前記第１のフィンガーに属するトランジスタのゲートに接続されたダイオードと、一端が前記第１のフィンガーに属するトランジスタのゲートに接続され他端が前記基準電位配線に接続された抵抗と、を有していてもよい。
本発明に係る第５のマルチフィンガー型静電気放電保護素子は、半導体基板の表面に形成されサージ電流が入力される入力配線と基準電位が印加される基準電位配線との間に相互に並列に接続された複数のフィンガーを備えたマルチフィンガー型静電気放電保護素子において、前記各フィンガーは、ソース及びドレインが前記半導体基板の表面に形成された不純物拡散領域からなり前記ドレインが前記入力配線に接続されたＭＯＳ型トランジスタと、一端がこのトランジスタのソースに接続され他端が前記基準電位配線に接続されたソース抵抗と、を有し、第ｋ（ｋは１乃至（ｎ−１）の自然数）のフィンガーに属するトランジスタのソースは、第（ｋ＋１）のフィンガーに属するトランジスタのゲートに接続されており、第ｎのフィンガーに属するトランジスタのソースは前記第１のフィンガーに属するトランジスタのゲートに接続されており、前記ソースを形成する不純物拡散領域の表面には、この表面における前記不純物拡散領域とチャネル領域との境界線が延びる方向における両端部及び中央部に形成されこのソースが属するフィンガーとは異なるフィンガーのゲートに接続されたコンタクトと、このコンタクトから前記境界線が延びる方向に離隔して配置され前記基準電位配線に接続されたタップと、が形成されており、前記ソース抵抗は、この不純物拡散領域における前記コンタクトと前記タップとの間の部分の抵抗であることを特徴とする。
本発明においては、コンタクトがソース領域の幅方向両端部及び中央部に設けられているため、スナップバックの初期段階において、このフィンガーのソース電位の変化を速やかにピックアップして他のフィンガーのゲートに伝達することができる。これにより、フィンガーが順次スナップバックしていく連鎖速度が早くなり、最初にスナップバックしたフィンガーのゲート電位を速やかに上昇させることができる。この結果、最初にスナップバックしたフィンガーが、局所的な電流集中により破壊されることを防止することができる。
このように、本発明によれば、マルチフィンガー型静電気放電保護素子にサージ電流が入力されたときに、最初にスナップバックしたフィンガーのゲート電位を速やかに上昇させることができる。これにより、最初にスナップバックしたフィンガーが破壊されることを防止できる。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本発明の第１の実施形態に係るマルチフィンガー型静電気放電保護素子（ＥＳＤ保護素子）を示す等価回路図であり、図２はこのＥＳＤ保護素子の１つのユニットを示す平面図である。図１に示すように、このＥＳＤ保護素子においては、サージ電流が入力される入力パッド１に接続された入力配線１３と、接地電極ＧＮＤに接続された基準電位配線１４との間に、２ｎ個（ｎは２以上の自然数）のフィンガーＦ１乃至Ｆ２ｎが相互に並列に接続されている。そして、各フィンガーＦｉ（ｉは１乃至２ｎの自然数）においては、入力配線１３から基準電位配線１４に向かって、ドレイン抵抗Ｒｄｉ（ｉ＝１〜２ｎ）、ＮＭＯＳトランジスタＴｉ（ｉ＝１〜２ｎ）、ソース抵抗Ｒｓｉ（ｉ＝１〜２ｎ）がこの順に直列に接続されている。なお、入力パッド１及び接地電極ＧＮＤは、夫々このＥＳＤ保護素子の保護対象となる被保護素子（図示せず）の入力パッド及び接地電極を兼ねている。
また、相互に隣り合う２個のフィンガーＦ２ｊ−１及びフィンガーＦ２ｊ（ｊは１乃至ｎの自然数）が対になり、１つのユニットＵｊを構成している。例えば、フィンガーＦ１及びフィンガーＦ２が１つユニットＵ１を構成し、フィンガーＦ３及びフィンガーＦ４が１つのユニットＵ２を構成し、フィンガーＦ２ｎ−１及びフィンガーＦ２ｎが１つのユニットＵｎを構成している。そして、１つのユニットを構成する２つのフィンガーにおけるＮＭＯＳトランジスタのうち、一方のソースは他方のゲートに接続され、他方のソースは一方のゲートに接続されている。即ち、フィンガーＦ２ｊ−１のソースＳ２ｊ−１はフィンガーＦ２ｊのゲートＧ２ｊに接続されており、フィンガーＦ２ｊのソースＳ２ｊはフィンガーＦ２ｊ−１のゲートＧ２ｊ−１に接続されている。また、フィンガーＦ２ｊのソースＳ２ｊは次のユニットＵｊ＋１のフィンガーＦ２ｊ＋１のソースＳ２ｊ＋１に接続されている。なお、２ｎ番目のフィンガーＦ２ｎのソースＳ２ｎは１番目のフィンガーＦ１のソースＳ１に接続されており、これにより、２ｎ個のフィンガーが環状に接続されている。更に、各フィンガーＦｉのＮＭＯＳトランジスタＴｉのソースＳｉは基板抵抗Ｒｓｕｂｉを介してＮＭＯＳトランジスタＴｉのチャネル領域に接続されている。
また、図２に示すように、このＥＳＤ保護素子においては、Ｐ型シリコン基板（図示せず）の表面にＰウエル（図示せず）が形成されており、このＰウエルの表面には一方向に延びるｎ＋拡散領域２が形成されており、１つのユニットを構成する２個のフィンガーにおける共通のドレイン領域３となっている。また、ｎ＋拡散領域２の短手方向における中央部には、複数のタップ４がｎ＋拡散領域２の長手方向に沿って１列に配列されている。
このタップ４は、図１に示す入力パッド１に接続されている。また、ｎ＋拡散領域２の表面におけるタップ４の列を囲む環状の領域はシリサイドブロッキング領域５となっており、この領域にはシリサイドが形成されていない。一方、ｎ＋拡散領域２の表面におけるシリサイドブロッキング領域５以外の領域には、シリサイド（図示せず）が形成されている。シリサイドブロッキング領域５は、図１に示すドレイン抵抗Ｒｄｉを構成している。
そして、ｎ＋拡散領域２の短手方向に沿ってｎ＋拡散領域２を挟むように、夫々２ヶ所のｎ＋拡散領域６が形成されている。このｎ＋拡散領域６は各フィンガーにおけるソース領域７となっており、図１に示すソースＳｉに相当する。ｎ＋拡散領域６の形状はｎ＋拡散領域２と同じ方向に延びる梯子状の形状であり、ｎ＋拡散領域６におけるｎ＋拡散領域２から遠い側の辺部には、複数のタップ８がｎ＋拡散領域６の長手方向に沿って１列に配列されている。タップ８は図１に示す接地電極ＧＮＤに接続されている。また、タップ８とチャネル領域との間のｎ＋拡散領域６の抵抗が、図１に示すソース抵抗Ｒｓｉに相当し、ソース抵抗Ｒｓｉの大きさはｎ＋拡散領域６の形状により調整されている。
また、Ｐウエルの表面におけるｎ＋拡散領域２（ドレイン領域３）とｎ＋拡散領域６（ソース領域７）との間の領域はチャネル領域（図示せず）となっており、Ｐ型領域となっている。チャネル領域の上方には、ゲート酸化膜（図示せず）が設けられており、その上にはゲート電極９が設けられている。このゲート電極９は図１に示すゲートＧｉに相当する。
更に、Ｐウエルの表面におけるｎ＋拡散領域２、ｎ＋拡散領域６及びチャネル領域以外の領域は、ＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）領域１０となっている。これにより、ｎ＋拡散領域６（ソース領域７）には複数のＳＴＩ領域１０が形成されている。そして、ｎ＋拡散領域６中のＳＴＩ領域１０の内部には、各１ヶ所のＰ＋拡散領域１１が形成されており、Ｐ＋拡散領域１１の表面には２個のタップ１２が形成されている。Ｐ＋拡散領域１１はＰウエルに接続されており、Ｐウエルの電位を制御するものである。Ｐ＋拡散領域１１とチャネル領域との間のＰウエルの抵抗が、図１に示す基板抵抗Ｒｓｕｂｉとなっている。
更にまた、図１に示すソースＳ２ｊ−１をゲートＧ２ｊに接続する配線、ソースＳ２ｊをゲートＧ２ｊ−１に接続する配線、ソースＳ２ｊをソースＳ２ｊ＋１に接続する配線、及びソースＳ２ｎをソースＳ１に接続する配線は、Ｐ型シリコン基板上に設けられた多層配線層（図示せず）の内部に形成されている。図２においては、これらの配線は図示を省略されている。
次に、上述の如く構成された本発明の第１の実施形態に係るＥＳＤ保護素子の動作について説明する。図１及び図２に示すように、サージ電流が入力パッド１に印加されると、このサージ電流が全てのフィンガーＦｉ（ｉ＝１〜２ｎ）のドレインに印加される。このサージ電流の電圧がいずれかのフィンガーのトリガー電圧に達すると、このフィンガーのＮＭＯＳトランジスタがターンオンし、このフィンガーがスナップバックする。スナップバックしたフィンガーをフィンガーＦ２ｊ−１とすると、このフィンガーＦ２ｊ−１のソースＳ２ｊ−１と接地電極ＧＮＤとの間にはソース抵抗Ｒｓ２ｊ−１が設けられているため、ソースＳ２ｊ−１の電位が例えば１Ｖ上昇する。これにより、フィンガーＦ２ｊのゲートＧ２ｊの電位が上昇し、スナップバック電圧Ｖｔ１が低くなり、ＮＭＯＳトランジスタＴ２ｊがターンオンして、フィンガーＦ２ｊがスナップバックする。これにより、ユニットＵｊに属するフィンガーＦ２ｊ−１及びＦ２ｊの両方がスナップバックする。また、ソースＳ２ｊの電位が上昇し、これに伴って最初にターンオンしたＮＭＯＳトランジスタＴ２ｊ−１のゲートＧ２ｊ−１の電位が上昇する。これにより、最初にターンオンしたＮＭＯＳトランジスタＴ２ｊ−１のゲート酸化膜に印加される電圧が緩和されると共に、チャネル領域の幅方向に均一に電流が流れるようになる。
次に、ソースＳ２ｊの電位が上昇することにより、ユニットＵｊ＋１のフィンガーＦ２ｊ＋１のソースＳ２ｊ＋１の電位が上昇し、ゲートＧ２ｊ＋２の電位が上昇してフィンガーＦ２ｊ＋２がスナップバックする。これにより、ソースＳ２ｊ＋２の電位が上昇し、ゲートＧ２ｊ＋１の電位が上昇して、フィンガーＦ２ｊ＋１がスナップバックする。このようにして、ユニットＵｊ＋１に属する２個のフィンガーＦ２ｊ＋１及びＦ２ｊ＋２の双方がスナップバックする。これにより、同様にしてユニットＵｊ＋２に属する２個のフィンガーＦ２ｊ＋３及びＦ２ｊ＋４がスナップバックする。このように、ユニットＵｊに属するフィンガーが最初にスナップバックすると、ユニットＵｊ＋１、ユニットＵｊ＋２、ユニットＵｊ＋３、・・・が符号の昇順（以下、順方向という）に順次スナップバックしていく。そして、ユニットＵｎがスナップバックすると、ユニットＵ１がスナップバックする。
一方、フィンガーＦ２ｊ−１のソースＳ２ｊ−１の電位が上昇することにより、ユニットＵｊ−１のソースＳ２ｊ−２の電位が上昇し、これにより、ゲートＧ２ｊ−３の電位が上昇し、フィンガーＦ２ｊ−３がスナップバックし、ソースＳ２ｊ−３の電位が上昇し、ゲートＧ２ｊ−２の電位が上昇し、フィンガーＦ２ｊ−２がスナップバックする。これにより、ユニットＵｊ−１に属する２個のフィンガーＦ２ｊ−２及びＦ２ｊ−３がスナップバックする。このように、ユニットＵｊに属するフィンガーが最初にスナップバックすると、ユニットＵｊ−１、ユニットＵｊ−２、ユニットＵｊ−３、・・・が符号の降順（以下、逆方向という）に順次スナップバックしていく。そして、ユニットＵ１に属するフィンガーがスナップバックすると、ユニットＵｎに属するフィンガーがスナップバックする。
また、各フィンガーにおいて、ソースの電位が上昇すると、この電位上昇が基板抵抗を介してチャネル領域に伝達され、チャネル領域の電位が上昇する。これにより、各フィンガーのトランジスタがターンオンしやすくなる。このように、１つのユニットに属する１個のフィンガーが最初にスナップバックすると、先ず、このユニットに属する他のフィンガーがスナップバックし、次いで、このユニットを起点として他のユニットが順方向及び逆方向に順次スナップバックしていき、結果として全てのフィンガーがスナップバックする。これにより、入力パッド１に印加されたサージ電流が全てのフィンガーを通過して接地電極ＧＮＤに流れる。
上述の如く、本発明の第１の実施形態においては、入力パッド１にサージ電流が印加され、先ず１つのフィンガーがスナップバックすると、このフィンガーと同じユニットに属する他のフィンガーがスナップバックし、次いで、このユニットを起点として他のユニットが順方向及び逆方向に順次スナップバックしていき、全てのフィンガーが速やかにスナップバックする。これにより、サージ電流が少数のフィンガーに集中することなく分散して接地電極ＧＮＤに流れる。この結果、フィンガーが破壊されることなく、被保護素子を確実に保護することができる。
また、最初にスナップバックしたフィンガーのソース電位が上昇すると、このフィンガーと同じユニットに属する他のフィンガーがスナップバックし、この他のフィンガーのソース電位が上昇することにより、最初にスナップバックしたフィンガーのゲート電位が速やかに上昇する。これにより、最初にスナップバックしたフィンガーが電流集中により破壊されることを防止できる。
更に、本実施形態に係るＥＳＤ保護素子においては、フィンガー自体がトリガー回路を兼ねているため専用のトリガー回路を設ける必要がなく、また、フィンガー毎にダイオードを設ける必要もない。このため、全体のレイアウト面積を小さくすることができる。
更にまた、本実施形態に係るＥＳＤ保護素子においては、図２に示すように、ソース領域７をＳＴＩ領域１０により分割し、このソース領域７内のＳＴＩ領域１０の内部にＰ＋拡散領域１１を設けているため、Ｐウエルの電位を均一に精度よく制御することができる。
次に、本発明の第１の実施形態の第１の変形例について説明する。図３は本変形例に係るＥＳＤ保護素子を示す等価回路図である。図３に示すように、本変形例に係るＥＳＤ保護素子は、前述の第１の実施形態に係るＥＳＤ保護素子において、例えば２個のフィンガー、例えばフィンガーＦ４及びＦ２ｎをドライブ素子として使用し、他のフィンガーを保護素子として使用することを特徴としている。このとき、ドライブ素子となるフィンガーの両隣に位置するフィンガーは保護素子となっている。また、ドライブ素子となるフィンガー、例えばフィンガーＦ４及びＦ２ｎのトランジスタのゲートには、プレドライバー回路１５の出力が印加されるようになっている。本変形例に係るＥＳＤ保護素子における上記以外の構成は、前述の第１の実施形態に係るＥＳＤ保護素子（図１参照）と同様である。
次に、上述の如く構成された本変形例に係るＥＳＤ保護素子の動作について説明する。このＥＳＤ保護素子においては、ドライブ素子となるフィンガーのゲートのインピーダンスは、保護素子となる他のフィンガーのゲートのインピーダンスよりも高いため、入力パッド１にサージ電流が印加されると、ドライブ素子となるフィンガーが最初にスナップバックする。次に、前述の第１の実施形態と同様な動作により、この最初にスナップバックしたフィンガーと同じユニットに属する他のフィンガーがスナップバックし、このスナップバックしたユニットを起点として、全てのユニットが順方向及び逆方向に順次スナップバックしていき、印加されたサージ電流は全てのフィンガーを通じて接地電極ＧＮＤに逃がされる。本変形例に係るＥＳＤ保護素子における上記以外の動作は、前述の第１の実施形態に係るＥＳＤ保護素子と同様である。
本第１の変形例においては、環状に接続された複数個のフィンガーのうち、任意の個数のフィンガーをドライブ素子として使用し、他のフィンガーを保護素子として使用している。このため、ドライブ素子及び保護素子を同時に形成することができる。また、ドライブ素子の個数を任意に選択できるため、ドライブ素子の個数が相互に異なる複数の種類のＥＳＤ保護素子を、共通の設計仕様で形成することができる。本変形例に係るＥＳＤ保護素子における上記以外の効果は、前述の第１の実施形態に係るＥＳＤ保護素子と同様である。
次に、本発明の第１の実施形態の第２の変形例について説明する。図４は本変形例に係るＥＳＤ保護素子を示す等価回路図である。図４に示すように、本変形例に係るＥＳＤ保護素子においては、各フィンガーのソースが、基板抵抗を介して、このフィンガーと同じユニットに属する他のフィンガーのチャネルに接続されている。例えば、ユニットＵ１において、フィンガーＦ１のソースＳ１は基板抵抗Ｒｓｕｂ２を介してフィンガーＦ２のチャネルに接続されており、フィンガーＦ２のソースＳ２は基板抵抗Ｒｓｕｂ１を介してフィンガーＦ１のチャネルに接続されている。本実施形態に係るＥＳＤ保護素子における上記以外の構成は、前述の本実施形態の第１の変形例に係るＥＳＤ保護素子と同様である。
前述の第１の変形例においては、入力パッド１にサージ電流が入力されたときに、印加ドライブ素子として使用されるフィンガーが最初にスナップバックするようになっている。これに対して本変形例においては、ドライブ素子として使用するフィンガーと同じユニットに属する保護素子として使用するフィンガーが最初にスナップバックした場合でも、ドライブ素子として使用するフィンガーの基板電位が上昇し、ドライブ素子として使用するフィンガーがスナップバックしやすくなる。このため、サージ電流が印加されたときに、いずれのフィンガーが最初にスナップバックしてもよい。本変形例における上記以外の動作及び効果は、前述の第１の変形例と同様である。
なお、上述の本発明の第１の実施形態並びにその第１及び第２の変形例においては、１つのユニットに属するフィンガーの数を２個としたが、本発明はこれに限定されず、３個以上のフィンガーをグループ化して１つのユニットとしてもよい。
次に、本発明の第２の実施形態について説明する。図５は本実施形態に係るＥＳＤ保護素子を示す等価回路図である。前述の如く、第１の実施形態及びその変形例においては、２個のフィンガーをグループ化して１つのユニットとし、一方のフィンガーがスナップバックすると、これにより他方のフィンガーがスナップバックし、この結果、前記一方のフィンガーのゲート電位が上昇してフィンガー全体に均一に電流が流れるようになっている。これに対して、本第２の実施形態においては、図５に示すように、複数のフィンガーがグループ化されたユニットは形成されていない。即ち、入力パッド１と接地電極ＧＮＤとの間にｎ個のフィンガーが相互に並列に接続されている。そして、各フィンガーＦｉ（ｉ＝１〜ｎ）においては、入力パッド１から接地電極ＧＮＤに向かって、ドレイン抵抗Ｒｄｉ（ｉ＝１〜ｎ）、ＮＭＯＳトランジスタＴｉ（ｉ＝１〜ｎ）、ソース抵抗Ｒｓｉ（ｉ＝１〜ｎ）がこの順に直列に接続されている。また、ｋ番目（ｋは１乃至（ｎ−１）の自然数）のフィンガーＦｋのソースＳｋは、（ｋ＋１）番目のフィンガーＦｋ＋１のゲートＧｋ＋１に接続されると共に、ソース間抵抗Ｒｇｋ＋１を介して、フィンガーＦｋ＋１のソースＳｋ＋１に接続されている。更に、フィンガーＦｎのソースＳｎは、フィンガーＦ１のＮＭＯＳトランジスタＴ１のゲートＧ１に接続されると共に、ソース間抵抗Ｒｇ１を介してフィンガーＦ１のソースＳ１に接続されている。これにより、全てのフィンガーが全体として環状に接続されている。
なお、各ＮＭＯＳトランジスタの幅は例えば４０μｍであり、フィンガーの個数は例えば１０個（ｎ＝１０）である。また、本実施形態に係るＥＳＤ保護素子は、１個のフィンガーに例えば３ｍＡの電流が流れたときに、次のフィンガーをトリガーするように設計されている。更に、各ソース抵抗Ｒｓｉ及びソース間抵抗Ｒｇｉは夫々例えば２０Ωである。これにより、各フィンガーのソースと接地電極との間の抵抗値が例えば約１０Ωになる。但し、これらの抵抗値は上述の値に限定されず、ＥＳＤ保護素子に要求される特性に基づいて、最適な値を計算して、その値に設定する。
次に、上述の如く構成された本発明の第２の実施形態に係るＥＳＤ保護素子の動作について説明する。図５に示すように、入力パッド１にサージ電流が印加されると、全てのフィンガーに電圧が印加される。これにより、１つのフィンガー、例えばフィンガーＦｉのＮＭＯＳトランジスタＴｉがターンオンして、フィンガーＦｉがスナップバックする。このとき、このＮＭＯＳトランジスタＴｉのソースＳｉと接地電極ＧＮＤとの間にはソース抵抗Ｒｓｉ等からなる抵抗が設けられているため、ソースＳｉの電位が例えば１乃至２Ｖ程度上昇する。ソースＳｉの電位が上昇すると、直ちに隣のフィンガーＦｉ＋１におけるＮＭＯＳトランジスタＴｉ＋１のゲートＧｉ＋１の電位が上昇し、ＮＭＯＳトランジスタＴｉ＋１のスナップバック電圧が低下し、このＮＭＯＳトランジスタＴｉ＋１がターンオンする。この結果、フィンガーＦｉ＋１がスナップバックする。以後、同様にして、フィンガーＦｉ＋１がスナップバックすることにより、フィンガーＦｉ＋２がスナップバックし、これにより、フィンガーＦｉ＋３がスナップバックし、という動作が連鎖的に続き、各フィンガーがその符号の昇順に（順方向に）順次スナップバックしていく。そして、フィンガーＦｎがスナップバックすると、フィンガーＦ１がスナップバックする。
一方、フィンガーＦｉがスナップバックしてソースＳｉの電位が上昇すると、この電位がソース間抵抗Ｒｇｉを介してゲートＧｉに伝達され、ゲートＧｉの電位が上昇する。これにより、ゲートＧｉのゲート酸化膜に印加される電圧が緩和される。また、ソースＳｉの電位は、ソース間抵抗Ｒｇｉを介してフィンガーＦｉ−１のソースＳｉ−１にも伝達され、更に、ソースＳｉ−１の電位はソース間抵抗Ｒｇｉ−１を介してゲートＧｉ−１及びフィンガーＦｉ−２のソースＳｉ−２にも伝達される。このようにして、最初にスナップバックしたフィンガーＦｉのソースＳｉの電位は、各フィンガーのゲート及びソースにその符号の降順に（逆方向に）伝達される。但し、ソース間抵抗Ｒｇの作用により、この逆方向に伝達される電位変化は急速に減衰していく。例えば、フィンガーＦｉがスナップバックした場合におけるゲートＧｉの電位の増加量は、ゲートＧｉ＋１の電位の増加量の例えば３０乃至５０％である。
このように、本発明の第２の実施形態においては、入力パッド１にサージ電流が印加され、先ず１つのフィンガーがスナップバックすると、このフィンガーを起点として他のフィンガーが順方向に順次スナップバックしていき、全てのフィンガーが速やかにスナップバックする。これにより、サージ電流が少数のフィンガーに集中することなく分散して接地電極ＧＮＤに流れる。この結果、フィンガーが破壊されることなく、被保護素子を確実に保護することができる。
また、最初にスナップバックしたフィンガーのソース電位が上昇すると、このソース電位がこのフィンガーのゲートに伝達される。これにより、最初にスナップバックしたフィンガーのゲート電位が速やかに上昇してドレイン電位に近くなる。この結果、最初にスナップバックしたフィンガーが電流集中により破壊されることを防止できる。
更に、相互に隣り合うフィンガーＦｉのソースＳｉとフィンガーＦｉ＋１のソースＳｉ＋１との間にソース間抵抗Ｒｇｉ＋１を設けているため、フィンガーＦｉがスナップバックしたときに、ソースＳｉの電位上昇がフィンガーＦｉ＋１のゲートＧｉ＋１に確実に伝達され、フィンガーＦｉ＋１を確実にスナップバックさせることができる。
更にまた、本実施形態に係るＥＳＤ保護素子においては、フィンガー自体がトリガー回路を兼ねているため専用のトリガー回路を設ける必要がなく、また、フィンガー毎にダイオードを設ける必要もない。このため、全体のレイアウト面積を小さくすることができる。
次に、本発明の第２の実施形態の変形例について説明する。図６は、本変形例に係るＥＳＤ保護素子を示す等価回路図である。図６に示すように、本変形例に係るＥＳＤ保護素子は、前述の第２の実施形態に係るＥＳＤ保護素子（図５参照）と比較して、ソース間抵抗Ｒｇｉ（ｉ＝１〜ｎ）の替わりにダイオードＤｉ（ｉ＝１〜ｎ）が設けられている点が異なっている。なお、ソースＳｉとソースＳｉ＋１との間に設けられたダイオードＤｉ＋１は、アノードがソースＳｉ＋１に接続され、カソードがソースＳｉに接続されている。本変形例における上記以外の構成及び動作は、前述の第２の実施形態と同様である。
本変形例においては、前述の第２の実施形態と比較して、ソースＳｉの電位がこのソースＳｉから見て順方向に配置されたソースＳｉ＋１に伝達されることを抑制できる。これにより、ソースＳｉの電位上昇がフィンガーＦｉ＋１のゲートＧｉ＋１により確実に伝達される。本変形例における上記以外の効果は、前述の第２の実施形態と同様である。
次に、本発明の第３の実施形態について説明する。図７は本実施形態に係るＥＳＤ保護素子を示す等価回路図である。図７に示すように、本実施形態に係るＥＳＤ保護素子は、前述の第２の実施形態に係るＥＳＤ保護素子において、例えば２個のフィンガー、例えばフィンガーＦ４及びＦ５をドライブ素子として使用し、他のフィンガー、例えばフィンガーＦ１、Ｆ２、Ｆ３を保護素子として使用することを特徴としている。なお、図７においては、便宜上、フィンガーを５個しか示していないが、本実施形態におけるフィンガーの数は５個に限定されない。
そして、ドライブ素子となるフィンガー、例えばフィンガーＦ４及びＦ５のトランジスタのゲートには、プレドライバー回路１５の出力が印加されるようになっている。また、ソースＳ３とゲートＧ４及びＧ５との間には、アノードがソースＳ３に接続されカソードがゲートＧ４及びＧ５に接続されるように、ダイオードＤＩ１が接続されている。また、ソースＳ４とソースＳ３との間には、アノードがソースＳ４に接続されカソードがソースＳ３に接続されるように、ダイオードＤＩ２が接続されている。更に、ソースＳ５とソースＳ３との間には、アノードがソースＳ５に接続されカソードがソースＳ３に接続されるように、ダイオードＤＩ３が接続されている。本発明の第３の実施形態に係るＥＳＤ保護素子における上記以外の構成は、前述の第２の実施形態に係るＥＳＤ保護素子（図６参照）と同様である。
次に、上述の如く構成された本発明の第３の実施形態に係るＥＳＤ保護素子の動作について説明する。入力パッド１にサージ電流が印加されると、ドライブ素子となるフィンガーＦ４及びＦ５においては、ゲート−ドレイン間のカップリング容量のためにゲート電位が上昇する。このため、ドライブ素子であるフィンガーＦ４及びＦ５は、保護素子であるフィンガーＦ１、Ｆ２及びＦ３よりも先にスナップバックする。通常は、フィンガーＦ４及びＦ５はほぼ同時にスナップバックするが、フィンガーＦ４及びＦ５のうち少なくとも一方がスナップバックすれば、これによりソースＳ４及びＳ５のうち少なくとも一方の電位が上昇し、この電位上昇が夫々ダイオードＤＩ２及び／又はＤＩ３を介してフィンガーＦ１のゲートＧ１に伝達される。そして、フィンガーＦ１がスナップバックし、これにより、フィンガーＦ２及びＦ３が順次スナップバックする。フィンガーＦ３がスナップバックすると、ソースＳ３の電位が上昇し、この電位上昇がダイオードＤＩ１を介してゲートＧ４及びＧ５に伝達され、フィンガーＦ４及びＦ５のうちスナップバックしていないフィンガーがあれば、それがスナップバックする。これにより、全てのフィンガーがスナップバックして、サージ電流が接地電極ＧＮＤに放電される。
本発明の第３の実施形態においては、環状に接続された複数個のフィンガーのうち、任意の個数のフィンガーをドライブ素子として使用し、他のフィンガーを保護素子として使用している。このため、ドライブ素子及び保護素子を同時に形成することができる。また、ドライブ素子の個数を任意に選択できるため、ドライブ素子の個数が相互に異なる複数の種類のＥＳＤ保護素子を、共通の設計仕様で形成することができる。本実施形態における上記以外の効果は、前述の第２の実施形態と同様である。
次に、本発明の第４の実施形態について説明する。図８は本実施形態に係るＥＳＤ保護素子を示す等価回路図である。図８に示すように、本実施形態に係るＥＳＤ保護素子は、前述の第２の実施形態に係るＥＳＤ保護素子（図５参照）と比較して、ソース間抵抗Ｒｇｉ（ｉ＝１〜ｎ）が設けられておらず、各フィンガーのソース同士が接続されていない点が異なっている。また、このＥＳＤ保護素子においては、入力パッド１と接地電極ＧＮＤとの間に、容量Ｃ及び抵抗Ｒが相互に直列に接続されており、この容量Ｃと抵抗Ｒとの接続点Ｎが、フィンガーＦ１におけるＮＭＯＳトランジスタＴ１のゲートＧ１に接続されている。即ち、入力パッド１に容量Ｃの一端が接続されており、容量Ｃの他端が接続点Ｎを介して抵抗Ｒの一端に接続されており、抵抗Ｒの他端が接地電極ＧＮＤに接続されている。これにより、ゲートＧ１に対してゲートカップルが形成されている。なお、容量Ｃの容量値は、例えばゲートＧ１のゲート容量値の５０乃至１００％であり、抵抗Ｒの抵抗値は例えば１０ｋΩであり、容量Ｃ及び抵抗Ｒからなる系の時定数は例えば１０ｎ秒になるように調整されている。本第４の実施形態に係るＥＳＤ保護素子の上記以外の構成は、前述の第２の実施形態に係るＥＳＤ保護素子と同様である。
次に、上述の如く構成された本発明の第４の実施形態に係るＥＳＤ保護素子の動作について説明する。本実施形態に係るＥＳＤ保護素子においては、前述の第１乃至第３の実施形態に係るＥＳＤ保護素子とは異なり、入力パッド１にサージ電流が入力されたときに、最初にスナップバックするフィンガーがフィンガーＦ１に決められている。即ち、図８に示すように、入力パッド１にサージ電流が印加されると、容量Ｃ及び抵抗Ｒからなるゲートカップルを介して、ゲートＧ１の電位が上昇する。これにより、フィンガーＦ１のスナップバック開始電圧が低下し、フィンガーＦ１がスナップバックする。これにより、フィンガーＦ１のソースＳ１の電位が上昇し、この電位上昇がフィンガーＦ２のゲートＧ２に印加され、フィンガーＦ２がスナップバックする。以後、同様にして、フィンガーＦ３、Ｆ４、・・・、Ｆｎが順次スナップバックしていく。この結果、全てのフィンガーＦｉ（ｉ＝１〜ｎ）がスナップバックし、サージ電流が全てのフィンガーを通過して接地電極ＧＮＤに流れる。なお、容量Ｃ及び抵抗Ｒからなる系の時定数を適当な値に調整しておくことにより、サージ電流がフィンガーＦ１を流れている間は、ゲートＧ１の電位が高く維持され、サージ電流が流れ終わった後、ゲートＧ１の電位は接地電位に戻る。
本発明の第４の実施形態においては、フィンガーＦ１のゲートＧ１に対してゲートカップルを形成することにより、入力パッド１にサージ電流が印加されるとゲートＧ１の電位
が上昇する。このため、フィンガーＦ１のトリガー電圧Ｖｔ１を他のフィンガーのトリガー電圧よりも低くすることができ、フィンガーＦ１を必ず最初にスナップバックさせることができる。そして、サージ電流が印加されたときに、ゲートＧ１に正の電位が印加されるため、ゲートＧ１のゲート酸化膜に対するストレスを低減すると共に、チャネル領域の幅方向に均一に電流を流し、電流集中を防止することができる。この結果、最初にスナップバックしたフィンガーＦ１が破壊されることを防止できる。
なお、トリガー用のフィンガーＦ１のサイズは、他のフィンガーＦ２乃至Ｆｎと同じサイズである必要はなく、例えば他のフィンガーよりも小さくしてもよい。これにより、各種のパラメータを最適化すれば、このフィンガーＦ１を高速動作する入出力バッファに使用することが可能となる。また、トリガー用のフィンガーＦ１には、ゲートカップル方式ではなく、ダイナミックゲートフローティング方式等を適用してもよい。更に、本実施形態においては、フィンガー間の接続方式をドミノ方式としたが、本発明はこれに限定されず、前述の第１の実施形態のように、複数のフィンガーによりユニットを形成し、ユニット毎にスナップバックさせる方法としてもよい。
次に、本発明の第４の実施形態の第１の変形例について説明する。図９は本変形例に係るＥＳＤ保護素子を示す等価回路図である。図９に示すように、本実施形態においては、フィンガーＦｎのソースＳｎが、ダイオードＤＩ４を介してフィンガーＦ１のゲートＧ１に接続されている。このとき、ダイオードＤＩ４のアノードがソースＳｎに接続され、カソードがゲートＧ１に接続されている。本変形例に係るＥＳＤ保護素子における上記以外の構成は、前述の第４の実施形態に係るＥＳＤ保護素子（図８参照）と同様である。
本変形例においては、万一、トリガー用のフィンガーＦ１以外のフィンガーが最初にスナップバックしても、フィンガーＦｎがスナップバックするとフィンガーＦ１がスナップバックするようになっているため、全てのフィンガーをスナップバックさせることができる。本変形例における上記以外の動作及び効果は、前述の第４の実施形態と同様である。
次に、本発明の第４の実施形態の第２の変形例について説明する。図１０は本変形例に係るＥＳＤ保護素子を示す等価回路図である。図１０に示すように、本変形例においては、前述の第４の実施形態に係るＥＳＤ保護素子（図８参照）の容量Ｃの替わりに、３個のダイオードＤＩ５乃至ＤＩ７が相互に直列に接続されている。即ち、ダイオードＤＩ５のアノードが入力パッド１に接続されており、ダイオードＤＩ５のカソードがダイオードＤＩ６のアノードに接続されており、ダイオードＤＩ６のカソードがダイオードＤＩ７のアノードに接続されており、ダイオードＤＩ７のカソードが接続点Ｎに接続されている。本変形例に係るＥＳＤ保護素子の上記以外の構成は、前述の第４の実施形態に係るＥＳＤ保護素子と同様である。
次に、本変形例に係るＥＳＤ保護素子の動作について説明する。入力パッド１にサージ電流が印加され、サージ電圧が例えば２乃至３Ｖ程度になると、ダイオードＤＩ５乃至ＤＩ７が導通し、フィンガーＦ１のゲートＧ１に正電位を印加する。これにより、フィンガーＦ１がスナップバックする。以後の動作は、前述の第４の実施形態と同様である。本変形例においては、入力パッド１とゲートＧ１との間に設けるダイオードのしきい値電圧及び個数を選択することにより、ゲートＧ１に印加する電圧の大きさを調整することができる。本第２の変形例における上記以外の効果は、前述の第４の実施形態と同様である。
次に、本発明の第５の実施形態について説明する。図１１は本実施形態に係るＥＳＤ保護素子を示す等価回路図である。図１１に示すように、本第５の実施形態は、前述の第３の実施形態と第４の実施形態とを組み合わせたものである。即ち、本実施形態においては、前述の第４の実施形態において、トリガー用のフィンガーＦ１を除くフィンガーＦ２乃至Ｆｎのうち、例えば２個のフィンガーＦｎ−１及びＦｎをドライブ素子として使用している。具体的には、ドライブ素子となるフィンガーＦｎ−１及びＦｎのゲートＧｎ−１及びＧｎに、プレドライバー回路１５の出力が印加されるようになっている。また、接続点ＮとゲートＧｎ−１及びＧｎとの間にはダイオードＤＩ８が設けられており、ダイオードＤＩ８のアノードが接続点Ｎに接続されカソードがゲートＧｎ−１及びＧｎに接続されるようになっている。また、ソースＳｎ−１と接続点Ｎとの間にはダイオードＤＩ９が設けられており、ダイオードＤＩ９のアノードがソースＳｎ−１に接続されカソードが接続点Ｎに接続されるようになっている。更に、ソースＳｎと接続点Ｎとの間にはダイオードＤＩ１０が設けられており、ダイオードＤＩ１０のアノードがソースＳｎに接続されカソードが接続点Ｎに接続されるようになっている。更にまた、フィンガーＦｎ−２（図示せず）のソースＳｎ−２が、接続点Ｎに接続されている。本第５の実施形態に係るＥＳＤ保護素子における上記以外の構成は、前述の第４の実施形態に係るＥＳＤ保護素子（図８参照）と同様である。
次に、上述の如く構成された本発明の第５の実施形態に係るＥＳＤ保護素子の動作について説明する。図１１に示すように、入力パッド１にサージ電流が印加されると、前述の第４の実施形態と同様な動作により、ゲートＧ１の電位が上昇し、フィンガーＦ１がスナップバックする。これにより、フィンガーＦ２、Ｆ３、Ｆ４、・・・、Ｆｎ−２（図示せず）が順次スナップバックする。一方、ゲートＧ１の電位上昇がダイオードＤＩ８を介してドライブ素子であるフィンガーＦｎ−１のゲートＧｎ−１及びフィンガーＦｎのゲートＧｎに伝達され、フィンガーＦｎ−１及びＦｎがスナップバックする。また、万一、トリガー用のフィンガーＦ１よりも先にフィンガーＦｎ−１及びＦｎがスナップバックした場合においても、フィンガーＦｎ−１又はＦｎのソースＳｎ−１又はＳｎの電位が上昇し、この電位上昇がダイオードＤＩ９又はＤＩ１０を介してフィンガーＦ１のゲートＧ１に伝達されることにより、フィンガーＦ１がスナップバックする。これにより、全てのフィンガーがスナップバックする。本実施形態における上記以外の動作は、前述の第４の実施形態に係るＥＳＤ保護素子（図８参照）と同様である。
本発明の第５の実施形態においては、ＥＳＤ保護素子を構成する複数個のフィンガーのうち、任意の個数のフィンガーをドライブ素子として使用し、他のフィンガーを保護素子として使用している。これにより、ドライブ素子及び保護素子を同時に形成することができる。また、ドライブ素子の個数を任意に選択できるため、ドライブ素子の個数が相互に異なる複数の種類のＥＳＤ保護素子を、共通の設計仕様で形成することができる。本実施形態における上記以外の効果は、前述の第４の実施形態と同様である。
次に、本発明の第５の実施形態の変形例について説明する。図１２は本変形例に係るＥＳＤ保護素子を示す等価回路図である。本変形例においては、前述の第５の実施形態に係るＥＳＤ保護素子（図１１参照）に対して、容量Ｃ及び抵抗Ｒを省略している。なお、図１２においては、便宜上５個のフィンガーしか示していないが、本変形例におけるフィンガーの個数は５個に限定されない。第５の実施形態に係るＥＳＤ保護素子におけるフィンガーＦｎ−２、Ｆｎ−１及びＦｎが、夫々本変形例に係るＥＳＤ保護素子のフィンガーＦ３、Ｆ４及びＦ５に相当する。本変形例に係るＥＳＤ保護素子における上記以外の構成は、前述の第５の実施形態に係るＥＳＤ保護素子（図１１参照）と同様である。
本変形例においては、前述の第５の実施形態とは異なり、容量Ｃ及び抵抗Ｒ（図１１参照）が省略されているため、フィンガーＦ１は、フィンガーＦ２乃至Ｆｎ−２よりも先にスナップバックするトリガー素子とはなっていない。このため、入力パッド１にサージ電流が印加されると、ゲートのインピーダンスがより高いフィンガーＦ４又はＦ５が最初にスナップバックする。これにより、フィンガーＦ４又はＦ５のソースＳ４又はＳ５の電位が上昇し、この電位上昇がダイオードＤＩ９又はＤＩ１０を介してフィンガーＦ１のゲートＧ１に伝達され、フィンガーＦ１がスナップバックする。フィンガー１がスナップバックすると、フィンガーＦ２及びＦ３が順次スナップバックする。これにより、全てのフィンガーがスナップバックする。一方、フィンガーＦ４又はＦ５がスナップバックしてソースＳ４又はＳ５の電位が上昇すると、この電位上昇がダイオードＤＩ９又はＤＩ１０と、ダイオードＤＩ８とを介してゲートＧ４及びＧ５に伝達され、ゲートＧ４及びＧ５の電位が上昇する。これにより、最初にスナップバックしたフィンガーＦ４又はＦ５のゲート電位速やかに上昇させることができ、局所的な電流集中による破壊から保護することができる。本変形例における上記以外の動作及び効果は、前述の第５の実施形態に係るＥＳＤ保護素子（図１１参照）と同様である。
次に、本発明の第６の実施形態について説明する。図１３は本実施形態に係るＥＳＤ保護素子を示す等価回路図であり、図１４はこのＥＳＤ保護素子を示す平面図である。図１３に示すように、このＥＳＤ保護素子においては、サージ電流が入力される入力パッド１に接続された入力配線１３と、接地電極ＧＮＤに接続された基準電位配線１４との間に、例えば６個のフィンガーＦ１乃至Ｆ６が相互に並列に接続されている。各フィンガーＦ１乃至Ｆ６においては、入力パッド１にドレイン抵抗Ｒｄｉ（ｉ＝１〜６）が相互に並列に接続されており、ドレイン抵抗Ｒｄｉには夫々ＮＭＯＳトランジスタＴｉ（ｉ＝１〜６）が接続されている。そして、ＮＭＯＳトランジスタＴ１のソースＳ１と接地電極ＧＮＤとの間には、ソース抵抗Ｒｓ１が接続されており、ＮＭＯＳトランジスタＴ２及びＴ３のソースは共通接続されてソースＳ２，３となっており、ソースＳ２，３と接地電極ＧＮＤとの間にはソース抵抗Ｒｓ２，３が接続されている。また、ＮＭＯＳトランジスタＴ４及びＴ５のソースは共通接続されてソースＳ４，５となっており、ソースＳ４，５と接地電極ＧＮＤとの間にはソース抵抗Ｒｓ４，５が接続されている。更に、ＮＭＯＳトランジスタＴ６のソースＳ６と接地電極ＧＮＤとの間には、ソース抵抗Ｒｓ６が接続されている。
また、フィンガーＦ２及びＦ３のゲートＧ２及びＧ３は共通接続されており、フィンガーＦ４及びＦ５のゲートＧ４及びＧ５は共通接続されている。そして、フィンガーＦ１のソースＳ１は、フィンガーＦ６のゲートＧ６並びに共通接続されたフィンガーＦ２及びＦ３のゲートＧ２及びＧ３に接続されており、フィンガーＦ２及びＦ３のソースＳ２，３は、フィンガーＦ１のゲートＧ１並びに共通接続されたフィンガーＦ４及びＦ５のゲートＧ４及びＧ５に接続されており、フィンガーＦ４及びＦ５のソースＳ４，５は、共通接続されたフィンガーＦ２及びＦ３のゲートＧ２及びＧ３並びにフィンガーＦ６のゲートＧ６に接続されており、フィンガーＦ６のソースＳ６は、共通接続されたフィンガーＦ４及びＦ５のゲートＧ４及びＧ５並びにフィンガーＦ１のゲートＧ１に接続されている。
なお、本実施形態においては、フィンガーの個数が６個である場合について説明しているが、フィンガーの個数は６に限定されない。以下、より一般的に、フィンガーの個数が２ｎ個（ｎは２以上の自然数）である場合について説明する。各フィンガーＦ１乃至Ｆ２ｎにおいては、夫々ドレイン抵抗Ｒｄ１乃至Ｒｄ２ｎ及びＮＭＯＳトランジスタＴ１乃至Ｔ２ｎが設けられている。両端部のフィンガー、即ち、フィンガーＦ１及びＦ２ｎにおいては、ＮＭＯＳトランジスタのソースＳ１及びＳ２ｎと接地電極ＧＮＤとの間には、夫々ソース抵抗Ｒｓ１及びＲｓ２ｎが接続されている。また、両端部のフィンガー以外のフィンガーＦｉ（ｉ＝２〜２ｎ−１）については、２個のフィンガーが対になっており、フィンガーＦ２ｋ及びＦ２ｋ＋１（ｋ＝１〜ｎ−１）のソースが共通接続されてソースＳ２ｋ，２ｋ＋１となっており、ソースＳ２ｋ，２ｋ＋１と接地電極ＧＮＤとの間にはソース抵抗Ｒｓ２ｋ，２ｋ＋１が接続されている。更に、ソースＳ２ｋ，２ｋ＋１は１つ前のフィンガー対のゲートＧ２ｋ−２及びＧ２ｋ−１並びに１つ後のフィンガー対のゲートＧ２ｋ＋２及びＧ２ｋ＋３に接続されている。但し、両端部のフィンガーは対になっていないため、フィンガーＦ１のソースＳ１は、フィンガーＦ６のゲートＧ６並びに共通接続されたフィンガーＦ２及びＦ３のゲートＧ２及びＧ３に接続されており、フィンガーＦ２及びＦ３のソースＳ２，３は、フィンガーＦ１のゲートＧ１並びに共通接続されたフィンガーＦ４及びＦ５のゲートＧ４及びＧ５に接続されており、フィンガーＦ２ｎ−２及びＦ２ｎ−１のソースＳ２ｎ−２，２ｎー１は、共通接続されたフィンガーＦ２ｎ−４及びＦ２ｎ−３のゲートＧ２ｎ−４及びＧ２ｎ−３並びにフィンガーＦ２ｎのゲートＧ２ｎに接続されており、フィンガーＦ２ｎのソースＳ２ｎは、共通接続されたフィンガーＦ２ｎ−２及びＦ２ｎ−１のゲートＧ２ｎ−２及びＧ２ｎ−１並びにフィンガーＦ１のゲートＧ１に接続されている。なお、両端部のフィンガーも夫々隣り合うフィンガーと対をなしていてもよい。例えば、フィンガーＦ１及びＦ２が対をなし、Ｆ２ｋ−１及びＦ２ｋが対をなし、Ｆ２ｎ−１及びＦ２ｎが対をなしていてもよい。
また、図１４に示すように、本発明の第６の実施形態に係るＥＳＤ保護素子のレイアウトは、前述の第１の実施形態に係るＥＳＤ保護素子のレイアウト（図２参照）と比較して、ソース領域の構成が異なっている。なお、ドレイン領域の構成は第１の実施形態のＥＳＤ保護素子と同様である。即ち、このＥＳＤ保護素子においては、Ｐ型シリコン基板（図示せず）の表面にＰウエル（図示せず）が形成されており、このＰウエルの表面には一方向に延びるｎ＋拡散領域２が例えば３ヶ所形成されている。これらの３ヶ所のｎ＋拡散領域２は夫々、相互に隣り合う２個のフィンガー、即ち、フィンガーＦ１及びＦ２、フィンガーＦ３及びＦ４、フィンガーＦ５及びＦ６における共通のドレイン領域３となっている。また、ｎ＋拡散領域２の短手方向における中央部には、複数のタップ４がｎ＋拡散領域２の長手方向に沿って１列に配列されている。このタップ４は、図１３に示す入力パッド１に接続されている。また、ｎ＋拡散領域２の表面におけるタップ４の列を囲む環状の領域はシリサイドブロッキング領域５となっており、この領域にはシリサイドが形成されていない。一方、ｎ＋拡散領域２の表面におけるシリサイドブロッキング領域５以外の領域には、シリサイド（図示せず）が形成されている。シリサイドブロッキング領域５は、図１３に示すドレイン抵抗Ｒｄｉを構成している。
そして、ｎ＋拡散領域２の短手方向に沿って、ｎ＋拡散領域２と交互に配置されるように、４ヶ所のｎ＋拡散領域６が形成されている。このｎ＋拡散領域６は各フィンガーにおけるソース領域７となっており、夫々、図１３に示すソースＳ１、Ｓ２，３、Ｓ４，５、Ｓ６に相当する。また、Ｐウエルの表面におけるｎ＋拡散領域２（ドレイン領域３）とｎ＋拡散領域６（ソース領域７）との間の領域はチャネル領域（図示せず）となっており、Ｐ型領域となっている。チャネル領域の上方には、ゲート酸化膜（図示せず）が設けられており、その上にはゲート電極９が設けられている。このゲート電極９は図１３に示すゲートＧｉに相当する。
ｎ＋拡散領域６の形状はｎ＋拡散領域２と同じ方向に延びる矩形状であり、ｎ＋拡散領域６における短手方向の中央部には、複数のタップ８がｎ＋拡散領域６の長手方向に沿って１列に配列されている。タップ８は図１３に示す接地電極ＧＮＤに接続されている。なお、ｎ＋拡散領域６の長手方向の両端部及び中央部には、タップ８が配置されていない領域が存在する。そして、この領域には、コンタクト１６が形成されている。このコンタクト１６は、あるフィンガー対のソースをこのフィンガー対の両隣に配置されたフィンガー対のゲートに接続するためのものである。例えば、図１３に示すソースＳ２，３に相当するソース領域７に形成されたコンタクト１６は、ゲートＧ１並びに共通接続されたゲートＧ４及びＧ５に相当する夫々のゲート電極９に接続されている。なお、各ソース領域７（ｎ＋拡散領域６）において、タップ８とコンタクト１６との間におけるｎ＋拡散領域６の抵抗が、図１３に示すソース抵抗Ｒｓｉに相当し、ソース抵抗Ｒｓｉの大きさはタップ８とコンタクト１６との間の距離により調整されている。
上述の如く、このＥＳＤ保護素子においては、フィンガーＦ１のソース領域７（ｎ＋拡散領域６）、フィンガーＦ１のチャネル領域、フィンガーＦ１及びＦ２の共通のドレイン領域３（ｎ＋拡散領域２）、フィンガーＦ２のチャネル領域、フィンガーＦ２及びＦ３の共通のソース領域７（ｎ＋拡散領域６）、フィンガーＦ３のチャネル領域、フィンガーＦ３及びＦ４の共通のドレイン領域３（ｎ＋拡散領域２）、フィンガーＦ４のチャネル領域、フィンガーＦ４及びＦ５の共通のソース領域７（ｎ＋拡散領域６）、フィンガーＦ５のチャネル領域、フィンガーＦ５及びＦ６の共通のドレイン領域３（ｎ＋拡散領域２）、フィンガーＦ６のチャネル領域、フィンガーＦ６のソース領域７（ｎ＋拡散領域６）がこの順に配列されている。また、Ｐウエルの表面におけるｎ＋拡散領域２、ｎ＋拡散領域６及びチャネル領域以外の領域は、ＳＴＩ領域１０となっている。
更に、Ｐ型シリコン基板上には多層配線層（図示せず）が設けられている。この多層配線層内には、前述の入力パッド１を各フィンガーのドレイン領域３のタップ４に接続する配線、接地電極ＧＮＤを各フィンガーのソース領域７のタップ８に接続する配線、あるフィンガー対のソース領域７のコンタクト１６をこのフィンガー対に隣り合うフィンガー対のゲート電極９に接続する配線が設けられている。図１４においては、図示の最上部のコンタクト１６をゲート電極９に接続する配線が、模式的に示されている。
次に、上述の如く構成された本発明の第６の実施形態に係るＥＳＤ保護素子の動作について説明する。図１３及び図１４に示すように、入力パッド１にサージ電流が印加されると、フィンガーＦ１乃至Ｆ６にサージ電圧が印加される。例えば、フィンガーＦ２が最初にスナップバックしたとすると、フィンガーＦ２に電流が流れ、ソース抵抗Ｒｓ２，３の作用により、ソースＳ２，３の電位が上昇する。このソース電位の上昇が、ソースＳ２，３に設けられたコンタクト１６を介して、ゲートＧ１並びにゲートＧ４及びＧ５に伝わり、これらのゲート電位が上昇し、フィンガーＦ１並びにフィンガーＦ４及びＦ５がスナップバックする。一方、基板カップリング効果により、フィンガーＦ２とソースＳ２，３が共通化されているフィンガーＦ３がスナップバックする。
そして、フィンガーＦ１並びにフィンガーＦ４及びＦ５がスナップバックすることにより、ソースＳ１及びＳ４，５の電位が上昇し、この電位上昇がコンタクト１６を介してゲートＧ２及びＧ３並びにゲートＧ６に伝わり、ゲートＧ２及びＧ３並びにゲートＧ６の電位が上昇する。この結果、ゲートＧ２及びＧ３のゲート酸化膜に印加される電圧が緩和され、電流が均一に流れると共に、フィンガーＦ６がスナップバックする。これにより、全てのフィンガーＦ１乃至Ｆ６がスナップバックし、サージ電流はこれらのフィンガーを通過して、接地電極ＧＮＤに流れる。フィンガーＦ２以外のフィンガーが最初にスナップバックした場合の動作も、同様に動作する。
一般に、トランジスタのゲート電位が接地電位であると、このトランジスタのスナップバックはゲート電極の幅方向端部から始まる。また、ゲートが浮遊状態（フローティング状態）にあると、トランジスタのスナップバックはゲート電極の幅方向中央部から始まる。本実施形態においては、コンタクト１６をソース領域における幅方向（長手方向）の両端部及び中央部に設けているため、コンタクト１６をソース領域の幅方向に均一に分布させている場合と比較して、スナップバックしたトランジスタのソース電位の上昇を、スナップバックの初期に速やかにピックアップして他のフィンガー対のゲートに伝えることができる。これにより、あるフィンガーがスナップバックしてから他のフィンガーがスナップバックするまでの時間が短縮され、ひいては最初にスナップバックしたフィンガーのゲートに正電位を印加するまでの時間が短縮される。この結果、最初にスナップバックしたフィンガーをより確実に保護することができる。
また、本実施形態においては、ソース抵抗Ｒｓｉを、各ソース領域７（ｎ＋拡散領域６）におけるタップ８とコンタクト１６との間の拡散層の抵抗により実現している。これにより、ソース抵抗Ｒｓｉをｎ＋拡散領域６の長手方向に配置することができ、前述の第１の実施形態と比較して、ソース領域の面積を低減することができる。この結果、ＥＳＤ保護素子全体のレイアウト面積を低減することができる。なお、ソースが共通化された２個のフィンガーのうち、一方をドライブ素子とし、他方を保護素子としてもよい。この場合、ソースが共通化されたフィンガーはほぼ同時にスナップバックするため、最初にスナップバックしたドライブ素子を確実に保護することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
なお、図２２乃至図２４に、それぞれ、ソース領域の抵抗の形成方法に関する、図１４の変形パターンのレイアウト図を示す。上層配線は、図２２、図２３、図２４のように配線している。図２４では、トランジスタのゲートまでの接続配線は図示していない。図１３には、プレドライバーが示されていないが、トランジスタはソース電極を共通にしているので、片側だけ、プレドライバーに接続してもよい。
図２２は、図１４の構成を簡単化した下地構造を示す図である。双方向にスナップバックが伝わる構成とした場合、図１４の構成のようになるが、本発明は、図１４のような構成に限定されるものではない。図２２において、ソース領域は（分割している部分以外は）共通であるため、電位上昇が近距離のフィンガーに伝わりやすい、いわゆる、基板カップルの効果があり、ソース共通のフィンガーはスナップバックが連続して起こる。
図２３に示した実施例の動作について説明する。図２３に示すように、本実施例では、ソース領域の抵抗素子として用いる部分を分割することで、抵抗値を高くしている。
この構造は、特許文献３のように、自分自身のゲート電極の保護と、隣り（ドレインを共通にするフィンガー）へ接続することで、スナップバックがドミノのように隣接して伝わるようになっている。なお、ソース領域は（分割している部分以外は）共通であるため、基板カップルの効果があり、ソース共通のフィンガーはスナップバックが連続して起こる。つまり、双方向にスナップバックが伝わるので、必ず全フィンガーかターンオンする。
図２４の実施例について説明する。図２４に示す例では、ソース抵抗の抵抗素子を、ソース上の配線（１ＭＥＴＡＬ）で形成している。図２２乃至図２４に示した実施例においても、ソース領域を共通にして抵抗をそれぞれ工夫しており、ソース共通なトランジスタは基板カップルでのスナップバック連鎖により電位が伝わる。なお、図２４の実施例では、ソース抵抗（１層メタル配線）を介して、電位が伝わる。抵抗素子は、配線に限らず、さらに上層配線まで用いてもよいし、ゲートポリシリコンであってもよい。また、抵抗素子をフィンガーに並列して、フィンガー外部に設置するような構造にしてもよい。
なお、本実施例と相違して、上記特許文献２では、ソース領域を分割する必要があり、面積的にも不利であり、また、ソースがＳＴＩ（素子分離）で分割されているので、抵抗値が高く、基板カップル効果を利用しにくい。
図２５は、本発明のさらに別の実施例の構成を示す図であり、図１３に示した回路構成の変形例である。この等価回路図は、図２４に示す実施例に対応する。図１３に示す例では、初段のフィンガーＦ１のＭＯＳトランジスタＴ１のソースは、ソースが共通接続されソース抵抗を介してＧＮＤに接続されドレインがそれぞれＥＳＤ（入力パッド）に接続されたフィンガーＦ２、Ｆ３のＭＯＳトランジスタ対Ｔ２、Ｔ３のゲートＧ２、Ｇ３に接続されている。フィンガーＦ２、Ｆ３のＭＯＳトランジスタ対Ｔ２、Ｔ３の共通ソースは、ソースが共通接続されソース抵抗を介してＧＮＤに接続されドレインがそれぞれＥＳＤ（入力パッド）に接続されたフィンガーＦ４、Ｆ５のＭＯＳトランジスタ対Ｔ４、Ｔ５のゲートＧ４、Ｇ５に接続されている。フィンガーＦ４、Ｆ５のＭＯＳトランジスタ対Ｔ４、Ｔ５の共通ソースは、最終段フィンガーＦ６のＭＯＳトランジスタＴ６のゲートＧ６に接続されている。最終段フィンガーＦ６のＭＯＳトランジスタＴ６のソースは、初段のフィンガーＦ１のＭＯＳトランジスタＴ１のゲートＧ１に接続されている。
図２６は、本発明のさらに別の実施例のレイアウト構成を示す図である。図２６に示すように、本実施例では、ソースを共通とするフィンガーの両脇に、小型（ゲート幅Ｗ：小）のトランジスタＴｔｒ１１、Ｔｔｒ２１、Ｔｔｒ５１、Ｔｔｒ６１をそれぞれ配置し、これをトリガー素子として用いている。
また、図２６に示すように、Ｐウエルを、ソース領域を囲むように形成しているので、保護素子のフィンガーとトリガー素子のいずれかがスナップバックしても、Ｐウエル全体の電位が上昇することで、これら、同じＰウエル内に形成されるトランジスタが殆ど同時に、スナップバック状態に入る。このため、トリガー素子のソース抵抗（多結晶シリコンで形成される）に生じた電位を、隣接ずるゲート電極ペアに受け渡すことで、ドミノのように、全体がスナップバック状態に入る。
図２７は、図２２、図２６に示した構成の等価回路を示す図である。図２７では、トランジスタの表記は、図２６に対応するように記載するが、トリガー用トランジスタをフィンガー内に含むという点を考慮すると、図２２も同様な等価回路になることがわかる。ドレイン、ソースが抵抗を介して入力パッド（ＥＳＤ）、グランド（ＧＮＤ）に接続されたトランジスタよりなるトリガー素子（トリガー用トランジスタ）Ｔｔｒ１ｘ、Ｔｔｒ２ｘ、Ｔｔｒ３ｘ、Ｔｔｒ４ｘ、Ｔｔｒ５ｘ、Ｔｔｒ６ｘを備えている。トランジスタＴｔｒ１ｘのゲートは、フィンガーＦ１のトランジスタＴ１、トリガー素子Ｔｔｒ６ｘのソースに接続され、トランジスタＴｔｒ１ｘのソースは、トリガー素子Ｔｔｒ２ｘ、Ｔｔｒ３ｘのゲート、ソースが共通接続されているフィンガーＦ２、Ｆ３のトランジスタＴ２、Ｔ３のゲートに接続されている。トランジスタＴｔｒ２ｘのソースは、トリガー素子Ｔｔｒ４ｘ、Ｔｔｒ５ｘのゲート、ソースが共通接続されているフィンガーＦ２、Ｆ３のフィンガーＦ４、Ｆ５のトランジスタＴ４、Ｔ５のゲートに接続されている。トランジスタＴｔｒ４ｘのソースは、トリガー素子Ｔｔｒ６ｘのトランジスタのゲートに接続されている。トランジスタＴｔｒ２ｘのソースは、トリガー素子Ｔｔｒ２ｘ、Ｔｔｒ３ｘのゲートに接続されている。Ｔ１のソースとバックゲートと、Ｔｔｒ１ｘのバックゲートはＧＮＤに共通接続され、Ｔ２、Ｔ３の共通接続されたソースとバックゲート、Ｔｔｒ２ｘ、Ｔｔｒ３ｘのバックゲートはＧＮＤに共通接続され、Ｔ４、Ｔ５の共通接続されたソースとバックゲート、Ｔｔｒ４ｘ、Ｔｔｒ５ｘのバックゲートはＧＮＤに共通接続され、Ｔ６のソースとバックゲートと、Ｔｔｒ６ｘのバックゲートはＧＮＤに共通接続されている。
図２８は、図２４に示した基板レイアウトと電流の向きを示す図である。図２９は、図２４の第１メタル層を除いたレイアウトを示す図である。
なお、本発明は、ＥＳＤ保護素子各フィンガーの電位を上昇させるための抵抗の形成方法、レイアウトや、上昇させる回路方式の、それぞれの組み合わせを含む。また、本発明は、ＥＳＤ保護素子に限らず、たとえば、他保護素子をトリガーするために、トリガー回路として用いるマルチフィンガー型のＭＯＳ型トリガー素子なども含む。
本発明の第１の実施形態に係るＥＳＤ保護素子を示す等価回路図である。 このＥＳＤ保護素子の１つのユニットを示す平面図である。 第１の実施形態の第１の変形例に係るＥＳＤ保護素子を示す等価回路図である。 第１の実施形態の第２の変形例に係るＥＳＤ保護素子を示す等価回路図である。 本発明の第２の実施形態に係るＥＳＤ保護素子を示す等価回路図である。 第２の実施形態の変形例に係るＥＳＤ保護素子を示す等価回路図である。 本発明の第３の実施形態に係るＥＳＤ保護素子を示す等価回路図である。 本発明の第４の実施形態に係るＥＳＤ保護素子を示す等価回路図である。 第４の実施形態の第１の変形例に係るＥＳＤ保護素子を示す等価回路図である。 第４の実施形態の第２の変形例に係るＥＳＤ保護素子を示す等価回路図である。 本発明の第５の実施形態に係るＥＳＤ保護素子を示す等価回路図である。 第５の実施形態の変形例に係るＥＳＤ保護素子を示す等価回路図である。 本発明の第６の実施形態に係るＥＳＤ保護素子を示す等価回路図である。 このＥＳＤ保護素子を示す平面図である。 従来のＭＯＳ型保護素子を示す平面図である。 図１５に示すＡ−Ａ’線による断面及びその等価回路を示す図である。 横軸にこの保護素子に印加される電圧をとり縦軸にこの保護素子に流れる電流をとってこのＭＯＳ型保護素子の動作特性を示すグラフ図である。 特許文献１に開示された従来の保護素子を示す等価回路図である。 特許文献２に記載されているマルチフィンガータイプの保護素子を示す等価回路図である。 横軸にこの保護素子に印加される電圧をとり縦軸にこの保護素子に流れ電流をとってこのＭＯＳ型保護素子の動作特性を示すグラフ図である。 ゲートを共通接続した従来の保護素子を示す回路図である。 本発明の第７の実施形態（第６の実施形態の変形例）に係るＥＳＤ保護素子のレイアウト構成の一例を示す図である。 本発明の第８の実施形態に係るＥＳＤ保護素子のレイアウト構成の一例を示す図である。 本発明の第８の実施形態に係るＥＳＤ保護素子のレイアウト構成の一例を示す図である。 本発明の第７の実施形態（第６の実施形態の変形例）に係るＥＳＤ保護素子の等価回路の一例を示す図である。 本発明の第９の実施形態に係るＥＳＤ保護素子のレイアウト構成の一例を示す図である。 本発明の第９の実施形態に係るＥＳＤ保護素子の等価回路の一例を示す図である。 本発明の第８の実施形態に係るＥＳＤ保護素子のレイアウト構成を示す図である。 本発明の第８の実施形態に係るＥＳＤ保護素子のレイアウト構成を示す図である。 特許文献３に記載された構成を示す図である。 特許文献４に記載された構成を示す図である。
符号の説明
１；入力パッド
２、６；ｎ＋拡散領域
３；ドレイン領域
４、８、１２；タップ
５；シリサイドブロッキング領域
７；ソース領域
９；ゲート電極
１０；ＳＴＩ領域
１１；Ｐ＋拡散領域
１３；入力配線
１４；基準電位配線
１５；プレドライバー回路
１６；コンタクト
１０１；ＭＯＳ型保護素子
１０２；Ｐ型基板
１０３；ゲート電極
１０４；チャネル領域
１０５；ソース領域 １０６；ドレイン領域
１０７；コンタクト
１０８；ガードリング
１０９；接地配線
１１０；入力パッド
１１１；ＭＯＳＦＥＴ
１２１；入力パッド
１２２；電流制御スイッチ
１２３、１２５；ＮＭＯＳトランジスタ
１２４；トリガー回路
１３１；入力パッド
１３２；接地電極
Ｃ；容量
Ｄ１〜Ｄｎ、ＤＩ１〜ＤＩ１０；ダイオード
Ｆ１〜Ｆ２ｎ；フィンガー
Ｇ１〜Ｇ２ｎ；ゲート
ＧＮＤ；接地電極
Ｎ；接続点
Ｒ；抵抗
Ｒｇ１〜Ｒｇｎ；ソース間抵抗
Ｒｄ１〜Ｒｄ２ｎ；ドレイン抵抗
Ｒｓ１〜Ｒｓ２ｎ；ソース抵抗
Ｒｓｕｂ１〜Ｒｓｕｂ２ｎ；基板抵抗
Ｓ１〜Ｓ２ｎ；ソース
Ｔ１〜Ｔ２ｎ；ＮＭＯＳトランジスタ
Ｕ１〜Ｕｎ；ユニット

Claims (25)

  1. サージ電流が入力される入力配線と基準電位が印加される基準電位配線との間に相互に並列に接続された複数個のフィンガーを備えたマルチフィンガー型素子において、
    前記複数個のフィンガーが複数個ずつ第１乃至第ｎ（ｎは２以上の自然数）のユニットに組分けされており、
    前記各フィンガーは、ドレインが前記入力配線に接続されたトランジスタと、
    一端がこのトランジスタのソースに接続され他端が前記基準電位配線に接続されたソース抵抗と、
    を有し、
    前記トランジスタのソースは、このトランジスタが属するフィンガーと同一ユニットに属する他のフィンガーのトランジスタのゲートに接続されており、
    第１のユニットに属する少なくとも２つのトランジスタのソースは、第２のユニットに属する少なくとも１つのトランジスタのソース及び第ｎのユニットに属する少なくとも１つのトランジスタのソースに夫々接続されており、
    第ｋ（ｋは２乃至（ｎ−１）の自然数）のユニットに属する少なくとも２つのトランジスタのソースは、第（ｋ−１）のユニットに属する少なくとも１つのトランジスタのソース及び第（ｋ＋１）のユニットに属する少なくとも１つのトランジスタのソースに夫々接続されており、
    第ｎのユニットに属する少なくとも２つのトランジスタのソースは、第（ｎ−１）のユニットに属する少なくとも１つのトランジスタのソース及び第１のユニットに属する少なくとも１つのトランジスタのソースに夫々接続されていることを特徴とするマルチフィンガー型素子。
  2. 前記各ユニットが夫々２個の前記フィンガーからなることを特徴とする請求項１に記載のマルチフィンガー型素子。
  3. 少なくとも１つの前記ユニットにおいて、１個のフィンガーがそのトランジスタのゲートにプレドライバー回路の出力が印加されるドライブ素子であることを特徴とする請求項１又は２に記載のマルチフィンガー型素子。
  4. サージ電流が入力される入力配線と基準電位が印加される基準電位配線との間に相互に並列に接続された第１乃至第ｎ（ｎは２以上の自然数）のフィンガーを備えたマルチフィンガー型素子において、
    各前記フィンガーは、ドレインが前記入力配線に接続されたトランジスタと、
    一端がこのトランジスタのソースに接続され他端が前記基準電位配線に接続されたソース抵抗と、
    を有し、
    前記第１のフィンガーに属するトランジスタのソースは、第２のフィンガーに属するトランジスタのゲートに接続されると共に、第１のソース間抵抗を介して前記第ｎのフィンガーに属するトランジスタのソースに接続されており、
    第ｋ（ｋは２乃至（ｎ−１）の自然数）のフィンガーに属するトランジスタのソースは、第（ｋ＋１）のフィンガーに属するトランジスタのゲートに接続されると共に、第ｋのソース間抵抗を介して第（ｋ−１）のフィンガーに属するトランジスタのソースに接続されており、
    第ｎのフィンガーに属するトランジスタのソースは、第１のフィンガーに属するトランジスタのゲートに接続されると共に、第ｎのソース間抵抗を介して第（ｎ−１）のフィンガーに属するトランジスタのソースに接続されていることを特徴とするマルチフィンガー型素子。
  5. 前記第１のソース間抵抗が、アノードが前記第１のフィンガーのトランジスタのソースに接続されカソードが前記第ｎのトランジスタのソースに接続された第１のダイオードであり、
    前記第ｋのソース間抵抗が、アノードがこの第ｋのフィンガーのトランジスタのソースに接続されカソードが第（ｋ−１）のトランジスタのソースに接続された第ｋのダイオードであり、
    前記第ｎのソース間抵抗が、アノードがこの第ｎのフィンガーのトランジスタのソースに接続されカソードが第（ｎ−１）のトランジスタのソースに接続された第ｎのダイオードであることを特徴とする請求項４に記載のマルチフィンガー型素子。
  6. サージ電流が入力される入力配線と基準電位が印加される基準電位配線との間に相互に並列に接続された第１乃至第ｎ（ｎは２以上の自然数）のフィンガーを備えたマルチフィンガー型素子において、
    前記各フィンガーは、ドレインが前記入力配線に接続されたトランジスタと、
    一端がこのトランジスタのソースに接続され他端が前記基準電位配線に接続されたソース抵抗と、
    を有し、
    前記第１乃至第ｎのｎ個のフィンガーのうち第（ｎ−ｍ＋１）（ｍは１乃至（ｎ−２）の自然数）乃至第ｎのｍ個のフィンガーはそのトランジスタのゲートにプレドライバー回路の出力が印加されるドライブ素子であり、
    第ｋ（ｋは１乃至（ｎ−ｍ−１）の自然数）のフィンガーに属するトランジスタのソースは、第（ｋ＋１）のフィンガーに属するトランジスタのゲートに接続されており、
    第（ｎ−ｍ）のフィンガーに属するトランジスタのソースは、第（ｎ−ｍ＋１）乃至ｎのフィンガーに属するトランジスタのゲートに接続されており、
    第（ｎ−ｍ＋１）乃至ｎのフィンガーに属するトランジスタのソースは、第１のフィンガーに属するトランジスタのゲートに接続されていることを特徴とするマルチフィンガー型素子。
  7. 前記入力配線にサージ電流が入力されたときに前記第１のフィンガーに属するトランジスタのゲートに正電位を印加する正電位印加手段を有することを特徴とする請求項６に記載のマルチフィンガー型素子。
  8. サージ電流が入力される入力配線と基準電位が印加される基準電位配線との間に相互に並列に接続された第１乃至第ｎ（ｎは２以上の自然数）のフィンガーを備えたマルチフィンガー型素子において、
    前記各フィンガーは、ドレインが前記入力配線に接続されたトランジスタと、
    一端がこのトランジスタのソースに接続され他端が前記基準電位配線に接続されたソース抵抗と、
    前記入力配線にサージ電流が入力されたときに前記第１のフィンガーに属するトランジスタのゲートに正電位を印加する正電位印加手段と、
    を有し、
    第ｋ（ｋは１乃至（ｎ−１）の自然数）のフィンガーに属するトランジスタのソースは、第（ｋ＋１）のフィンガーに属するトランジスタのゲートに接続されていることを特徴とするマルチフィンガー型素子。
  9. 前記第ｎのフィンガーに属するトランジスタのソースが前記第１のフィンガーに属するトランジスタのゲートに接続されていることを特徴とする請求項８に記載のマルチフィンガー型素子。
  10. 前記正電位印加手段が、一方の電極が前記入力配線に接続され他方の電極が前記第１のフィンガーに属するトランジスタのゲートに接続された容量と、
    一端が前記第１のフィンガーに属するトランジスタのゲートに接続され他端が前記基準電位配線に接続された抵抗と、
    を有することを特徴とする請求項７乃至９のいずれか１項に記載のマルチフィンガー型素子。
  11. 前記正電位印加手段が、アノードが前記入力配線に接続されカソードが前記第１のフィンガーに属するトランジスタのゲートに接続されたダイオードと、
    一端が前記第１のフィンガーに属するトランジスタのゲートに接続され他端が前記基準電位配線に接続された抵抗と、
    を有することを特徴とする請求項７乃至９のいずれか１項に記載のマルチフィンガー型素子。
  12. 前記トランジスタが半導体基板の表面に形成されたＭＯＳ型トランジスタであることを特徴とする請求項１乃至１１のいずれか１項に記載のマルチフィンガー型素子。
  13. 前記各トランジスタのソースがこのトランジスタのチャネル領域に基板抵抗を介して接続されていることを特徴とする請求項１２に記載のマルチフィンガー型素子。
  14. 前記各トランジスタのソースがこのトランジスタとは異なる他のトランジスタのチャネル領域に基板抵抗を介して接続されていることを特徴とする請求項１２に記載のマルチフィンガー型素子。
  15. 前記ソースが前記半導体基板の表面に形成された不純物拡散領域からなり、前記ソース抵抗は、この不純物拡散領域における前記基準電位配線に接続される第１の部分とチャネル領域に接する第２の部分との間の第３の部分の抵抗であることを特徴とする請求項１２乃至１４のいずれか１項に記載のマルチフィンガー型素子。
  16. 前記第３の部分における前記第１の部分から前記第２の部分に向かう方向に直交する方向における長さが、この方向における前記第１の部分の長さ及び前記第２の部分の長さよりも短いことを特徴とする請求項１５に記載のマルチフィンガー型素子。
  17. 前記ソースが前記半導体基板の表面に形成された不純物拡散領域からなり、この不純物拡散領域の表面には、この表面における前記不純物拡散領域とチャネル領域との境界線が延びる方向における両端部及び中央部に形成されこのソースが属するフィンガーとは異なるフィンガーのトランジスタのゲートに接続されたコンタクトと、このコンタクトから前記境界線が延びる方向に離隔して配置され前記基準電位配線に接続されるタップと、が形成されており、
    前記ソース抵抗は、この不純物拡散領域における前記コンタクトと前記タップとの間の部分の抵抗であることを特徴とする請求項１２乃至１４のいずれか１項に記載のマルチフィンガー型素子。
  18. 前記入力配線と前記トランジスタのドレインとの間に夫々ドレイン抵抗が接続されていることを特徴とする請求項１乃至１７のいずれか１項に記載のマルチフィンガー型素子。
  19. 前記トランジスタが半導体基板の表面に形成されたＭＯＳ型トランジスタであり、
    前記ドレインが前記半導体基板の表面に形成された不純物拡散領域からなり、
    前記ドレイン抵抗は、この不純物拡散領域における表面にシリサイド層が形成されないシリサイドブロッキング領域の抵抗であることを特徴とする請求項１８に記載のマルチフィンガー型素子。
  20. 半導体基板の表面に形成されサージ電流が入力される入力配線と基準電位が印加される基準電位配線との間に相互に並列に接続された複数のフィンガーを備えたマルチフィンガー型素子において、
    前記各フィンガーは、ソース及びドレインが前記半導体基板の表面に形成された不純物拡散領域からなり前記ドレインが前記入力配線に接続されたＭＯＳ型トランジスタと、
    一端がこのトランジスタのソースに接続され他端が前記基準電位配線に接続されたソース抵抗と、
    を有し、
    第ｋ（ｋは１乃至（ｎ−１）の自然数）のフィンガーに属するトランジスタのソースは、第（ｋ＋１）のフィンガーに属するトランジスタのゲートに接続されており、
    第ｎのフィンガーに属するトランジスタのソースは、前記第１のフィンガーに属するトランジスタのゲートに接続されており、
    前記ソースを形成する不純物拡散領域の表面には、この表面における前記不純物拡散領域とチャネル領域との境界線が延びる方向における両端部及び中央部に形成されこのソースが属するフィンガーとは異なるフィンガーのゲートに接続されたコンタクトと、このコンタクトから前記境界線が延びる方向に離隔して配置され前記基準電位配線に接続されたタップと、が形成されており、
    前記ソース抵抗は、この不純物拡散領域における前記コンタクトと前記タップとの間の部分の抵抗であることを特徴とするマルチフィンガー型素子。
  21. 半導体基板の表面に形成されサージ電流が入力される入力配線と基準電位が印加される基準電位配線との間に相互に並列に接続された複数のフィンガーを備えたマルチフィンガー型素子において、
    前記各フィンガーは、ソース及びドレインが前記半導体基板の表面に形成された不純物拡散領域からなり、前記ドレインが前記入力配線に接続されたＭＯＳ型のトランジスタと、
    一端が前記トランジスタのソースに接続され他端が前記基準電位配線に接続されたソース抵抗と、
    を有し、
    第２×ｉと第（２×ｉ＋１）（ただし、ｉは１、２、…の整数）のフィンガーのトランジスタ対のソースが共通接続され、共通のソース抵抗を介して前記基準電位配線に接続され、
    初段と最終段のフィンガーのドランジスタは単独で構成され、
    初段のフィンガーのトランジスタのソースとソース抵抗との接続点は、次段の第２と第３のフィンガーのトランジスタの各ゲートに接続され、
    前記第２×ｉと第（２×ｉ＋１）（ただし、ｉは１、２、…の整数）のフィンガーのトランジスタの共通ソースとソース抵抗の接続点は、次段の第２×（ｉ＋１）と第｛２×（ｉ＋１）＋１｝のフィンガーのトランジスタの各ゲートに接続されるか、次段が最終段である場合、最終段のフィンガーのトランジスタのゲートに接続され、
    最終段のフィンガーのトランジスタのソースとソース抵抗の接続点は、初段のフィンガーのトランジスタのゲートに接続されていることを特徴とするマルチフィンガー型素子。
  22. 前記ソース抵抗がソース電極上の配線部に形成されてなる、ことを特徴とする請求項２１記載のマルチフィンガー型素子。
  23. 半導体基板の表面に形成されサージ電流が入力される入力配線と基準電位が印加される基準電位配線との間に相互に並列に接続された複数のフィンガーを備えたマルチフィンガー型素子において、
    前記各フィンガーは、ソース及びドレインが前記半導体基板の表面に形成された不純物拡散領域からなり、ドレインが前記入力配線に接続されソースが基準電位配線に接続されたＭＯＳ型のトランジスタを有し、
    第２×ｉと第（２×ｉ＋１）（ただし、ｉは１、２、…の整数）のフィンガーのトランジスタ対のソースは共通接続されて前記基準電位配線に接続され、
    初段と最終段のフィンガーのドランジスタは単独で構成され、
    各段のフィンガーに対応して、ドレインが前記入力配線に接続され、ソースがソース抵抗を介して前記基準電位配線に接続されたトリガー用のトランジスタを備え、
    第２×ｉと第（２×ｉ＋１）のフィンガーに対応する第２×ｉと第（２×ｉ＋１）のトリガー用のトランジスタのソースは共通接続され、
    初段のトリガー用のトランジスタのソースとソース抵抗の接続点は、次段の第２と第３のフィンガーのトランジスタのゲートと、前記第２と第３のフィンガーに対応する第２と第３のトリガー用のトランジスタのゲートに共通接続され、
    第２×ｉと第（２×ｉ＋１）（ただし、ｉは１、２、…の整数）のフィンガーに対応する第２×ｉと第（２×ｉ＋１）のトリガー用のトランジスタの共通接続されたソースとソース抵抗の接続点は、次段の第２×（ｉ＋１）と第｛２×（ｉ＋１）＋１｝のフィンガーのトランジスタのゲートと、第２×（ｉ＋１）と第｛２×（ｉ＋１）＋１｝のフィンガーに対応する第２×（ｉ＋１）と第｛２×（ｉ＋１）＋１｝のトリガー用のトランジスタのゲートに共通接続されるか、または、最終段のフィンガーのトランジスタのゲートと前記最終段のフィンガーに対応するトリガー用のトランジスタのゲートに共通接続され、
    前記最終段のフィンガーに対応するトリガー用のトランジスタのソースとソース抵抗の接続点は、前記初段のフィンガーのトランジスタのゲートと前記初段のフィンガーに対応するトリガー用のトランジスタのゲートに共通に接続されていることを特徴とするマルチフィンガー型素子。
  24. 半導体基板の表面に形成されサージ電流が入力される入力配線と基準電位が印加される基準電位配線との間に相互に並列に接続された複数のフィンガーを備えたマルチフィンガー型素子において、
    前記各フィンガーは、ソース及びドレインが前記半導体基板の表面に形成された不純物拡散領域からなり前記ドレインが前記入力配線に接続されたＭＯＳ型のトランジスタと、
    一端が前記トランジスタのソースに接続され他端が前記基準電位配線に接続されたソース抵抗と、
    を有し、
    第２×ｉと第（２×ｉ＋１）（ただし、ｉは１、２、…の整数）のフィンガーのトランジスタ対のソースが共通接続され、共通のソース抵抗を介して前記基準電位配線に接続され、
    初段と最終段のフィンガーのドランジスタは単独で構成され、
    初段のフィンガーのトランジスタのソースとソース抵抗の接続点は、次段の第２と第３のフィンガーのトランジスタの各ゲートに接続されるとともに、第６のフィンガーのトランジスタのゲートに接続され、
    前記第２×ｉと第（２×ｉ＋１）（ただし、ｉは１、２、…の整数）のフィンガーのトランジスタの共通ソースとソース抵抗の接続点は、次段の第２×（ｉ＋１）と第｛２×（ｉ＋１）＋１｝のフィンガーのトランジスタの各ゲートに接続され、第｛２×（ｉ＋２）＋１｝のフィンガー又は初段のフィンガーのトランジスタのゲートに接続され、
    前記最終段のフィンガーのトランジスタのソースとソース抵抗の接続点は、前記初段のフィンガーのトランジスタのゲートに接続されていることを特徴とするマルチフィンガー型素子。
  25. 請求項１乃至２４のいずれか１項に記載のマルチフィンガー型素子を備えた半導体装置。
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