JP5471568B2 - 検証プログラム、検証方法、および検証装置 - Google Patents

Description

本発明は、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関する回路モデルを検証する検証プログラム、検証方法、および検証装置に関する。

従来より、ＢＳＩＭ（Ｂｅｒｋｅｌｅｙ Ｓｈｏｒｔ−Ｃｈａｎｎｅｌ ＩＧＦＥＴ ＭＯＤＥＬ）と呼ばれる回路シミュレーションで用いる回路モデルが知られている（たとえば、下記特許文献１，２を参照。）。回路モデルでは、ＭＯＳＦＥＴ内で形成されるＰＮ接合ダイオードを電流源と容量素子に置き換えていた。ここで、ＭＯＳＦＥＴ内に形成されるＰＮ接合ダイオードと、当該ＰＮ接合ダイオードが電流源と容量素子に置き換えられている例を示す。

図１５は、従来のトランジスタに関する縦構造の一例を示す説明図である。図１５では、ＮチャネルＭＯＳＦＥＴ（以下「ＮＭＯＳ」と称する。）の縦構造１５００と、当該ＮＭＯＳに電圧が印加された場合に形成される空乏層１１１とを示す。縦構造１５００は、ゲート電極１０１と、ゲート絶縁膜１０２と、ソース領域１０７と、ドレイン領域１０８と、基板１０９と、素子分離１１０とを備えている。

基板１０９は、Ｐ型であり、基板領域とは、ＮＭＯＳにおいては基板１０９を示すこととする。ソース領域１０７は、Ｎ型の領域であって、当該表面から深い側に形成されるソース領域１０３と、当該表面から浅い側に形成されるソース領域１０５とによって形成されている。ドレイン領域１０８は、Ｎ型の領域であって、当該表面から深い側に形成されるドレイン領域１０４と、当該表面から浅い側に形成されるドレイン領域１０６とによって形成されている。

縦構造１５００では、空乏層１１１が形成される。さらに、当該縦構造１５００においては、ソース領域１０７および基板１０９によってＰＮ接合ダイオードが形成され、ドレイン領域１０８および基板１０９よってＰＮ接合ダイオードが形成される。

回路モデルにおいて、ソース領域１０７および基板１０９によって形成されるＰＮ接合ダイオードが、縦構造内の各位置によって分類される。ソース領域１０７および基板１０９によって形成されるＰＮ接合ダイオードでは、ゲート電極１０１側にＰＮ接合ダイオード１１２と、ソース領域１０７の底面側にＰＮ接合ダイオード１１４と、素子分離１１０側にＰＮ接合ダイオード１１６とに分類される。

そして、回路モデルにおいて、ドレイン領域１０８および基板１０９によって形成されるＰＮ接合ダイオードが、縦構造内の位置によって複数のＰＮ接合ダイオードに分類される。ドレイン側ＰＮ接合ダイオードでは、ゲート電極１０１側にＰＮ接合ダイオード１１３と、ドレイン領域１０８の底面側にＰＮ接合ダイオード１１５と、素子分離１１０側にＰＮ接合ダイオード１１７とに分類される。

また、ＰチャネルＭＯＳＦＥＴ（以下、「ＰＭＯＳ」と称する。）の場合には、ソース領域１０７とドレイン領域１０８がＰ型の領域であって、ウェル領域がＮ型の領域となる。よって、ＰＭＯＳでは、図に示すＰＮ接合ダイオードの極性と逆の極性となる。

図１６は、従来のＮＭＯＳの等価回路例を示す説明図である。まず、等価回路１６００で示されているＧがゲート電極１０１を示し、Ｓがソース領域１０７に接触して形成されるソース電極を示し、Ｄがドレイン領域１０８に接触して形成されるドレイン電極を示し、Ｂが基板１０９に接触して形成される基板電極を示している。

ここで、ＰＮ接合ダイオードの電気特性では、アノードとカソード間の電圧、温度および形状パラメータで決まる電流（以下、「接合リーク」と称する。）と、アノードとカソード間の電圧、温度および形状パラメータで決まる容量（以下、「接合容量」と称する。）をもつ。よって、ＰＮ接合ダイオードは、接合容量）と接合リークとで表すことができる。

したがって、等価回路１６００では、ＰＮ接合ダイオード１１２が接合容量ＣＪＧ_Sと接合リークＪＬＧ_Sとで表され、ＰＮ接合ダイオード１１３が接合容量ＣＪＧ_Dと接合リークＪＬＧ_Dとで表されている。

さらに、等価回路１６００では、ＰＮ接合ダイオード１１４が接合容量ＣＪ_Sと接合リークＪＬ_Sとで表され、ＰＮ接合ダイオード１１５が接合容量ＣＪ_Dと接合リークＪＬ_Dとで表されている。

そして、等価回路１６００では、ＰＮ接合ダイオード１１６が接合容量ＣＪＳＷ_Sと接合リークＪＬＳＷ_Sとで表され、ＰＮ接合ダイオード１１７が接合容量ＣＪＳＷ_Dと接合リークＪＬＳＷ_Dとで表されている。また、等価回路１６００内の基板抵抗Ｒｓｕｂは基板１０９内の電流の流れにくさを抵抗で表している。

半導体集積回路のタイミング歩留まりを上げるためには、回路内の遅延のシミュレーションが実測と一致していることが重要である。回路内の遅延は、接合容量が大きな影響を及ぼすため、接合容量をシミュレーションで精度良く再現することが必須である。

図１７は、ゲート側の接合容量および接合リークに関する従来の等価回路例を示す説明図である。等価回路１７００では、接合容量ＣＪＧ_Sおよび接合リークＪＬＧ_Sと、接合容量ＣＪＧ_Dおよび接合リークＪＬＧ_Dのみが示されている。等価回路１７００では、ゲート電極Ｇとソース電極Ｓとドレイン電極Ｄとを共通電位に接地し、基板電極Ｂと接地の間にバイアスＶ_bsと小信号交流電源が配置されている。基板抵抗Ｒｓｕｂに関しては、接合リークＪＬＧ_Sと接合リークＪＬＧ_Dと比較して小さいので無視している。

図１８は、接合リークが抵抗素子に置き換えられた場合に関する従来の等価回路例を示す説明図である。等価回路１８００では、図１７で示した等価回路１７００内の接合リークＪＬＧ_Sが接合抵抗ＲＪＬＧ_Sに置き換えられ、等価回路１７００内の接合リークＪＬＧ_Dが接合抵抗ＲＪＬＧ_Dに置き換えられている。なお、回路モデルでは、等価回路１７００の接続関係および各係数の値が定義されているが、ここでは詳細については省略し、等価回路１７００を回路モデルとして説明する。

また、Ｖｂｓ＝Ｖｂｄなら特殊なプロセスでない限り接合容量ＣＪＧ_Sと接合容量ＣＪＧ_Dは、同一の容量値であり、接合抵抗ＲＪＬＧ_Sと接合抵抗ＲＪＬＧ_Dは、同一の抵抗値である。よって、ＣＪＧ＝ＣＪＧ_S＝ＣＪＧ_Dとし、ＲＪＬＧ＝ＲＪＬＧ_S＝ＲＪＬＧ_Dとする。ＢＳＩＭ４．６．２では、接合容量ＣＪＧを下記式（１）の様に表す。

ここで、Ｔは温度であり、ＴＮＯＭ，ＣＪＳＷＧＳ，ＰＢＳＷＧＳ，ＭＪＳＷＧＳ，ＴＣＪＳＷＧ，ＴＰＢＳＷＧは、ＢＳＩＭ４．６．２のパラメータである（たとえば、下記非特許文献１を参照。）。なお、上記式（１）のＣＪＳＷＧＳ（Ｔ）およびＰＢＳＷＧＳ（Ｔ）は、それぞれ上記式（２）と上記式（３）である。

たとえば、温度Ｔ＝ＴＮＯＭ（＝室温）とすると、上記式（１）にＴ＝ＴＮＯＭが代入されると下記式（４）となる。

従来では、上記式（４）により接合容量ＣＪＧが算出されていた。また、アドミタンスとコンダクタンスとサセプタンスは等価回路１８００から下記式（５）〜（７）の様に表すことができる。

なお、ＣＪＧ＝ＣＪＧ_S＝ＣＪＧ_D、ＲＪＬＧ＝ＲＪＬＧ_S＝ＲＪＬＧ_Dである。ここで、Ｙ_cnvがアドミタンスであり、Ｇ_cnvがコンダクタンスであり、Ｂ_cnvがサセプタンスである。上記式（７）よりＣＪＧは下記式（８）の様に表すことができる。

実測の際には、測定者がサセプタンスＢ／２ωを測定することで接合容量ＣＪＧを測定していることとしている。

また、図示していないが、短チャネル効果のためにソース領域とドレイン領域との間で基板よりも相対的に濃度が高い領域（以下、「中間ノード」と称する。）が形成されていた。

特開２００３−６８７５６号公報 特開２００６−１１９７１６号公報

Ｗｅｎｗｅｉ（Ｍｏｒｇａｎ） Ｙａｎｇ、外１１名、"ＢＳＩＭ４．６．２ ＭＯＳＦＥＴ ＭＯＤＥＬ Ｕｓｅｒ’ｓ Ｍａｎｕａｌ"、［online］、２００８、Ｄｅｐａｒｔｍｅｎｔ Ｏｆ Ｅｌｅｃｔｒｉｃａｌ Ｅｎｇｉｎｅｅｒｉｎｇ ａｎｄ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅｓ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｃａｌｉｆｏｒｎｉａ，Ｂｅｒｋｅｌｅｙ，ＣＡ ９４７２０［２００９年１２月１１日検索］、インターネット［ＵＲＬ：http://www-device.eecs.berkeley.edu/~bsim3/BSIM4/BSIM462/doc/BSIM462_Manual.pdf］

しかしながら、近年では、微細化によってゲート長が短くなることで中間ノード直下にソース領域１０３と基板１０９とで形成される空乏層１１１と、ドレイン領域１０４と基板１０９とにより形成される空乏層とが接近もしくは重なりあうことがあった。

図１８で示した等価回路１８００を入力として上記式（４）により接合容量ＣＪＧを算出すると、中間ノード直下に広がる空乏層１１１の影響により接合容量ＣＪＧが実測と合わないという問題点があった。よって、シミュレーションの精度が低くなってしまう問題点があった。

本発明の一観点によれば、電界効果トランジスタに関する回路モデル内から、ソース領域と基板領域との接合を表す第１の接合抵抗および第１の接合容量と、ドレイン領域と前記基板領域との接合を表し、前記第１の接合抵抗と同一抵抗値である第２の接合抵抗および前記第１の接合容量と同一容量値である第２の接合容量とを備える並列回路と、当該並列回路と基板電極とを接続する接続抵抗を検出する検出手段と、前記検出手段により検出された並列回路内の前記第１および第２の接合抵抗と前記検出手段により検出された接続抵抗とが振幅の変化に与える影響を示す第１の係数を、前記第１および第２の接合抵抗の値と前記接続抵抗の値とに基づいて算出する第１の係数算出手段と、前記検出手段により検出された並列回路内の前記第１および第２の接合容量と前記接続抵抗とが位相の変化に与える影響を示す第２の係数を、前記第１および第２の接合容量の値および前記接続抵抗の値に基づいて算出する第２の係数算出手段と、前記第１の係数算出手段により算出された第１の係数と前記第２の係数算出手段により算出された第２の係数との合計値を用いて前記第１および第２の接合容量の値を補正する補正手段と、前記補正手段により補正された補正結果を出力する出力手段と、を備える検証装置が提供される。

本検証プログラム、検証方法、および検証装置によれば、空乏層による影響を再現することでシミュレーションの精度を向上することができるという効果を奏する。

空乏層が重なりあう例を示す説明図である。 本発明のＮＭＯＳの等価回路例を示す説明図である。 ゲート側の接合容量および接合リークに関する等価回路例を示す説明図である。 接合リークが抵抗素子に置き換えられた例を示す説明図である。 実施の形態にかかる検証装置のハードウェア構成を示すブロック図である。 検証装置の機能的構成を示すブロック図である。 接続抵抗値算出部６０３の詳細を示す説明図である。 接続抵抗Ｒｄｅｐの詳細を示す説明図である。 式（２６）の生成に関する説明図（その１）である。 式（２６）の生成に関する説明図（その２）である。 補正結果の一例を示す説明図である。 検証装置６００による検証処理手順の一例を示すフローチャートである。 図１２で示した接続抵抗値の算出処理（ステップＳ１２０９）の詳細な説明を示すフローチャートである。 図１２で示したＢ_new／２ωの算出処理（ステップＳ１２１２）の詳細な説明を示すフローチャートである。 従来のトランジスタに関する縦構造の一例を示す説明図である。 従来のＮＭＯＳの等価回路例を示す説明図である。 ゲート側の接合容量および接合リークに関する従来の等価回路例を示す説明図である。 接合リークが抵抗素子に置き換えられた場合に関する従来の等価回路例を示す説明図である。

以下に添付図面を参照して、本発明にかかる検証プログラム、検証方法、および検証装置の好適な実施の形態を詳細に説明する。まず、空乏層が重なりあう場合について詳細に説明する。

図１は、空乏層が重なりあう例を示す説明図である。ここでは、縦構造１５００と異なる箇所のみ説明する。縦構造１００では、空乏層１１１のうちソース領域１０３と基板１０９とのゲート電極側へ広がる空乏層（以下、「第１の空乏層」と称する。）と、空乏層１１１のうちドレイン領域１０４と基板１０９とのゲート電極側へ広がる空乏層（以下、「第２の空乏層」と称する。）とが重なっている例を示している。中間ノード１１８は、短チャネル効果を抑制するために基板１０９のＰ型よりも相対的に濃度が高いＰ型に形成されている。

よって、上述の第１の空乏層と第２の空乏層とは、それぞれ中間ノード１１８を避けて広がり中間ノード１１８直下の領域１１９において接近、もしくは重なりあってしまう。ゲート長が、長ければ重なりにくく、短ければ重なりやすいため、微細化によって当該領域１１９による影響が顕著に表れるようになった。

ここで、空乏層とは、電子や正孔がほとんど存在しない領域である。本実施の形態では、領域１１９を接続抵抗Ｒｄｅｐで表し、領域１１９は第１の空乏層と第２の空乏層が離れていれば基板１０９と同様に抵抗値は小さく、第１の空乏層と第２の空乏層が接近または接触して空乏化されていれば抵抗値は大きくなるように表す。

また、本実施の形態では、空乏層による影響を接続抵抗Ｒｄｅｐで表した等価回路を入力として当該等価回路がシミュレーションされる例を説明する。まず、接続抵抗Ｒｄｅｐを備えている等価回路について説明する。

（トランジスタの等価回路）
図２は、本発明のＮＭＯＳの等価回路例を示す説明図である。ここでは、図１６で示した等価回路１６００と異なる点のみを説明する。等価回路２００では、接合容量ＣＪＧ_Sおよび接合リークＪＬＧ_Sと、接合容量ＣＪＧ_Dおよび接合リークＪＬＧ_Dとが、接続抵抗Ｒｄｅｐを介して基板抵抗Ｒｓｕｂと接続されている。なお、ＢＰが、中間ノード１１８を示している。

（ゲート側の接合容量および接合リークに関する等価回路）
図３は、ゲート側の接合容量および接合リークに関する等価回路例を示す説明図である。等価回路３００では、接合容量ＣＪＧ_Sおよび接合リークＪＬＧ_Sと、接合容量ＣＪＧ_Dおよび接合リークＪＬＧ_Dと、接続抵抗Ｒｄｅｐのみが示され、他の接合容量および接合リークは、省略されている。等価回路３００では、ゲート電極Ｇとソース電極Ｓとドレイン電極Ｄとを共通電位に接地し、基板電極Ｂと接地の間にバイアス（ここでは、Ｖ_bs＝Ｖ_bd）と小信号交流電源が配置されている。基板抵抗Ｒｓｕｂに関しては、接合リークＪＬＧ_Sと接合リークＪＬＧ_Dと比較して小さいので無視している。

（接合リークが接合抵抗に置き換えられた等価回路）
図４は、接合リークが抵抗素子に置き換えられた例を示す説明図である。上述した様に接合リークは、接合抵抗に置き換えることができる。よって、等価回路４００では、図３で示した等価回路３００の接合リークＪＬＧ_Sが接合抵抗ＲＪＬＧ_Sに置き換えられ、等価回路３００の接合リークＪＬＧ_Dが接合抵抗ＲＪＬＧ_Dに置き換えられている。

また、Ｖｂｓ＝Ｖｂｄであるから、特殊なプロセスでない限り接合容量ＣＪＧ_Sと接合容量ＣＪＧ_Dは、同一の容量値であり、接合抵抗ＲＪＬＧ_Sと接合抵抗ＲＪＬＧ_Dは、同一抵抗値である。

回路モデルでは、等価回路４００の接続関係および各係数の値が定義されているが、ここでは詳細については省略し、等価回路４００を回路モデルとして説明する。なお、等価回路４００は、コンピュータがアクセス可能な記憶装置に記憶されている。

（検証装置のハードウェア構成）
図５は、実施の形態にかかる検証装置のハードウェア構成を示すブロック図である。図５において、検証装置は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）５０１と、ＲＯＭ（Ｒｅａｄ‐Ｏｎｌｙ Ｍｅｍｏｒｙ）５０２と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）５０３と、磁気ディスクドライブ５０４と、磁気ディスク５０５と、光ディスクドライブ５０６と、光ディスク５０７と、ディスプレイ５０８と、Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）５０９と、キーボード５１０と、マウス５１１と、スキャナ５１２と、プリンタ５１３と、を備えている。また、各構成部はバス５００によってそれぞれ接続されている。

ここで、ＣＰＵ５０１は、検証装置の全体の制御を司る。ＲＯＭ５０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ５０３は、ＣＰＵ５０１のワークエリアとして使用される。磁気ディスクドライブ５０４は、ＣＰＵ５０１の制御にしたがって磁気ディスク５０５に対するデータのリード／ライトを制御する。磁気ディスク５０５は、磁気ディスクドライブ５０４の制御で書き込まれたデータを記憶する。

光ディスクドライブ５０６は、ＣＰＵ５０１の制御にしたがって光ディスク５０７に対するデータのリード／ライトを制御する。光ディスク５０７は、光ディスクドライブ５０６の制御で書き込まれたデータを記憶したり、光ディスク５０７に記憶されたデータをコンピュータに読み取らせたりする。

ディスプレイ５０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ５０８は、たとえば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。

インターフェース（以下、「Ｉ／Ｆ」と略する。）５０９は、通信回線を通じてＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、インターネットなどのネットワーク５１４に接続され、このネットワーク５１４を介して他の装置に接続される。そして、Ｉ／Ｆ５０９は、ネットワーク５１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ５０９には、たとえばモデムやＬＡＮアダプタなどを採用することができる。

キーボード５１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス５１１は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。

スキャナ５１２は、画像を光学的に読み取り、検証装置内に画像データを取り込む。なお、スキャナ５１２は、ＯＣＲ（Ｏｐｔｉｃａｌ Ｃｈａｒａｃｔｅｒ Ｒｅａｄｅｒ）機能を持たせてもよい。また、プリンタ５１３は、画像データや文書データを印刷する。プリンタ５１３には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。

（検証装置の機能的構成）
図６は、検証装置の機能的構成を示すブロック図である。検証装置６００は、検出部６０１と、抽出部６０２と、接続抵抗値算出部６０３と、接合抵抗値算出部６０４と、接合容量値算出部６０５と、第１の係数算出部６０６と、第２の係数算出部６０７と、補正部６０８と、出力部６０９とを含む構成である。各機能（検出部６０１〜出力部６０９）は、具体的には、たとえば、図５に示したＲＯＭ５０２、ＲＡＭ５０３、磁気ディスク５０５、光ディスク５０７などの記憶装置に記憶されたプログラムをＣＰＵ５０１に実行させることにより、または、Ｉ／Ｆ５０９により、その機能を実現する。

まず、検出部６０１が、電界効果トランジスタに関する回路モデル内から、ソース領域と基板領域との接合を表す第１の接合抵抗および第１の接合容量を検出する。そして、検出部６０１が、回路モデル内から、ドレイン領域と基板領域との接合を表し、第１の接合抵抗と同一抵抗値である第２の接合抵抗および第１の接合容量と同一容量値である第２の接合容量とを備える並列回路を検出する。さらに、検出部６０１が、回路モデル内から、当該並列回路と基板電極とを接続する接続抵抗を検出する。

具体的には、たとえば、ＣＰＵ５０１が、記憶装置にアクセスして等価回路４００から、接合容量ＣＪＧ_Sおよび接合抵抗ＲＪＬＧ_Sと、接合容量ＣＪＧ_Dおよび接合抵抗ＲＪＬＧ_Dとを備える並列回路を検出する。さらに、具体的には、たとえば、ＣＰＵ５０１が、等価回路４００内から接続抵抗Ｒｄｅｐを検出する。

つぎに、抽出部６０２は、接続抵抗Ｒｄｅｐに関するパラメータと、接合容量ＣＪＧに関するパラメータと、接合抵抗ＲＪＬＧに関するパラメータを抽出する。各パラメータは、等価回路４００内に定義されている、またはＣＰＵ５０１がアクセス可能な記憶装置に等価回路４００と関連付けられて記憶されている。各パラメータに関しては、後述する。

抽出部６０２の具体的な処理については、たとえば、ＣＰＵ５０１が、等価回路４００から、当該等価回路４００内に定義されている各パラメータを抽出する。または、たとえば、ＣＰＵ５０１が、等価回路４００に関するパラメータを記憶する記憶装置にアクセスして各パラメータを抽出する。また、後述する空乏層１１１の第１の幅および空乏層１１１の第２の幅については、パラメータとして等価回路４００内に定義されている値を抽出してもよいが、本実施の形態では、接続抵抗値算出部６０３において算出することとする。つぎに、接続抵抗Ｒｄｅｐの算出について詳細に説明する。

図７は、接続抵抗値算出部６０３の詳細を示す説明図である。接続抵抗値算出部６０３は、接続抵抗値を算出する機能である。そして、接続抵抗値算出部６０３は、第１の空乏層幅算出部７０１と、第２の空乏層幅算出部７０２と、領域幅算出部７０３と、判断部７０４と、抵抗率算出部７０５と、接続抵抗値算出部７０６と、を含む構成である。

第１の空乏層幅算出部７０１は、第１の初期幅とソース電極と基板電極間の電圧値とに基づいて空乏層の第１の幅を算出する。

第２の空乏層幅算出部７０２は、第２の初期幅とドレイン電極と基板電極間の電圧値とに基づいて空乏層の第２の幅を算出する。

つぎに、領域幅算出部７０３は、ゲート長と第１の長さと第２の長さとの合計値を算出する。そして、領域幅算出部７０３は、当該合計値から空乏層の第１の幅と空乏層の第２の幅との合計値を引くことで第１の空乏層のドレイン領域側の端部から第２の空乏層のソース領域側の端部までの第３の幅を算出する。第３の幅は、接続抵抗によって表される領域の幅である。

そして、抵抗率算出部７０５は、基板領域の抵抗値に関する係数を領域幅算出部７０３により算出された第３の幅で割ることで接続抵抗によって表される領域での抵抗率を算出する。

そして、接続抵抗値算出部７０６は、接続抵抗の値を抵抗率算出部７０５により算出された抵抗率をゲート幅で割ることで算出する。

まず、第１の空乏層幅算出部７０１と、第２の空乏層幅算出部７０２との詳細な処理に関する式を説明し、つぎに、領域幅算出部７０３と、抵抗率算出部７０５と、接続抵抗値算出部７０６との詳細な処理に関する式を説明する。

図８は、接続抵抗Ｒｄｅｐの詳細を示す説明図である。縦構造８００では、接続抵抗Ｒｄｅｐに関して示している。接続抵抗Ｒｄｅｐは、中間ノード１１８直下でのソース領域１０３および基板１０９による空乏化の影響とドレイン領域１０４および基板１０９による空乏化の影響を表している。

Ｌは、ゲート長である。Ｌ_offsetは、ソース領域１０３のうちゲート電極１０１側の端部から、ゲート電極１０１のうちソース領域１０３側の端部までの第１の長さである。さらに、Ｌ_offsetは、ドレイン領域１０４のうちゲート電極１０１側の端部から、ゲート電極１０１のうちドレイン領域１０４側の端部までの第２の長さである。特殊なプロセスでない限り、第１の長さおよび第２の長さは、同一である。

そして、Ｗ_sは、空乏層１１１のうちソース領域１０３と基板１０９とのゲート電極１０１側へ広がる空乏層の第１の幅であり、Ｗ_dは、空乏層１１１のうちドレイン領域１０４と基板１０９とのゲート電極１０１側へ広がる空乏層１１１の第２の幅である。ＳＰは、第１の空乏層のドレイン領域側の端部から第２の空乏層のソース領域側の端部までの第３の幅である。第３の幅ＳＰの算出については後述する。

接続抵抗Ｒｄｅｐに関するパラメータは、ゲート長Ｌと、第１および第２の長さＬ_offsetと、空乏層１１１の第１の幅Ｗ_sと、空乏層１１１の第２の幅Ｗ_dと、基板領域の抵抗値に関する係数である。なお、ゲート長Ｌは、下記式（１９）で算出されることとしてもよい。

さらに、接続抵抗Ｒｄｅｐに関するパラメータは、ソース電極と基板電極間の電圧値（Ｖ_bs）と、ドレイン電極と基板電極間の電圧値（Ｖ_bd）である。

本実施の形態では、空乏層１１１の第１の幅Ｗ_sおよび空乏層１１１の第２の幅Ｗ_dについては、第１の空乏層幅算出部７０１および第２の空乏層幅算出部７０２によりそれぞれ算出する。

具体的には、空乏層１１１の第１の幅Ｗ_sおよび空乏層１１１の第２の幅Ｗ_dは、ＰＮ接合がステップジャンクションであり、かつソース領域１０７とドレイン領域１０８の不純物濃度がチャネル不純物濃度より十分大きいと仮定するとそれぞれ下記式（９）および式（１０）で表現される。

ここで、ε_siはＳｉの誘電率であり、ｑは電気素量であり、Ｎ_aはチャネル不純物濃度であり、φ_biは内蔵電位である。そして、上記式（９）から下記式（１１）が表され、上記式（１０）から下記式（１２）が表される。

ここで、Ｗ０は、ソース電極Ｓと基板電極Ｂ間の電圧値（Ｖ_bs）が０の場合においてソース領域１０３と基板１０９とにより形成される空乏層１１１の第１の初期幅である。かつＷ０は、ドレイン電極Ｄと基板電極Ｂ間の電圧値（Ｖ_bd）が０の場合においてドレイン領域１０４と基板１０９とにより形成される空乏層１１１の第２の初期幅である。特殊なプロセスでない限り第１の初期幅と第２の初期幅は、同一であるため、本実施の形態では、いずれもＷ０で表す。

Ｍは、深いＰＮ接合の空乏層幅のバイアス依存係数であり、φ_biは、深いＰＮ接合の内蔵電位である。Ｗ０、Ｍ、φ_biは、ステップジャンクションであると仮定すると一意に決まるが、実際のＰＮ接合はステップジャンクションとは限らないため、フィッティングパラメータとしている。Ｗ０とＭとφ_biについては、接続抵抗Ｒｄｅｐに関するパラメータとして回路モデル内に定義されている、またはＣＰＵ５０１がアクセス可能な記憶装置に記憶されていることとする。

第１の空乏層幅算出部７０１の詳細については、たとえば、ＣＰＵ５０１が、抽出したパラメータを上記式（１１）に代入して空乏層１１１の第１の幅Ｗ_sを算出する。

第２の空乏層幅算出部７０２の詳細については、たとえば、ＣＰＵ５０１が、抽出したパラメータを上記式（１２）に代入して空乏層１１１の第２の幅Ｗ_dを算出する。

上記式（１１）および式（１２）については、等価回路４００内に定義されているか、ＣＰＵ５０１がアクセス可能な記憶装置に記憶されていることとする。

つぎに、領域幅算出部７０３と、抵抗率算出部７０５と、接続抵抗値算出部７０６との詳細な処理について説明する。接続抵抗Ｒｄｅｐは、ゲート長Ｌと、ゲート幅であるＷと、空乏層１１１の第１の幅Ｗ_sと、空乏層１１１の第２の幅Ｗ_dとを用いて下記式（１３）で表される。

ここで、ρはＷｅｌｌの抵抗率［Ω・ｍ］であり、Ｌ_Hは中間ノード１１８の最も深い箇所からソース領域またはドレイン領域の最も深い箇所までの距離［ｍ］であり、Ｗはゲート幅である。Ｒ_H［Ω・ｍ２］は、ρ［Ω・ｍ］×Ｌ_H［ｍ］であり、フィッティングパラメータである。Ｒ_Hとゲート幅Ｗは、接続抵抗Ｒｄｅｐに関するパラメータである。なお、Ｗは、後述する下記式（２０）で算出されることとしてもよい。

また、上記式（１３）の分母のうち（Ｌ＋２Ｌ_offset−Ｗ_s−Ｗ_d）が、第３の幅ＳＰである。

領域幅算出部７０３の詳細については、たとえば、ＣＰＵ５０１が、上記式（１３）の分母のうち（Ｌ＋２Ｌ_offset−Ｗ_s−Ｗ_d）を実施することで第３の幅ＳＰを算出する。

ＲｄｅｐＷは、Ｒ_H［Ω・ｍ２］／（Ｌ＋２Ｌ_offset−Ｗ_s−Ｗ_d）［ｍ］であり、接続抵抗Ｒｄｅｐで表される領域での抵抗率である。

抵抗率算出部７０５の詳細については、たとえば、ＣＰＵ５０１が、上記式（１３）内のＲ_Hを第３の幅ＳＰで割ることで抵抗率ＲｄｅｐＷを算出する。

そして、接続抵抗値算出部７０６の詳細については、たとえば、ＣＰＵ５０１が、上記式（１３）内の抵抗率ＲｄｅｐＷとゲート幅Ｗにより接続抵抗Ｒｄｅｐを算出する。なお、上記式（１３）は、ＣＰＵ５０１がアクセス可能な記憶装置に記憶されているか、または等価回路で定義されていることとする。

第３の幅ＳＰが０になると上記式（１３）では、発散するが、第３の幅ＳＰが０になる場合は、第１の空乏層と第２の空乏層とが接触することを意味し、図１で示した様に第１の空乏層と第２の空乏層とが重なっていることを意味する。実際には、空乏層であっても僅かながらにキャリアが存在するため、抵抗値が無限大にはならない。

そこで、あらかじめ利用者が、抵抗率ＲｄｅｐＷに上限値をフィッティングパラメータとして決定する。上限値をＲｄｅｐＷｍａｘとする。上限値ＲｄｅｐＷｍａｘは、接続抵抗Ｒｄｅｐに関するパラメータである。

判断部７０４は、領域幅算出部７０３により算出された幅が０以下であるか否かを判断する。そして、接続抵抗値算出部７０６は、判断部７０４により０以下であると判断された場合、指定抵抗率をゲート幅で割ることで接続抵抗値を算出する。具体的には、たとえば、ＣＰＵ５０１が、第３の幅ＳＰが０以下であるか否かを判断する。

そして、たとえば、ＣＰＵ５０１が、０以下であると判断した場合には、抵抗率ＲｄｅｐＷに上限値ＲｄｅｐＷｍａｘを設定し、抵抗率ＲｄｅｐＷをゲート幅Ｗで割ることで接続抵抗Ｒｄｅｐの値を算出する。

判断部７０４は、さらに、抵抗率算出部７０５により算出された抵抗率が指定抵抗率より大きいか否かを判断する。そして、接続抵抗値算出部７０６は、判断部７０４により抵抗率が指定抵抗率より大きいと判断された場合、指定抵抗率をゲート幅で割ることで接続抵抗値を算出する。

具体的には、たとえば、ＣＰＵ５０１が、第３の幅ＳＰが０より大きいと判断した場合、さらに、抵抗率ＲｄｅｐＷが上限値ＲｄｅｐＷｍａｘより大きいか否かを判断し、大きいと判断した場合、抵抗率ＲｄｅｐＷに上限値ＲｄｅｐＷｍａｘを設定する。そして、たとえば、ＣＰＵ５０１が、抵抗率ＲｄｅｐＷをゲート幅Ｗで割ることでＲｄｅｐを算出する。

上記式（１３）で示す様に抵抗率ＲｄｅｐＷには、ゲート長Ｌの依存性とソース電極Ｓと基板電極Ｂ間の電圧依存性とドレイン電極Ｄと基板電極Ｂ間の電圧依存性をもつ。ゲート長Ｌが大きいと抵抗率ＲｄｅｐＷが小さくなり、従来と同様にＰＮ接合ダイオード１１２とＰＮ接合ダイオード１１３が接続抵抗Ｒｄｅｐを介さずに直接基板電極Ｂに接続されることとなる。

一方、ソース電極Ｓと基板電極Ｂ間やドレイン電極Ｄと基板電極Ｂ間に逆バイアスがかかると、深い接合による空乏層が広がり、ゲート長Ｌによっては深い接合による空乏層が重なることが表現される。

つぎに、接合容量値算出部６０５が、接合容量ＣＪＧ_Sおよび接合容量ＣＪＧ_Dを算出する。ＣＪＧの算出については、従来と同様に上記式（４）により算出する。

そして、接合抵抗値算出部６０４が、ＲＪＬＧを算出する。ＲＪＬＧについては、従来と同様に算出する。まず、ＢＳＩＭ４．６．２では、ＪＬＧが下記式（１４）の様に定められている。

上記式（１４）内のＪＳＳＷＧＳ（Ｔ）と、ＪＴＳＳＷＧＳ（Ｔ）と、ＮＪＴＳＳＷＧ（Ｔ）と、Ｗ_effcjとは、ＢＳＩＭ４．６．２ではそれぞれ上記式（１５）〜式（１８）の様に表される。さらに、ゲート長Ｌと、ゲート幅Ｗと、Ｅ_g（Ｔ）と、Ｖ_tm0とは、ＢＳＩＭ４．６．２ではそれぞれ上記式（１９）〜式（２２）の様に表されている。

ここで、Ｌ_drawnはＭＯＳＦＥＴの設計ゲート長であり、Ｗ_drawnはＭＯＳＦＥＴの設計ゲート幅であり、ＮＦはＭＯＳＦＥＴのフィンガー数であり、ｑは電気素量であり、ｋ_Bはボルツマン定数である。

ＸＬと、ＸＷと、ＮＦと、ＤＷＪと、ＷＬＣと、ＷＷＣと、ＷＷＬＣと、ＷＬＮと、ＷＷＮと、ＪＳＳＷＧＳと、ＸＴＩＳと、ＮＪＳとは、ＢＳＩＭ４．６．２のパラメータである。さらに、ＪＴＳＳＷＧＳと、ＪＴＷＥＦＦと、ＸＴＳＳＷＧＳと、ＶＴＳＳＷＧＳと、ＮＪＴＳＳＷＧと、ＴＮＪＴＳＳＷＧは、ＢＳＩＭ４．６．２のパラメータである。Ｇ_minは、回路シミュレータの収束性向上のためのパラメータである。各パラメータは、接合抵抗値ＲＪＬＧに関するパラメータであり、公知であるため説明を省略する（上記非特許文献１参照。）。

ここで、本実施の形態では、温度Ｔ＝ＴＮＯＭ＝室温とし、上記式（１４）にＴ＝ＴＮＯＭを代入すると、ＪＬＧは下記式（２３）で表される。

ＲＪＬＧは、微分抵抗であるため、下記式（２４）で表される。

上記式（２４）の右辺の分母は、上記式（２５）の様に表される。具体的には、たとえば、ＣＰＵ５０１が、上記式（１４）〜（２５）を用いてＲＪＬＧを算出する。なお、上記式（１４）〜（２５）については、ＣＰＵ５０１がアクセス可能な記憶装置に記憶されていることとしても、当該等価回路内に記述されていることとしてもよい。

つぎに、第１の係数算出部６０６は、検出部６０１により検出された並列回路内の第１および第２の接合抵抗と検出部６０１により検出された接続抵抗とが振幅の変化に与える影響を示す第１の係数を、算出部により算出された第１および第２の接合抵抗値と算出部により算出された接続抵抗値とに基づいて算出する。

第２の係数算出部６０７は、検出部６０１により検出された並列回路内の第１および第２の接合容量と接続抵抗とが位相の変化に与える影響を示す第２の係数を、回路モデル内に含まれる第１および第２の接合容量の値および接続抵抗の値に基づいて算出する。

補正部６０８は、第１の係数算出部６０６により算出された第１の係数と第２の係数算出部６０７により算出された第２の係数との合計値を用いて第１および第２の接合容量値を補正する。

下記式（２６）が、第１の係数算出部６０６と、第２の係数算出部６０７と、補正部６０８の具体的な処理例を示す式である。

具体的には、たとえば、ＣＰＵ５０１が、上記式（２６）を用いてサセプタンスＢ_new／２ωを算出する。サセプタンスＢ_new／２ωが補正後の接合容量ＣＪＧである。ここで、第１の係数が、上記式（２６）の分母の（１＋Ｒｄｅｐ／（ＲＪＬＧ／２））＾２（「＾」は乗数を示す。）の算出結果である。そして、第２の係数が、上記式（２６）の分母の（ω＾２・（２ＣＪＧ）＾２・Ｒｄｅｐ＾２）の算出結果である。

たとえば、ゲート長Ｌが長ければ、接続抵抗Ｒｄｅｐの値が小さくなり、上記式（２６）の分母が小さくなる。したがって、ゲート長Ｌが長ければ上記式（２６）の算出結果は、従来の上記式（４）のＣＪＧに近づく。一方、ゲート長Ｌが短ければ、接続抵抗Ｒｄｅｐの値が小さくなり、上記式（２６）の分母が小さくなり、上記式（２６）の算出結果は、従来の上記式（４）のＣＪＧよりも容量値が減る。

なお、上記式（２６）は、ＣＰＵ５０１がアクセス可能な記憶装置に記憶されている、または等価回路４００内に記述されていることとしてもよい。または、検出部６０１により並列回路と接続抵抗とが検出されると上記式（２６）を検証装置６００が、生成してもよい。

出力部６０９は、補正結果を出力する機能を有する。具体的には、たとえば、ＣＰＵ５０１が、補正後のＣＪＧを出力する。出力形式としては、たとえば、ディスプレイ５０８への表示、プリンタ５１３への印刷出力、Ｉ／Ｆ５０９による外部装置への送信がある。また、ＲＡＭ５０３、磁気ディスク５０５、光ディスク５０７などの記憶装置に記憶することとしてもよい。

ここで、上記式（２６）の導出について図９と図１０を用いて詳細に説明する。

図９は、式（２６）の生成に関する説明図（その１）である。等価回路９００は、並列回路内の接合容量と接合抵抗とが合成された例である。ＣＪＧ_S＋ＣＪＧ_Dが、ＣＪＧ_SとＣＪＧ_Dとの合成を示し、ＲＪＬＧ_S／／ＲＪＬＧ_Dが、ＲＪＬＧ_SとＲＪＬＧ_Dの合成を示している。

図１０は、式（２６）の生成に関する説明図（その２）である。等価回路１０００は、図９で示した等価回路９００内の各素子がアドミタンスで表された例である。Ｙ₁は、ＣＪＧ_S＋ＣＪＧ_Dに関するアドミタンス、Ｙ₂は、ＲＪＬＧ_S／／ＲＪＬＧ_Dに関するアドミタンス、Ｙ₃は、Ｒｄｅｐに関するアドミタンスである。

よって、Ｙ１〜Ｙ３は、それぞれ下記式（２７）〜式（２９）の様に表される。

上記式（２７）〜式（２９）に基づいて等価回路４００内のアドミタンスが下記式（３０）の様に表される。

また、Ｙ_newは、上記式（３１）の様に実数部がコンダクタンスであり、虚数部がサセプタンスであるため、コンダクタンスＧ_newとサセプタンスＢ_newがそれぞれ上記式（３２）と式（３３）で表される。

ここで、接合容量ＣＪＧ_Sと接合容量ＣＪＧ_Dを上述の様に接合容量ＣＪＧとし、接合抵抗ＲＪＬＧ_Sと接合抵抗ＲＪＬＧ_Dを上述の様に接合抵抗ＲＪＬＧとすると、サセプタンスＢ_newが下記式（３４）となる。

上述の様に実測では、サセプタンスＢ／２ωを接合容量ＣＪＧとしているため、上記式（３４）の右辺および左辺をそれぞれ２ωで割ることで上記式（２６）が生成される。

検証装置６００は、検出部６０１により検出された並列回路内の接合容量ＣＪＧ_Sと接合容量ＣＪＧ_Dとに基づいて合成容量を算出する。検出部６０１により検出された並列回路内の接合抵抗ＲＪＧ_Sと接合抵抗ＲＪＧ_Dとに基づいて合成抵抗を算出する。

つぎに、検証装置６００は、合成抵抗と合成容量と接続抵抗の各アドミタンスを生成する。そして、各アドミタンスから等価回路内の全体のアドミタンスを生成する。

そして、検証装置６００は、全体のアドミタンスからコンダクタンスとサセプタンスを生成し、サセプタンスを２ωで割ることで上記式（２６）を生成する。

そして、出力部６０９は、生成結果を出力する。具体的には、たとえば、ＣＰＵ５０１が、上記式（２６）を出力する。出力形式としては、たとえば、ＲＡＭ５０３、磁気ディスク５０５、光ディスク５０７などの記憶装置に記憶する。

図１１は、補正結果の一例を示す説明図である。グラフ１１００は、実測値と、従来の接合容量ＣＪＧであり上記式（４）で算出されたサセプタンスＢ_cnv／２ωと、上記式（２６）を用いて算出されたサセプタンスＢ_new／２ωが示されている。縦軸がサセプタンスＢ／２ωであり、横軸がＶ_bs（かつＶ_bd）である。なお、Ｖｄｄは、電源電圧である。

実測では、Ｖ_bs、Ｖ_bdの逆バイアスがかかるとサセプタンスＢ／２ωが減少している。すなわち接合容量ＣＪＧが減少することを示している。従来のサセプタンスＢ_cnv／２ωではＶ_bs、Ｖ_bdの逆バイアスによる接合容量ＣＪＧの減少が表れていないが、本実施の形態で示したサセプタンスＢ_new／２ωでは接合容量ＣＪＧの減少が表れている。

（検証装置６００の検証処理手順）
図１２は、検証装置６００による検証処理手順の一例を示すフローチャートである。検証装置６００は、ＡＣ解析またはトランジェント解析を実施する。まず、検証装置６００が、回路モデルを取得し（ステップＳ１２０１）、検出部６０１により、取得した回路モデルからゲート電極側の接合抵抗と接合容量との並列回路を検出する（ステップＳ１２０２）。ゲート電極側の接合抵抗が、たとえば、接合抵抗ＲＪＬＧ_Sと接合抵抗ＲＪＬＧ_Dであり、ゲート電極側の接合容量が、たとえば、接合容量ＣＪＧ_Sと接合容量ＣＪＧ_Dである。

そして、検証装置６００が、検出部６０１により、検出した並列回路と基板電極とを接続する接続抵抗Ｒｄｅｐを検出し（ステップＳ１２０３）、接続抵抗Ｒｄｅｐが検出されたか否かを判断する（ステップＳ１２０４）。

まず、検証装置６００が、接続抵抗Ｒｄｅｐが検出されたと判断した場合（ステップＳ１２０４：Ｙｅｓ）、抽出部６０２により、各パラメータを回路モデルから抽出する（ステップＳ１２０５）。そして、検証装置６００が、ｉ＝開始周波数とし（ステップＳ１２０６）、ｎ＝（終了周波数−開始周波数）／ステップ数とする（ステップＳ１２０７）。各パラメータとは、Ｒｄｅｐに関するパラメータと、ＲＪＬＧに関するパラメータと、ＣＪＧに関するパラメータであり、回路モデル内に定義されている。また、開始周波数と、終了周波数と、ステップ数とは、ＡＣ解析としてあらかじめ回路モデル内に定義され、たとえば、抽出部６０２により各パラメータと同時に抽出される。

つぎに、検証装置６００が、ｉ≦終了周波数であるか否かを判断し（ステップＳ１２０８）、ｉ≦終了周波数であると判断した場合（ステップＳ１２０８：Ｙｅｓ）、接続抵抗値算出部６０３により、接続抵抗値の算出処理を実施する（ステップＳ１２０９）。そして、検証装置６００が、接合容量値算出部６０５により、接合容量値の算出処理を実施する（ステップＳ１２１０）。

つづいて、検証装置６００が、接合抵抗値算出部６０４により、接合抵抗値の算出処理を実施し（ステップＳ１２１１）、第１の係数算出部６０６と第２の係数算出部６０７と補正部６０８により、サセプタンスＢ_new／２ωの算出処理を実施する（ステップＳ１２１２）。また、接続抵抗Ｒｄｅｐと接合容量ＣＪＧと接合抵抗ＲＪＬＧの算出順は特に限定せず、同時であってもよいが、すべてサセプタンスＢ_new／２ωの算出処理で用いる。

そして、検証装置６００が、ｉ＝ｉ＋ｎとし（ステップＳ１２１３）、ステップＳ１２０８に戻る。接続抵抗Ｒｄｅｐの値およびＢ_new／２ωについては、詳細なフローを後述するが、接合容量ＣＪＧの値および接合抵抗ＲＪＬＧの値については、従来と同じであるため詳細な説明については省略する。

一方、ステップＳ１２０８において、検証装置６００が、ｉ≦終了周波数でないと判断した場合（ステップＳ１２０８：Ｎｏ）、出力部６０９により、出力処理を実施し（ステップＳ１２１４）、一連の処理を終了する。

また、ステップＳ１２０４において、検証装置６００が、接続抵抗が検出されていないと判断した場合（ステップＳ１２０４：Ｎｏ）、出力部６０９により、回路モデルが異なることを出力し（ステップＳ１２１５）、一連の処理を終了する。

図１３は、図１２で示した接続抵抗値の算出処理（ステップＳ１２０９）の詳細な説明を示すフローチャートである。まず、検証装置６００が、第１の空乏層幅算出部７０１により、Ｗ０とＶ_bsに基づいてＷ_sを算出し（ステップＳ１３０１）、第２の空乏層幅算出部７０２により、Ｗ０とＶ_bdに基づいてＷ_dを算出する（ステップＳ１３０２）。Ｗ_sは、上記式（１１）により算出され、Ｗ_dは、上記式（１２）により算出される。

そして、検証装置６００が、領域幅算出部７０３により、Ｌと２Ｌ_offsetの合計値からＷ_sとＷ_dの合計値を引くことで第３の幅ＳＰを算出する（ステップＳ１３０３）。つぎに、検証装置６００が、判断部７０４により、第３の幅ＳＰ＞０であるか否かを判断する（ステップＳ１３０４）。第３の幅ＳＰが０より大きい場合は、中間ノード１１８直下に形成される空乏層が重なっていないこと（たとえば、図８）を示し、第３の幅ＳＰが０以下である場合は、中間ノード１１８直下に形成される空乏層が重なっていること（たとえば、図１）を示している。

まず、検証装置６００が、第３の幅ＳＰ＞０であると判断した場合（ステップＳ１３０４：Ｙｅｓ）、抵抗率算出部７０５により、Ｒ_Hを第３の幅で割ることでＲｄｅｐＷを算出する（ステップＳ１３０５）。

つづいて、検証装置６００が、判断部７０４により、ＲｄｅｐＷ≦ＲｄｅｐＷｍａｘであるか否かを判断する（ステップＳ１３０６）。まず、検証装置６００が、ＲｄｅｐＷ≦ＲｄｅｐＷｍａｘであると判断した場合（ステップＳ１３０６：Ｙｅｓ）、Ｒｄｅｐ＝ＲｄｅｐＷ／Ｗとし（ステップＳ１３０８）、ステップＳ１２１０へ移行する。

一方、検証装置６００が、第３の幅＞０でないと判断した場合（ステップＳ１３０４：Ｎｏ）、またはＲｄｅｐＷ≦ＲｄｅｐＷｍａｘでないと判断した場合（ステップＳ１３０６：Ｎｏ）、ＲｄｅｐＷにＲｄｅｐＷｍａｘを設定する（ステップＳ１３０７）。そして、ステップＳ１３０７のつぎに、ステップＳ１３０８へ移行する。

図１４は、図１２で示したＢ_new／２ωの算出処理（ステップＳ１２１２）の詳細な説明を示すフローチャートである。まず、検証装置６００が、第１の係数算出部６０６によりＲｄｅｐとＲＪＬＧとに基づいて第１の係数を算出し（ステップＳ１４０１）、第２の係数算出部６０７によりＣＪＧとＲｄｅｐとに基づいて第２の係数を算出する（ステップＳ１４０２）。

つぎに、検証装置６００が、第１の係数と第２の係数との合計値を算出し（ステップＳ１４０３）、補正部６０８により、ＣＪＧを合計値により補正し（ステップＳ１４０４）、ステップＳ１２１３へ移行する。なお、補正結果がサセプタンスＢ_new／２ωであり、実際には、上記式（２６）により求めることができる。

以上説明した様に、検証プログラム、検証方法、および検証装置によれば、接合容量および接合抵抗が接続抵抗を介して基板電極に接続されているＭＯＳＦＥＴに関する回路モデル内の接合容量の値を、接続抵抗の値により補正する。これにより、中間ノード直下に形成される空乏層の影響を再現でき、シミュレーション精度を向上させることができる。

したがって、ソース側の接合容量（たとえば、ＣＪＧ_S）を流れる電流のシミュレーションの際には、ソース電極と基板電極間の電圧だけではなく、ドレイン電位の影響が考慮される。そして、ドレイン側の接合容量（たとえば、ＣＪＧ_D）を流れる電流値のシミュレーションの際には、ドレイン電極と基板電極間の電圧だけではなく、ソース電位の影響が考慮される。

また、接続抵抗の値をゲート長が長ければ小さく、ゲート長が短ければ大きくなる様に算出することで、空乏層の影響を再現でき、シミュレーション精度を向上させることができる。

また、接続抵抗の値を電圧値によって広がる空乏層の幅に基づいて決定することで、空乏層の影響を再現でき、シミュレーション精度を向上させることができる。

また、ドレイン領域と基板により形成される空乏層と、ソース領域と基板により形成される空乏層とが重なってしまった場合において接続抵抗で表される領域での抵抗率を上限値とし、接続抵抗の値を算出する。これにより、空乏層において僅かに存在するキャリアによる影響を再現でき、シミュレーション精度を向上させることができる。

また、接続抵抗で表される領域での抵抗率に上限値を定めることで、空乏層において僅かに存在するキャリアによる影響を再現でき、シミュレーション精度を向上させることができる。

なお、本実施の形態で説明した検証方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本検証プログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また本検証プログラムは、インターネット等のネットワークを介して配布してもよい。

６００ 検証装置
６０１ 検出部
６０２ 抽出部
６０６ 第１の係数算出部
６０７ 第２の係数算出部
６０８ 補正部
６０９ 出力部
７０１ 第１の空乏層幅算出部
７０２ 第２の空乏層幅算出部
７０３ 領域幅算出部
７０４ 判断部
７０５ 抵抗率算出部
７０６ 接続抵抗値算出部

Claims (7)

1. 電界効果トランジスタに関する回路モデル内から、ソース領域と基板領域との接合を表す第１の接合抵抗および第１の接合容量と、ドレイン領域と前記基板領域との接合を表し、前記第１の接合抵抗と同一抵抗値である第２の接合抵抗および前記第１の接合容量と同一容量値である第２の接合容量とを備える並列回路と、当該並列回路と基板電極とを接続する接続抵抗を検出し、
   前記検出された並列回路内の前記第１および第２の接合抵抗と前記検出された接続抵抗とが振幅の変化に与える影響を示す第１の係数を、前記第１および第２の接合抵抗の値と前記接続抵抗の値とに基づいて算出し、
   前記検出された並列回路内の前記第１および第２の接合容量と前記接続抵抗とが位相の変化に与える影響を示す第２の係数を、前記第１および第２の接合容量の値および前記接続抵抗の値に基づいて算出し、
   前記算出された第１の係数と前記算出された第２の係数との合計値を用いて前記第１および第２の接合容量の値を補正し、
   補正された補正結果を出力する、
   処理をコンピュータに実行させることを特徴とする検証プログラム。
2. 前記接続抵抗が検出された場合、前記回路モデル内から、ゲート長と、前記ソース領域のうちゲート電極側の端部から前記ゲート電極のうち前記ソース領域側の端部までの第１の長さと、前記ドレイン領域のうち前記ゲート電極側の端部から前記ゲート電極のうち前記ドレイン領域側の端部までの第２の長さと、空乏層において前記ソース領域と前記基板領域との前記ゲート電極側への第１の幅と、前記空乏層において前記ドレイン領域と前記基板領域との前記ゲート電極側への第２の幅と、前記基板領域の抵抗値に関する係数を抽出し、
   前記抽出されたゲート長と第１の長さと第２の長さとの合計値から、前記抽出された第１の幅と第２の幅との合計値を引くことで前記接続抵抗が存在する領域の第３の幅を算出し、
   前記抽出された係数を前記算出された第３の幅で割ることで前記接続抵抗が存在する領域における抵抗率を算出し、
   前記接続抵抗の値を、前記算出された抵抗率をゲート幅で割ることで算出する、
   処理を前記コンピュータに実行させ、
   前記第１の係数を算出する処理は、
   前記第１の係数を、前記第１および第２の接合抵抗の値と前記算出された接続抵抗の値とに基づいて算出する処理を含み、
   前記第２の係数を算出する処理は、
   前記第２の係数を、前記第１および第２の接合容量の値および前記算出された前記接続抵抗の値に基づいて算出する処理を含む
   ことを特徴とする請求項１に記載の検証プログラム。
3. 前記空乏層においてソース電極と前記基板電極間の電圧値が０の場合での前記ソース領域と前記基板領域との前記ゲート電極側への第１の初期幅と前記ソース電極と前記基板電極間の電圧値に基づいて前記第１の幅を算出し、
   前記空乏層においてドレイン電極と前記基板電極間の電圧値が０の場合での前記ドレイン領域と前記基板領域との前記ゲート電極側への第２の初期幅と、前記ドレイン電極と前記基板電極間の電圧値とに基づいて前記第２の幅を算出する、
   処理をコンピュータに実行させ、
   前記ゲート長と、前記第１の長さと、前記第２の長さと、前記第１の幅と、前記第２の幅と、前記基板領域の抵抗値に関する係数を抽出する処理は、
   さらに、前記第１の初期幅と、前記ソース電極と前記基板電極間の電圧値と、前記第２の初期幅と、前記ドレイン電極と前記基板電極間の電圧値とを抽出する処理を含み、
   前記第１の幅を算出する処理は、
   前記抽出された第１の初期幅と、前記ソース電極と前記基板電極間の電圧値とに基づいて前記第１の幅を算出する処理を含み、
   前記第２の幅を算出する処理は、
   前記抽出された第２の初期幅と、前記ドレイン電極と前記基板電極間の電圧値とに基づいて前記第２の幅を算出する処理を含み、
   前記第３の幅を算出する処理は、
   前記ゲート長と前記第１の長さと前記第２の長さとの合計値から、前記算出された第１の幅と前記算出された第２の幅との合計値を引くことで前記第３の幅を算出する処理を含む
   ことを特徴とする請求項２に記載の検証プログラム。
4. 前記算出された第３の幅が０以下であるか否かを判断する、
   処理をコンピュータに実行させ、
   前記接続抵抗の値を算出する処理は、
   前記第３の幅が０以下であると判断された場合、指定抵抗率を前記ゲート幅で割ることで前記接続抵抗の値を算出する処理を含む
   ことを特徴とする請求項２または３に記載の検証プログラム。
5. 前記算出された第３の幅が０以下であるか否かを判断する処理は、
   さらに、前記算出された抵抗率が前記指定抵抗率より大きいか否かを判断する処理を含み、
   前記接続抵抗の値を算出する処理は、
   前記抵抗率が前記指定抵抗率より大きいと判断された場合、前記指定抵抗率を前記ゲート幅で割ることで前記接続抵抗の値を算出する処理を含む
   ことを特徴とする請求項４に記載の検証プログラム。
6. コンピュータが、
   電界効果トランジスタに関する回路モデル内から、ソース領域と基板領域との接合を表す第１の接合抵抗および第１の接合容量と、ドレイン領域と前記基板領域との接合を表し、前記第１の接合抵抗と同一抵抗値である第２の接合抵抗および前記第１の接合容量と同一容量値である第２の接合容量とを備える並列回路と、当該並列回路と基板電極とを接続する接続抵抗を検出する検出工程と、
   前記検出工程により検出された並列回路内の前記第１および第２の接合抵抗と前記検出工程により検出された接続抵抗とが振幅の変化に与える影響を示す第１の係数を、前記第１および第２の接合抵抗の値と前記接続抵抗の値とに基づいて算出する第１の係数算出工程と、
   前記検出工程により検出された並列回路内の前記第１および第２の接合容量と前記接続抵抗とが位相の変化に与える影響を示す第２の係数を、前記第１および第２の接合容量の値および前記接続抵抗の値に基づいて算出する第２の係数算出工程と、
   前記第１の係数算出工程により算出された第１の係数と前記第２の係数算出工程により算出された第２の係数との合計値を用いて前記第１および第２の接合容量の値を補正する補正工程と、
   前記補正工程により補正された補正結果を出力する出力工程と、
   を実行することを特徴とする検証方法。
7. 電界効果トランジスタに関する回路モデルを記憶する記憶装置にアクセスする検証装置であって、
   前記回路モデル内から、ソース領域と基板領域との接合を表す第１の接合抵抗および第１の接合容量と、ドレイン領域と前記基板領域との接合を表し、前記第１の接合抵抗と同一抵抗値である第２の接合抵抗および前記第１の接合容量と同一容量値である第２の接合容量とを備える並列回路と、当該並列回路と基板電極とを接続する接続抵抗を検出する検出手段と、
   前記検出された並列回路内の前記第１および第２の接合抵抗と前記検出された接続抵抗とが振幅の変化に与える影響を示す第１の係数を、前記第１および第２の接合抵抗の値と前記接続抵抗の値とに基づいて算出する第１の係数算出手段と、
   前記検出された並列回路内の前記第１および第２の接合容量と前記接続抵抗とが位相の変化に与える影響を示す第２の係数を、前記第１および第２の接合容量の値および前記接続抵抗の値に基づいて算出する第２の係数算出手段と、
   前記算出された第１の係数と前記算出された第２の係数との合計値を用いて前記第１および第２の接合容量の値を補正する補正手段と、
   前記第１および第２の接合容量の値の前記補正の結果を出力する出力手段と、
   を有することを特徴とする検証装置。

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