JP5471568B2 - 検証プログラム、検証方法、および検証装置 - Google Patents
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Description
図2は、本発明のNMOSの等価回路例を示す説明図である。ここでは、図16で示した等価回路1600と異なる点のみを説明する。等価回路200では、接合容量CJGSおよび接合リークJLGSと、接合容量CJGDおよび接合リークJLGDとが、接続抵抗Rdepを介して基板抵抗Rsubと接続されている。なお、BPが、中間ノード118を示している。
図3は、ゲート側の接合容量および接合リークに関する等価回路例を示す説明図である。等価回路300では、接合容量CJGSおよび接合リークJLGSと、接合容量CJGDおよび接合リークJLGDと、接続抵抗Rdepのみが示され、他の接合容量および接合リークは、省略されている。等価回路300では、ゲート電極Gとソース電極Sとドレイン電極Dとを共通電位に接地し、基板電極Bと接地の間にバイアス(ここでは、Vbs=Vbd)と小信号交流電源が配置されている。基板抵抗Rsubに関しては、接合リークJLGSと接合リークJLGDと比較して小さいので無視している。
図4は、接合リークが抵抗素子に置き換えられた例を示す説明図である。上述した様に接合リークは、接合抵抗に置き換えることができる。よって、等価回路400では、図3で示した等価回路300の接合リークJLGSが接合抵抗RJLGSに置き換えられ、等価回路300の接合リークJLGDが接合抵抗RJLGDに置き換えられている。
図5は、実施の形態にかかる検証装置のハードウェア構成を示すブロック図である。図5において、検証装置は、CPU(Central Processing Unit)501と、ROM(Read‐Only Memory)502と、RAM(Random Access Memory)503と、磁気ディスクドライブ504と、磁気ディスク505と、光ディスクドライブ506と、光ディスク507と、ディスプレイ508と、I/F(Interface)509と、キーボード510と、マウス511と、スキャナ512と、プリンタ513と、を備えている。また、各構成部はバス500によってそれぞれ接続されている。
図6は、検証装置の機能的構成を示すブロック図である。検証装置600は、検出部601と、抽出部602と、接続抵抗値算出部603と、接合抵抗値算出部604と、接合容量値算出部605と、第1の係数算出部606と、第2の係数算出部607と、補正部608と、出力部609とを含む構成である。各機能(検出部601〜出力部609)は、具体的には、たとえば、図5に示したROM502、RAM503、磁気ディスク505、光ディスク507などの記憶装置に記憶されたプログラムをCPU501に実行させることにより、または、I/F509により、その機能を実現する。
図12は、検証装置600による検証処理手順の一例を示すフローチャートである。検証装置600は、AC解析またはトランジェント解析を実施する。まず、検証装置600が、回路モデルを取得し(ステップS1201)、検出部601により、取得した回路モデルからゲート電極側の接合抵抗と接合容量との並列回路を検出する(ステップS1202)。ゲート電極側の接合抵抗が、たとえば、接合抵抗RJLGSと接合抵抗RJLGDであり、ゲート電極側の接合容量が、たとえば、接合容量CJGSと接合容量CJGDである。
601 検出部
602 抽出部
606 第1の係数算出部
607 第2の係数算出部
608 補正部
609 出力部
701 第1の空乏層幅算出部
702 第2の空乏層幅算出部
703 領域幅算出部
704 判断部
705 抵抗率算出部
706 接続抵抗値算出部
Claims (7)
- 電界効果トランジスタに関する回路モデル内から、ソース領域と基板領域との接合を表す第1の接合抵抗および第1の接合容量と、ドレイン領域と前記基板領域との接合を表し、前記第1の接合抵抗と同一抵抗値である第2の接合抵抗および前記第1の接合容量と同一容量値である第2の接合容量とを備える並列回路と、当該並列回路と基板電極とを接続する接続抵抗を検出し、
前記検出された並列回路内の前記第1および第2の接合抵抗と前記検出された接続抵抗とが振幅の変化に与える影響を示す第1の係数を、前記第1および第2の接合抵抗の値と前記接続抵抗の値とに基づいて算出し、
前記検出された並列回路内の前記第1および第2の接合容量と前記接続抵抗とが位相の変化に与える影響を示す第2の係数を、前記第1および第2の接合容量の値および前記接続抵抗の値に基づいて算出し、
前記算出された第1の係数と前記算出された第2の係数との合計値を用いて前記第1および第2の接合容量の値を補正し、
補正された補正結果を出力する、
処理をコンピュータに実行させることを特徴とする検証プログラム。 - 前記接続抵抗が検出された場合、前記回路モデル内から、ゲート長と、前記ソース領域のうちゲート電極側の端部から前記ゲート電極のうち前記ソース領域側の端部までの第1の長さと、前記ドレイン領域のうち前記ゲート電極側の端部から前記ゲート電極のうち前記ドレイン領域側の端部までの第2の長さと、空乏層において前記ソース領域と前記基板領域との前記ゲート電極側への第1の幅と、前記空乏層において前記ドレイン領域と前記基板領域との前記ゲート電極側への第2の幅と、前記基板領域の抵抗値に関する係数を抽出し、
前記抽出されたゲート長と第1の長さと第2の長さとの合計値から、前記抽出された第1の幅と第2の幅との合計値を引くことで前記接続抵抗が存在する領域の第3の幅を算出し、
前記抽出された係数を前記算出された第3の幅で割ることで前記接続抵抗が存在する領域における抵抗率を算出し、
前記接続抵抗の値を、前記算出された抵抗率をゲート幅で割ることで算出する、
処理を前記コンピュータに実行させ、
前記第1の係数を算出する処理は、
前記第1の係数を、前記第1および第2の接合抵抗の値と前記算出された接続抵抗の値とに基づいて算出する処理を含み、
前記第2の係数を算出する処理は、
前記第2の係数を、前記第1および第2の接合容量の値および前記算出された前記接続抵抗の値に基づいて算出する処理を含む
ことを特徴とする請求項1に記載の検証プログラム。 - 前記空乏層においてソース電極と前記基板電極間の電圧値が0の場合での前記ソース領域と前記基板領域との前記ゲート電極側への第1の初期幅と前記ソース電極と前記基板電極間の電圧値に基づいて前記第1の幅を算出し、
前記空乏層においてドレイン電極と前記基板電極間の電圧値が0の場合での前記ドレイン領域と前記基板領域との前記ゲート電極側への第2の初期幅と、前記ドレイン電極と前記基板電極間の電圧値とに基づいて前記第2の幅を算出する、
処理をコンピュータに実行させ、
前記ゲート長と、前記第1の長さと、前記第2の長さと、前記第1の幅と、前記第2の幅と、前記基板領域の抵抗値に関する係数を抽出する処理は、
さらに、前記第1の初期幅と、前記ソース電極と前記基板電極間の電圧値と、前記第2の初期幅と、前記ドレイン電極と前記基板電極間の電圧値とを抽出する処理を含み、
前記第1の幅を算出する処理は、
前記抽出された第1の初期幅と、前記ソース電極と前記基板電極間の電圧値とに基づいて前記第1の幅を算出する処理を含み、
前記第2の幅を算出する処理は、
前記抽出された第2の初期幅と、前記ドレイン電極と前記基板電極間の電圧値とに基づいて前記第2の幅を算出する処理を含み、
前記第3の幅を算出する処理は、
前記ゲート長と前記第1の長さと前記第2の長さとの合計値から、前記算出された第1の幅と前記算出された第2の幅との合計値を引くことで前記第3の幅を算出する処理を含む
ことを特徴とする請求項2に記載の検証プログラム。 - 前記算出された第3の幅が0以下であるか否かを判断する、
処理をコンピュータに実行させ、
前記接続抵抗の値を算出する処理は、
前記第3の幅が0以下であると判断された場合、指定抵抗率を前記ゲート幅で割ることで前記接続抵抗の値を算出する処理を含む
ことを特徴とする請求項2または3に記載の検証プログラム。 - 前記算出された第3の幅が0以下であるか否かを判断する処理は、
さらに、前記算出された抵抗率が前記指定抵抗率より大きいか否かを判断する処理を含み、
前記接続抵抗の値を算出する処理は、
前記抵抗率が前記指定抵抗率より大きいと判断された場合、前記指定抵抗率を前記ゲート幅で割ることで前記接続抵抗の値を算出する処理を含む
ことを特徴とする請求項4に記載の検証プログラム。 - コンピュータが、
電界効果トランジスタに関する回路モデル内から、ソース領域と基板領域との接合を表す第1の接合抵抗および第1の接合容量と、ドレイン領域と前記基板領域との接合を表し、前記第1の接合抵抗と同一抵抗値である第2の接合抵抗および前記第1の接合容量と同一容量値である第2の接合容量とを備える並列回路と、当該並列回路と基板電極とを接続する接続抵抗を検出する検出工程と、
前記検出工程により検出された並列回路内の前記第1および第2の接合抵抗と前記検出工程により検出された接続抵抗とが振幅の変化に与える影響を示す第1の係数を、前記第1および第2の接合抵抗の値と前記接続抵抗の値とに基づいて算出する第1の係数算出工程と、
前記検出工程により検出された並列回路内の前記第1および第2の接合容量と前記接続抵抗とが位相の変化に与える影響を示す第2の係数を、前記第1および第2の接合容量の値および前記接続抵抗の値に基づいて算出する第2の係数算出工程と、
前記第1の係数算出工程により算出された第1の係数と前記第2の係数算出工程により算出された第2の係数との合計値を用いて前記第1および第2の接合容量の値を補正する補正工程と、
前記補正工程により補正された補正結果を出力する出力工程と、
を実行することを特徴とする検証方法。 - 電界効果トランジスタに関する回路モデルを記憶する記憶装置にアクセスする検証装置であって、
前記回路モデル内から、ソース領域と基板領域との接合を表す第1の接合抵抗および第1の接合容量と、ドレイン領域と前記基板領域との接合を表し、前記第1の接合抵抗と同一抵抗値である第2の接合抵抗および前記第1の接合容量と同一容量値である第2の接合容量とを備える並列回路と、当該並列回路と基板電極とを接続する接続抵抗を検出する検出手段と、
前記検出された並列回路内の前記第1および第2の接合抵抗と前記検出された接続抵抗とが振幅の変化に与える影響を示す第1の係数を、前記第1および第2の接合抵抗の値と前記接続抵抗の値とに基づいて算出する第1の係数算出手段と、
前記検出された並列回路内の前記第1および第2の接合容量と前記接続抵抗とが位相の変化に与える影響を示す第2の係数を、前記第1および第2の接合容量の値および前記接続抵抗の値に基づいて算出する第2の係数算出手段と、
前記算出された第1の係数と前記算出された第2の係数との合計値を用いて前記第1および第2の接合容量の値を補正する補正手段と、
前記第1および第2の接合容量の値の前記補正の結果を出力する出力手段と、
を有することを特徴とする検証装置。
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US5761076A (en) * | 1994-04-19 | 1998-06-02 | Hitachi, Ltd. | Method for evaluating a driving characteristic of a device for a wiring, based upon lower order coefficients of series expansion form of complex admittance of the wiring |
US6161212A (en) * | 1998-08-03 | 2000-12-12 | Motorola, Inc. | Semiconductor junction model and method for use in a circuit modeling tool |
JP3068065B2 (ja) * | 1998-09-25 | 2000-07-24 | 日本電気株式会社 | 回路設計方法 |
US6150894A (en) * | 1999-03-18 | 2000-11-21 | Tritech Microelectronics Ltd. | Oscillator having minimum frequency and amplitude fluctuation due to temperature variation |
JP3670553B2 (ja) * | 2000-03-27 | 2005-07-13 | 株式会社東芝 | 半導体集積回路解析装置、半導体集積回路解析方法及び半導体集積回路解析方法を実行するためのプログラムを記録した記録媒体 |
US6618837B1 (en) * | 2000-09-14 | 2003-09-09 | Cadence Design Systems, Inc. | MOSFET modeling for IC design accurate for high frequencies |
JP2002261272A (ja) * | 2001-02-27 | 2002-09-13 | Sharp Corp | Mosトランジスタlsiの回路シミュレーションパラメータの抽出方法およびmosトランジスタlsiの回路シミュレーション方法 |
JP2003068756A (ja) | 2001-08-28 | 2003-03-07 | Nec Corp | トランジスタのシミュレーション用パラメータの取得方法 |
US6728941B2 (en) * | 2002-03-14 | 2004-04-27 | Hewlett-Packard Development Company, L.P. | Method of modeling the crossover current component in submicron CMOS integrated circuits designs |
US6928626B1 (en) * | 2002-12-06 | 2005-08-09 | Cadence Design Systems, Inc. | System and method for modeling of circuit components |
JP2005064462A (ja) * | 2003-07-28 | 2005-03-10 | Nec Electronics Corp | マルチフィンガー型静電気放電保護素子 |
JP2005093802A (ja) * | 2003-09-18 | 2005-04-07 | Oki Electric Ind Co Ltd | Esd保護素子のモデル化方法,esdシミュレーション方法 |
US7360191B2 (en) * | 2003-11-06 | 2008-04-15 | Clear Shape Technologies, Inc. | Delta information design closure integrated circuit fabrication |
US7458041B2 (en) * | 2004-09-30 | 2008-11-25 | Magma Design Automation, Inc. | Circuit optimization with posynomial function F having an exponent of a first design parameter |
JP2006100718A (ja) * | 2004-09-30 | 2006-04-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の動作解析方法、これに用いられる解析装置およびこれを用いた最適化設計方法 |
JP4428190B2 (ja) * | 2004-10-19 | 2010-03-10 | ソニー株式会社 | 高周波トランジスタモデルの作成方法 |
JP4867157B2 (ja) * | 2004-11-18 | 2012-02-01 | ソニー株式会社 | 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ |
US7480879B2 (en) * | 2005-09-19 | 2009-01-20 | Massachusetts Institute Of Technology | Substrate noise tool |
US7549136B2 (en) * | 2006-01-11 | 2009-06-16 | Virage Logic Corp. | System and method for approximating intrinsic capacitance of an IC block |
JP5096719B2 (ja) * | 2006-09-27 | 2012-12-12 | パナソニック株式会社 | 回路シミュレーション方法及び回路シミュレーション装置 |
KR100859475B1 (ko) * | 2006-12-29 | 2008-09-24 | 동부일렉트로닉스 주식회사 | 파라미터의 직접 추출법으로 가변 커패시터를 모델링하는방법 |
US7714356B2 (en) * | 2007-10-31 | 2010-05-11 | International Business Machines Corporation | Design structure for uniform triggering of multifinger semiconductor devices with tunable trigger voltage |
US20090044158A1 (en) * | 2007-04-13 | 2009-02-12 | Klas Olof Lilja | Method, and extensions, to couple substrate effects and compact model circuit simulation for efficient simulation of semiconductor devices and circuit |
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