JP5405054B2 - 半導体装置の解析及び設計装置、及び半導体装置の解析及び設計方法 - Google Patents
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Description
素子特性計算部12は、濃度分布設定部11で選択された又は濃度分布データベース23に格納されたチャネル不純物濃度分布を用いた表面ポテンシャルの算出、及び、その表面ポテンシャルを用いたトランジスタの電気特性の算出をそれぞれ実行する。
判定部13は、素子特性計算部12で算出されたトランジスタの電気特性と、素子特性データベース22に格納されたトランジスタの電気特性の測定値とを比較し、両者が一致するか否かを判定する。
回路設計部14は、素子特性計算部12で算出されたトランジスタの電気特性又は回路設計データベース24に格納されたトランジスタの電気特性を用いた半導体回路の設計(論理設計やレイアウト設計)を実行する。
素子特性データベース22は、トランジスタの製造条件(寸法を含む)に関する情報と、トランジスタの動作条件に関する情報と、トランジスタの電気特性の測定値に関する情報と、を関連付けて格納している。ここで、トランジスタの電気特性の測定値に関する情報は、実際のトランジスタで測定されたゲート容量Cgg−ゲート電圧Vg特性、及び、閾値電圧Vth−基板電圧Vb特性(又はドレイン電流Id−基板電圧Vb特性)に例示される。
濃度分布データベース23は、濃度分布設定部11で算出され、判定部14で一致判定されたチャネル不純物濃度分布を示す関数と、トランジスタの製造条件(寸法を含む)に関する情報とを関連付けて格納している。
回路設計データベース24は、素子特性計算部12で算出されたトランジスタの電気特性に関する情報とトランジスタの製造条件(寸法を含む)に関する情報とを関連付けて格納している。これらの情報は、例えば、基本論理ゲートや論理回路ブロック、セルなどに関するセル/ブロックライブラリの一部として格納されていてもよい。回路設計データベース24は、更に、回路設計に必要な情報を格納している。
図4は、本発明の実施の形態に係る情報処理装置の動作を示すフロー図である。この情報処理装置1の動作は、半導体装置の解析方法として機能する。
q:電荷素量
εSi:シリコンの比誘電率
Vb:基板電圧
Cox:εOX/TOX(TOX:電気的実効酸化膜厚)
Vg:ゲート電圧
VFB:フラットバンド電圧
β:q/(kBT)(kB:ボルツマン定数、T:トランジスタの動作温度(絶対温度))
ni:真性半導体のキャリア密度
Vf:擬フェルミ準位
なお、素子特性計算部12は、本ステップS2における上記各記号の示す数値を、MOSトランジスタ30の製造条件に関する情報に基づいて、条件データベース21を参照して読み出して使用する。
図6は、本発明の実施の形態に係る情報処理装置の動作を示すフロー図である。この情報処理装置1の動作は、半導体装置の設計方法として機能する。
2 処理部
3 データベース
11 濃度分布設定部
12 素子特性計算部
13 判定部
14 回路設計部
21 条件データベース
22 素子特性データベース
23 濃度分布データベース
24 回路設計データベース
30 MOSトランジスタ
31 ゲート電極
32 ゲート酸化膜
33 ドレイン領域
34 チャネル領域
35 ソース領域
41 実際の不純物濃度分布
101 モデルの不純物濃度分布
Claims (10)
- トランジスタの構成を示す構成情報と前記トランジスタの電気特性の測定値とを関連付けて格納する記憶部と、
第1トランジスタのチャネル領域における深さ方向の不純物濃度分布を示し、前記深さを変数とする関数を仮定する濃度分布設定部と、
前記関数を用いて空乏層幅における表面ポテンシャルと実効チャネル不純物濃度を表現し、前記表面ポテンシャルと前記実効チャネル不純物濃度を用いてポアソン方程式を解くことにより前記空乏幅における前記表面ポテンシャルを計算し、前記表面ポテンシャルを用いて前記第1トランジスタの電気特性の第1計算値を求める素子特性計算部と、
前記第1トランジスタの構成を示す第1構成情報に基づいて、前記記憶部を参照して、前記第1構成情報に対応する前記測定値を読み出し、前記測定値と前記第1計算値とが一致するか否かを判定し、前記測定値と前記第1計算値とが一致したときの前記関数を前記第1構成情報と関連付けて前記記憶部に格納する判定部とを具備し、
前記測定値と前記第1計算値とが一致しなかったとき、前記濃度分布設定部は前記関数を新たに生成し、前記素子特性計算部は生成された前記関数に基づいて前記第1計算値を改めて求め、前記判定部は前記測定値と改めて求められた前記第1計算値とが一致するか否かを判定する
半導体装置の解析及び設計装置。 - 請求項1に記載の半導体装置の解析及び設計装置において、
前記深さをx、前記関数をN(x)とすると、前記関数は、実際のトランジスタのチャネル領域における不純物濃度分布を表現可能であり、かつ、前記N(x)と前記xとの積及び前記N(x)が前記xで解析的に積分可能である
半導体装置の解析及び設計装置。 - 請求項2に記載の半導体装置の解析及び設計装置において、
前記N(x)は、xに関する多項式である
半導体装置の解析及び設計装置。 - 請求項1乃至3のいずれか一項に記載の半導体装置の解析及び設計装置において、
前記素子特性計算部は、第2トランジスタの構成を示す第2構成情報に基づいて、前記記憶部を参照して、前記第2構成情報に対応する前記関数を読み出し、
前記関数を用い空乏層幅における表面ポテンシャルと実効チャネル不純物濃度を表現し、前記表面ポテンシャルと前記実効チャネル不純物濃度を用いてポアソン方程式を解くことにより前記空乏幅における前記表面ポテンシャルを計算し、前記表面ポテンシャルを用いて前記第2トランジスタの電気特性の第2計算値を求め、
前記半導体装置の解析及び設計装置は、前記第2計算値に基づいて、前記第2トランジスタを用いた回路の設計を行う回路設計部を更に具備する
半導体装置の解析及び設計装置。 - 第1トランジスタのチャネル領域における深さ方向の不純物濃度分布を示し、前記深さを変数とする関数を仮定するステップと、
前記関数を用いて空乏層幅における表面ポテンシャルと実効チャネル不純物濃度を表現し、前記表面ポテンシャルと前記実効チャネル不純物濃度を用いてポアソン方程式を解くことにより前記空乏幅における前記表面ポテンシャルを計算し、前記表面ポテンシャルを用いて前記第1トランジスタの電気特性の第1計算値を求めるステップと、
前記第1トランジスタの構成を示す第1構成情報に基づいて、トランジスタの構成を示す構成情報と前記トランジスタの電気特性の測定値とを関連付けて格納する記憶部を参照して、前記第1構成情報に対応する前記測定値を読み出し、前記測定値と前記第1計算値とが一致するか否かを判定するステップと、
前記測定値と前記第1計算値とが一致したときの前記関数を前記第1構成情報と関連付けて前記記憶部に格納するステップとを具備し、
前記関数を仮定するステップは、前記測定値と前記第1計算値とが一致しなかったとき、前記関数を新たに生成するステップを備え、
前記第1計算値を求めるステップは、生成された前記関数に基づいて前記第1計算値を改めて求めるステップを備え、
前記測定値と前記第1計算値とが一致するか否かを判定するステップは、前記測定値と改めて求められた前記第1計算値とが一致するか否かを判定するステップを備える
半導体装置の解析及び設計方法。 - 請求項5に記載の半導体装置の解析及び設計方法において、
第2トランジスタの構成を示す第2構成情報に基づいて、前記記憶部を参照して、前記第2構成情報に対応する前記関数を読み出し、前記関数を用いて空乏層幅における表面ポテンシャルと実効チャネル不純物濃度を表現し、前記表面ポテンシャルと前記実効チャネル不純物濃度を用いてポアソン方程式を解くことにより前記空乏幅における前記表面ポテンシャルを計算し、前記表面ポテンシャルを用いて前記第2トランジスタの電気特性の第2計算値を求めるステップと、
前記第2計算値に基づいて、前記第2トランジスタを用いた回路の設計を行うステップとを更に具備する
半導体装置の解析及び設計方法。 - 第1トランジスタのチャネル領域における深さ方向の不純物濃度分布を示し、前記深さを変数とする関数を仮定するステップと、
前記関数を用いて空乏層幅における表面ポテンシャルと実効チャネル不純物濃度を表現し、前記表面ポテンシャルと前記実効チャネル不純物濃度を用いてポアソン方程式を解くことにより前記空乏幅における前記表面ポテンシャルを計算し、前記表面ポテンシャルを用いて前記第1トランジスタの電気特性の第1計算値を求めるステップと、
前記第1トランジスタの構成を示す第1構成情報に基づいて、トランジスタの構成を示す構成情報と前記トランジスタの電気特性の測定値とを関連付けて格納する記憶部を参照して、前記第1構成情報に対応する前記測定値を読み出し、前記測定値と前記第1計算値とが一致するか否かを判定するステップと、
前記測定値と前記第1計算値とが一致したときの前記関数を前記第1構成情報と関連付けて前記記憶部に格納するステップとを具備し、
前記関数を仮定するステップは、前記測定値と前記第1計算値とが一致しなかったとき、前記関数を新たに生成するステップを備え、
前記第1計算値を求めるステップは、生成された前記関数に基づいて前記第1計算値を改めて求めるステップを備え、
前記測定値と前記第1計算値とが一致するか否かを判定するステップは、前記測定値と改めて求められた前記第1計算値とが一致するか否かを判定するステップを備える
半導体装置の解析及び設計方法をコンピュータに実行させるプログラム。 - 請求項7に記載のプログラムにおいて、
前記深さをx、前記関数をN(x)とすると、前記関数は、実際のトランジスタのチャネル領域における不純物濃度分布を表現可能であり、かつ、前記N(x)と前記xとの積及び前記N(x)が前記xで解析的に積分可能である
プログラム。 - 請求項8に記載のプログラムにおいて、
前記N(x)は、xに関する多項式である
プログラム。 - 請求項7乃至9のいずれか一項に記載のプログラムにおいて、
第2トランジスタの構成を示す第2構成情報に基づいて、前記記憶部を参照して、前記第2構成情報に対応する前記関数を読み出し、前記関数を用いて空乏層幅における表面ポテンシャルと実効チャネル不純物濃度を表現し、前記表面ポテンシャルと前記実効チャネル不純物濃度を用いてポアソン方程式を解くことにより前記空乏幅における前記表面ポテンシャルを計算し、前記表面ポテンシャルを用いて前記第2トランジスタの電気特性の第2計算値を求めるステップと、
前記第2計算値に基づいて、前記第2トランジスタを用いた回路の設計を行うステップとを更に具備する
プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008159701A JP5405054B2 (ja) | 2008-06-18 | 2008-06-18 | 半導体装置の解析及び設計装置、及び半導体装置の解析及び設計方法 |
US12/457,374 US8219963B2 (en) | 2008-06-18 | 2009-06-09 | Method and apparatus for analyzing and designing semiconductor device using calculated surface potential |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008159701A JP5405054B2 (ja) | 2008-06-18 | 2008-06-18 | 半導体装置の解析及び設計装置、及び半導体装置の解析及び設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010003769A JP2010003769A (ja) | 2010-01-07 |
JP5405054B2 true JP5405054B2 (ja) | 2014-02-05 |
Family
ID=41432594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008159701A Active JP5405054B2 (ja) | 2008-06-18 | 2008-06-18 | 半導体装置の解析及び設計装置、及び半導体装置の解析及び設計方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8219963B2 (ja) |
JP (1) | JP5405054B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010287614A (ja) * | 2009-06-09 | 2010-12-24 | Renesas Electronics Corp | 半導体装置の解析方法、設計方法、設計支援プログラム、及び設計支援装置 |
JP2018010896A (ja) * | 2016-07-11 | 2018-01-18 | 株式会社村田製作所 | ヘテロ接合バイポーラトランジスタ |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4584662A (en) * | 1982-08-23 | 1986-04-22 | Lin Hung C | Method of simulating a semiconductor MOSFET |
JPH09148563A (ja) * | 1995-11-29 | 1997-06-06 | Sony Corp | 電荷転送装置 |
US6480986B1 (en) * | 1999-03-04 | 2002-11-12 | Simplex Solutions, Inc. | IC substrate noise modeling including extracted capacitance for improved accuracy |
JP4445734B2 (ja) * | 2003-09-10 | 2010-04-07 | 株式会社半導体理工学研究センター | 半導体装置設計用シミュレーション方法、半導体装置設計用シミュレーション装置、ならびに半導体装置およびその製造方法 |
JP2005340340A (ja) * | 2004-05-25 | 2005-12-08 | Renesas Technology Corp | 半導体シミュレーション装置および半導体シミュレーション方法 |
JP5020562B2 (ja) * | 2006-07-25 | 2012-09-05 | 株式会社 液晶先端技術開発センター | シミュレーション装置、シミュレーション方法、及び半導体装置の製造方法 |
JP4448533B2 (ja) * | 2007-11-21 | 2010-04-14 | 株式会社日立製作所 | 半導体素子パラメータ抽出方法 |
JP5504506B2 (ja) * | 2008-10-06 | 2014-05-28 | 国立大学法人広島大学 | シミュレーション方法及びシミュレーション装置 |
-
2008
- 2008-06-18 JP JP2008159701A patent/JP5405054B2/ja active Active
-
2009
- 2009-06-09 US US12/457,374 patent/US8219963B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2010003769A (ja) | 2010-01-07 |
US8219963B2 (en) | 2012-07-10 |
US20090319966A1 (en) | 2009-12-24 |
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