JP6108519B2 - ドレイン電流のシミュレーション装置及びドレイン電流のシミュレーションプログラム - Google Patents

Description

本発明は、半導体中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタについて、ドレイン電流を計算するシミュレーション装置及びそのプログラムに関する。

半導体トランジスタの構造設計では、ゲート絶縁膜厚や半導体膜厚といったデバイスパラメータの値を決める必要がある。また、サブスレッショールド係数（Ｓ値）や閾値電圧（Ｖ_ｔｈ）といったトランジスタの重要な性能指標に対して、開発目標値が設定されている場合には、それらの性能指標及び目標を満たすように、デバイスパラメータの値を決めなければならない。そして、一般的に、こうしたトランジスタの構造設計には、シミュレーション技術が用いられる。効率的にデバイスパラメータの値を決めるためには、高速かつ高精度なドレイン電流特性のシミュレーションが必要であり、通常、市販の二次元デバイスシミュレータ（例えば、ＳＩＬＶＡＣＯ社の二次元デバイスシミュレータ「ＡＴＬＡＳ」）が用いられる。

具体的な構造設計法としては、まず、シミュレーションにより、ドレイン電流特性を計算し、そこから、サブスレッショールド係数（Ｓ値）や閾値電圧（Ｖ_ｔｈ）といったトランジスタの性能指標を得る。そして、もし、それらが予め設定した条件を満たさなければ、デバイスパラメータの値を変更し、再び、シミュレーションを行う。これを繰り返すことで、ドレイン電流特性が条件を満たすように、デバイスパラメータの値を決めることができる。こうした方法により、トランジスタの構造設計のための実際の素子の試作回数を減らすことができ、トランジスタの開発期間やコストの削減が可能となる。

一方、アモルファスシリコンＴＦＴに比べて移動度が高く、また、多結晶シリコンＴＦＴに比べて均一性が高いことで、アモルファスＩｎＧａＺｎＯ（ＩＧＺＯ；インジウム・ガリウム・亜鉛酸化物）などの酸化物半導体を用いたＴＦＴが現在、注目されている。こうした酸化物半導体ＴＦＴの開発においても、前記したように、シミュレーション技術を用いたドレイン電流特性の計算が重要である。

そして、近年、市販の二次元デバイスシミュレータを用いて、ＩＧＺＯ−ＴＦＴのドレイン電流特性を計算した例が報告されている（非特許文献１、２参照）。

Hsing-Hung Hsieh, Toshio Kamiya, Kenji Nomura, Hideo Hosono, and Chung-Chih Wu, Appl. Phys. Lett. 92, 133503 (2008) Tze-Ching Fung, Chiao-Shun Chuang, Charlene Chen, Katsumi Abe, Robert Cottle, Mark Townsend, Hideya Kumomi, and Jerzy Kanicki, J. Appl. Phys. 106, 084511 (2009)

ところが、前記したような二次元デバイスシミュレータを用いた計算では広範囲な条件で高精度にドレイン電流特性が得られる一方で、シミュレーションに長時間を要し、また、シミュレーションを実行させるためにハイスペックなコンピュータが必要である、といった問題がある。

また、酸化物半導体を用いたＴＦＴは、半導体膜中にキャリアを捕獲する欠陥を含む、多数キャリアを使う蓄積型のトランジスタである。このため、このようなＴＦＴには、アモルファスシリコンＴＦＴや多結晶シリコンＴＦＴに用いられる、従来からあるシミュレーション方法をそのまま適用することはできない。

そこで、本発明は、酸化物半導体ＴＦＴのように、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴに適用可能であり、かつ、高速にドレイン電流のシミュレーションを行うことができるシミュレーション装置及びシミュレーションプログラムを提供することを課題とする。

前記した課題を解決するために、請求項１に記載のドレイン電流のシミュレーション装置（以下、適宜シミュレーション装置という）は、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の薄膜トランジスタについて、ドレイン電極とソース電極との間の電流であるドレイン電流を計算するドレイン電流のシミュレーション装置であって、ポテンシャル分布演算手段と、キャリア密度分布演算手段と、キャリア面密度演算手段と、ドレイン電流演算手段と、を含んで構成した。

かかる構成によれば、シミュレーション装置は、ポテンシャル分布演算手段によって、半導体膜の電荷密度として、電子密度、ホール密度、ドナー密度、及びバンドギャップ中に指数関数型の状態密度を持つアクセプタ型欠陥とドナー型欠陥の密度を考慮して、一次元ポアソン方程式を解くことにより半導体膜中の深さ方向のポテンシャル分布を計算する。これによって、シミュレーション装置は、ポテンシャル分布を高速に算出する。

次に、シミュレーション装置は、キャリア密度分布演算手段によって、ポテンシャル分布演算手段により算出したポテンシャル分布を用いて半導体膜中の深さ方向のキャリア密度分布を算出する。次に、シミュレーション装置は、キャリア面密度演算手段によって、キャリア密度分布演算手段により算出したキャリア密度分布を半導体膜の深さ方向の全範囲について積分して半導体膜中のキャリア面密度を算出する。そして、シミュレーション装置は、チャネル長方向の２以上の位置について、キャリア面密度演算手段により算出したキャリア面密度に電気素量を乗じたキャリア面電荷密度及びポテンシャル分布演算手段により算出した半導体膜とゲート絶縁膜との界面におけるポテンシャルを用いて、ドレイン電流演算手段によってドレイン電流を算出する。
これによって、シミュレーション装置は、高速に算出できる一次元のポテンシャル分布を用いて、ドレイン電流を算出する。

また、請求項１に記載のシミュレーション装置は、フェルミ準位演算手段と、電荷担体密度演算手段と、を更に備えて構成した。
かかる構成によれば、シミュレーション装置は、フェルミ準位演算手段によって、半導体膜のフラットバンド条件でのフェルミ準位を、フェルミ準位についての方程式である式（１８）から算出する。次に、シミュレーション装置は、電荷担体密度演算手段によって、フェルミ準位演算手段により算出したフェルミ準位を、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）に代入して、半導体膜のフラットバンド条件での、それぞれホール密度、電子密度、正に帯電したドナー型欠陥のディープステート（Deep state）における密度、負に帯電したアクセプタ型欠陥のディープステート（Deep state）における密度及び負に帯電したアクセプタ型欠陥のテールステート（Tail state）における密度を、電荷担体密度として算出する。

次に、シミュレーション装置は、ポテンシャル分布演算手段によって、一次元ポアソン方程式である式（１）を差分化し、ゲート電極におけるポテンシャルがゲート電極及びソース電極の間の電圧であるゲート−ソース間電圧とフラットバンド電圧との差に等しいことを境界条件として、数値解析することでポテンシャル分布を算出する。また、ポテンシャル分布を算出する際に、電荷担体密度演算手段が算出した半導体膜のフラットバンド条件における電荷担体密度が用いられる。

次に、シミュレーション装置は、キャリア密度分布演算手段によって、キャリア密度分布を、式（１９）から算出し、更に、キャリア面密度演算手段によって、キャリア面密度を、式（２０）によって算出する。そして、シミュレーション装置は、ドレイン電流演算手段によって、ドレイン電流を、式（３０）により算出する。
ここで、式（１８）は、次のとおりである。

また、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）は、次のとおりである。

また、式（１）は、次のとおりである。

ここで、半導体膜の電荷密度ρは式（２）のように表され、更に、半導体膜のホール密度ｐ、電子密度ｎ、正に帯電したドナー型欠陥のディープステートにおける密度Ｎ_ｄｄ ^＋、負に帯電したアクセプタ型欠陥のディープステートにおける密度Ｎ_ａｄ ⁻及び負に帯電したアクセプタ型欠陥のテールステートにおける密度Ｎ_ａｔ ⁻は、それぞれ、式（３）、式（４−２）、式（１０）、式（１３−２）及び式（１６−２）のように表すことができる。なお、式（１０）、式（１３−２）及び式（１６−２）は、近似式であるため、ポテンシャル算出の高速化に寄与する。

また、式（１９）及び式（２０）は、次のように与えられる。

更に、式（３０）は、次のように与えられる。

以上において、β＝ｑ／ｋＴ、γ_ｄ＝ｑ／Ｅ_ｄｄ、γ_ａ＝ｑ／Ｅ_ａｄである。
また、ｋはボルツマン定数、Ｔは絶対温度、ｑは電気素量である。
更に、ρは半導体膜の電荷密度、ｐ_０は半導体膜のフラットバンド条件におけるホール密度、ｎ_０は半導体膜のフラットバンド条件における電子密度、Ｎ_ｄｄ０ ^＋は半導体膜のフラットバンド条件における正に帯電したドナー型欠陥のディープステートにおける密度、Ｎ_ａｄ０ ⁻は半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のディープステートにおける密度、Ｎ_ａｔ０ ⁻は半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のテールステートにおける密度、ｇ_ｄｄ０は半導体膜の価電子帯上端でのドナー型欠陥のディープステートにおける状態密度、ｇ_ａｄ０は半導体膜の伝導帯下端でのアクセプタ型欠陥のディープステートにおける状態密度、ｇ_ａｔ０は半導体膜の伝導帯下端でのアクセプタ型欠陥のテールステートにおける状態密度、Ｅ_ｖは半導体膜の価電子帯上端のエネルギー、Ｅ_ｃは半導体膜の伝導帯下端のエネルギー、Ｅ_ｆは半導体膜のフラットバンド条件でのフェルミ準位、Ｅ_ｄｄは半導体膜のドナー型欠陥のディープステートにおける状態密度分布の傾きの逆数、Ｅ_ａｄは半導体膜のアクセプタ型欠陥のディープステートにおける状態密度分布の傾きの逆数、Ｅ_ａｔは半導体膜のアクセプタ型欠陥のテールステートにおける状態密度分布の傾きの逆数、ｎ_ｉは半導体膜の真性キャリア密度、Ｅ_ｉは半導体膜の真性フェルミ準位、ε_ｓｃは半導体膜の誘電率、ｔ_ｓｃは半導体膜の膜厚、φはポテンシャル、φ（ｘ）はポテンシャル分布、ｎ（ｘ）はキャリア密度分布、Ｎはキャリア面密度、Ｎ_ｄは半導体の実効的なドナー密度である。

また、ｘは半導体膜の厚さ方向の位置を示し、半導体膜と絶縁膜との界面を０とし、半導体膜とソース電極及びドレイン電極との界面をｔ_ｓｃとする。また、ｙは前記半導体膜のチャネル長方向の位置を示し、ソース電極のドレイン電極側の端部を０とし、ドレイン電極のソース電極側の端部をＬとする。
また、Ｌは前記半導体膜のチャネル長、Ｗは前記半導体膜のチャネル幅、μは前記半導体膜における電子の移動度、Ｖ_ｄｓはドレイン−ソース間電圧、φ_ｎは電子の擬フェルミポテンシャルを示し、φ_ｎ（ｙ）は前記チャネル長方向の位置ｙにおける電子の擬フェルミポテンシャルであって、φ_ｎ（０）＝０、φ_ｎ（Ｌ）＝Ｖ_ｄｓである。
更に、Ｉ_ｄはドレイン電流、Ｑはキャリア面電荷密度、Ｑ_０は前記半導体膜のキャリア長方向の位置ｙ＝０におけるキャリア面電荷密度、Ｑ_Ｌは前記半導体膜のキャリア長方向の位置ｙ＝Ｌにおけるキャリア面電荷密度、φ_ｓは前記半導体膜の厚さ方向の位置ｘ＝０におけるポテンシャル、φ_ｓ０は前記半導体膜の厚さ方向の位置ｘ＝０、かつ前記半導体膜のチャネル長方向の位置ｙ＝０におけるポテンシャル、φ_ｓＬは前記半導体膜の厚さ方向の位置ｘ＝０、かつ前記半導体膜のチャネル長方向の位置ｙ＝Ｌにおけるポテンシャル、である。

請求項２に記載のシミュレーション装置は、請求項１に記載のシミュレーション装置において、前記ドレイン電流演算手段は、前記ドレイン電流を、前記式（３０）に代えて、式（３５）によって算出し、前記式（３５）は、次の通りである。

かかる構成によれば、シミュレーション装置は、半導体膜のチャネル長方向の両端であるソース電極端部とドレイン電極端部との２つの位置におけるキャリア面電荷密度及び半導体膜とゲート絶縁膜との界面におけるポテンシャルである表面ポテンシャルを用いて、式（３５）に示した近似式によりドレイン電流を計算する。なお、半導体膜のチャネル長方向の両端の位置におけるキャリア面電荷密度及び表面ポテンシャルは、前記したようにチャネル長方向の両端の位置における一次元ポテンシャル分布に基づいて計算される。

請求項３に記載のシミュレーション装置は、請求項１又は請求項２に記載のシミュレーション装置において、計算範囲設定手段を更に備えて構成した。
かかる構成によれば、シミュレーション装置は、計算範囲設定手段によって、所定の範囲における複数のドレイン−ソース間電圧及び／又はゲート−ソース間電圧をポテンシャル分布の計算条件として順次にポテンシャル分布演算手段に設定する。次に、シミュレーション装置は、ポテンシャル分布演算手段によって、当該ドレイン−ソース間電圧及び／又はゲート−ソース間電圧におけるポテンシャル分布を算出する。そして、シミュレーション装置は、前記したドレイン電流演算手段によってドレイン電流を算出する。また、シミュレーション装置は、計算範囲設定手段によって、所定の範囲におけるドレイン−ソース間電圧及び／又はゲート−ソース間電圧を逐次変化させ、前記したドレイン電流演算手段によって、順次に設定されたドレイン−ソース間電圧及び／又はゲート−ソース間電圧に対応するドレイン電流を算出する。これによって、シミュレーション装置は、ドレイン電流と、その計算の基になったポテンシャル分布の計算条件としたドレイン−ソース間電圧及び／又はゲート−ソース間電圧とを対応付けたドレイン電流のドレイン電圧依存性及び／又はゲート電圧依存性を計算する。

なお、本願請求項１乃至請求項３の何れか一項に記載の発明に係るドレイン電流のシミュレーション装置は、一般的なコンピュータが備えるＣＰＵ（中央演算装置）、メモリ、ハードディスクなどのハードウェア資源を、ポテンシャル分布演算手段、キャリア密度分布演算手段、キャリア面密度演算手段、ドレイン電流演算手段、として機能させるための請求項５に記載のドレイン電流のシミュレーションプログラムによって実現することもできる。このプログラムは、通信回線を介して配布してもよく、ＣＤ−ＲＯＭやフラッシュメモリなどの記録媒体に記録して配布してもよい。

請求項１に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴについて、半導体膜のチャネル長方向の２以上の位置における半導体膜の深さ方向についてのポテンシャル分布を算出し、その一次元ポテンシャル分布に基づいてドレイン電流を算出するため、ハイスペックなコンピュータを用いることなく、高速かつ高精度にドレイン電流を計算することができる。
また、バンドギャップ中に指数関数型の状態密度を持つドナー型欠陥のディープステートにおける密度と、アクセプタ型欠陥のディープステートにおける密度と、アクセプタ型欠陥のテールステートにおける密度とを考慮に含めて、電子の擬フェルミポテンシャルを考慮した一次元ポアソン方程式を数値解析してポテンシャル分布を計算し、チャネル長方向の２以上の位置における一次元ポテンシャル分布に基づいてドレイン電流を計算するようにしたため、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴについて、広い範囲のドレイン−ソース間電圧に対するドレイン電流を高速かつ高精度に計算することができる。
請求項２に記載の発明によれば、チャネル長方向の両端の位置における一次元ポテンシャル分布に基づいてドレイン電流を計算するようにしたため、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴについて、ドレイン電流の基本特性を高速かつ高精度に計算することができる。
請求項３に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴについて、ドレイン電流のドレイン電圧依存特性及び／又はゲート電圧依存特性を計算することができる。

本発明の実施形態における計算対象であるＴＦＴの構造を示す模式的断面図である。 本発明の実施形態における計算対象であるＴＦＴにおける半導体膜の欠陥のバンドギャップ中の状態密度分布を示す図である。 本発明の実施形態における計算対象であるＴＦＴについて、フラットバンド条件を説明するための図である。 本発明の実施形態における計算対象であるＴＦＴについて、ポアソン方程式を解く際の境界条件を説明するための図である。 本発明の実施形態における計算対象であるＴＦＴについて、寄生抵抗の影響を説明するための図である。 本発明の実施形態におけるドレイン電流のシミュレーション装置の構成を示すブロック図である。 本発明の実施形態におけるドレイン電流のシミュレーション装置の処理の流れを示すフローチャートである。 本発明に係るドレイン電流のシミュレーション装置を用いたドレイン電流特性の計算の実施例を示す図であり、欠陥の密度を種々に変えて、ドレイン電流のゲート電圧依存性を計算した結果を示す。 本発明に係るドレイン電流のシミュレーション装置を用いたドレイン電流特性の計算の実施例を示す図であり、ドレイン電圧を種々に変えて、ドレイン電流のゲート電圧依存性を計算した結果と実測値とを示す。 本発明に係るドレイン電流のシミュレーション装置を用いたドレイン電流の計算の実施例を示す図であり、ゲート電圧を種々に変えて、ドレイン電流のドレイン電圧依存性を計算した結果と実測値とを示す。 本発明に係るドレイン電流のシミュレーション装置を用いたドレイン電流特性の計算の実施例を示す図であり、ゲート絶縁膜の厚さを変えて、ドレイン電流のゲート電圧依存性を計算した結果と実測値とを示す。

以下、本発明の実施形態について、適宜に図面を参照して説明する。ここでは、ｎ型の蓄積型ＴＦＴについて説明する。なお、本実施形態について、先にドレイン電流の計算方法について説明し、その後に、その計算方法を用いたドレイン電流のシミュレーション装置について説明する。

［ドレイン電流の計算方法］
まず、ドレイン電流を計算方法について説明する。
図１は本発明におけるドレイン電流の計算方法を説明するためのＴＦＴの断面を模式的に示したものである。このＴＦＴは、図面において半導体膜ＳＣの左右方向の両端にそれぞれソース電極Ｓとドレイン電極Ｄとが設けられ、図面において半導体膜ＳＣの下方向には、ゲート絶縁膜ＩＮを挟んでゲート電極Ｇが設けられているボトムゲート、トップコンタクト型の電界効果型トランジスタ（ＦＥＴ）である。なお、本実施形態では、ボトムゲート、トップコンタクト型のＴＦＴを例に説明するが、本発明が適用できるＴＦＴは、この構造に限定されるものではない。

ここで、ｔ_ｓｃは半導体膜ＳＣの厚さであり、Ｌは半導体膜ＳＣのチャネル長であり、ｔ_ｉｎはゲート絶縁膜ＩＮの厚さである。また、座標系は、半導体膜ＳＣの厚さ方向（深さ方向ともいう）である図面の上下方向をｘ方向とし、チャネル長方向である図面の左右方向をｙ方向とする。ｘ方向の座標は、半導体膜ＳＣのゲート絶縁膜ＩＮとの界面をｘ＝０とし、上端面はｘ＝ｔ_ｓｃとする。また、ｙ方向の座標は、半導体膜ＳＣがソース電極Ｓの右端部と接触する位置をｙ＝０とし、半導体膜ＳＣがドレイン電極Ｄの左端部と接触する位置をｙ＝Ｌとする。

［ポアソン方程式］
ここで、半導体膜ＳＣ中のポアソン方程式は、チャネル長Ｌがゲート絶縁膜ＩＮの厚さに対して極端に短くない場合は、グラデュアルチャネル近似より、式（１）のように、一次元の方程式で表すことができる。ここで、チャネル長Ｌがゲート絶縁膜ＩＮの厚さｔ_ｉｎに対して極端に短くない場合とは、例えば、ゲート絶縁膜ＩＮの厚さｔ_ｉｎを１００［ｎｍ］としたときに、チャネル長Ｌが５μｍ程度以上の場合にグラデュアルチャネル近似をすることができる。また、グラデュアルチャネル近似とは、ドレイン−ソース間の電圧のチャネル長方向（ｙ方向）の変化が緩やかであるため、ｙ方向の電界を無視するという近似である。

式（１）において、φは静電ポテンシャル（以下、適宜単に「ポテンシャル」という）、ｘは半導体膜ＳＣの厚さ方向の位置、ρは電荷密度であり、ε_ｓｃは半導体膜ＳＣの誘電率である。このとき、キャリアを捕獲する欠陥を含む半導体膜ＳＣにおける電荷密度ρは、キャリアを捕獲する欠陥の密度を考慮して、式（２）で与えられる。

ここで、ｑは電気素量、ｐはホール密度、ｎは電子密度、Ｎ_ｄは酸素欠損や不純物水素などに由来する実効的なドナー密度、Ｎ_ｄｄ ^＋は正に帯電したドナー型欠陥のディープステート（Deep state）における密度、Ｎ_ａｄ ⁻は負に帯電したアクセプタ型欠陥のディープステート（Deep state）における密度、Ｎ_ａｔ ⁻は負に帯電したアクセプタ型欠陥のテールステート（Tail state）における密度である。また、ドレイン電流特性に対するドナー型欠陥のテールステート（Tail state）の影響は小さいため、それに関する項はここでは無視している。なお、Ｎ_ｄｄ ^＋は正に帯電したドナー型欠陥のディープステート（Deep state）における密度などは、適宜「Ｎ_ｄｄ ^＋は正に帯電したドナー型欠陥（Deep state）の密度」のように記載する。
また、「ディープステート（Deep state）」及び「テールステート（Tail state）」についての説明は後記する。

ここで、ホール密度ｐ及び電子密度ｎは、それぞれ式（３）及び式（４−１）のように与えられる。更に、本実施形態では、ｎ型ＴＦＴにおける多数キャリアである電子の密度ｎについては、ドレイン−ソース間電圧Ｖ_ｄｓが高く、熱的に平衡状態であると近似できない系、すなわち、熱的に非平衡状態な系に適用可能とするために、電子の擬フェルミポテンシャルφ_ｎを導入し、電子密度ｎを表す式として、式（４−１）におけるポテンシャルφに代えて、（φ−φ_ｎ）とした式（４−２）を用いる。
なお、ｐ型ＴＦＴについて計算を行う場合は、ｎ型ＴＦＴについての計算の際に電子密度ｎ及び後記するアクセプタ型欠陥の密度Ｎ_ａｄ ⁻、Ｎ_ａｔ ⁻（式（１３−２）及び式（１６−２）参照）に電子の擬フェルミポテンシャルφ_ｎを導入することに代えて、ホール密度ｐ及びドナー型欠陥の密度Ｎ_ｄｄ ^＋にホールの擬フェルミポテンシャルφ_ｐを導入する（式（３）及び式（１０）において、φを（φ−φ_ｐ）に置き換える）。この場合、電子密度ｎ及びアクセプタ型欠陥の密度Ｎ_ａｄ ⁻、Ｎ_ａｔ ⁻には、電子の擬フェルミポテンシャルφ_ｎの導入は不要である。

ここで、ｐ_０及びｎ_０は、それぞれ、フラットバンド条件における半導体膜ＳＣのホール密度及び電子密度であり、βは熱電圧の逆数である。ここで、β＝ｑ／ｋＴであり、ｋはボルツマン定数、Ｔは絶対温度である。また、電子の擬フェルミポテンシャルφ_ｎは、ソース端（ｙ＝０）において、φ_ｎ＝０、ドレイン端（ｙ＝Ｌ）において、φ_ｎ＝Ｖ_ｄｓとなる。
但し、後記するように、寄生抵抗の影響が無視できない場合には、ドレイン端（ｙ＝Ｌ）において、φ_ｎ＝Ｖ_{ｄｓ−ｅｆｆ}となる。ここで、Ｖ_{ｄｓ−ｅｆｆ}は、寄生抵抗による電圧降下の影響を考慮した、実効的なドレイン−ソース間電圧である。なお、実効的なドレイン−ソース間電圧Ｖ_{ｄｓ−ｅｆｆ}についての詳細な説明は後記する。

また、フラットバンド条件における半導体膜ＳＣのホール密度ｐ_０及び電子密度ｎ_０は、それぞれ、式（５）及び式（６）のように与えられる。

ここで、ｎ_ｉは真性キャリア密度、Ｅ_ｉは真性フェルミ準位、Ｅ_ｆはフラットバンド条件でのフェルミ準位である。

また、本実施形態における計算方法では、酸素欠損や不純物水素などに由来する実効的なドナー密度Ｎ_ｄは、ポテンシャルφに依存せずに、熱処理の温度や熱処理の雰囲気（例えば、窒素ガス雰囲気、大気など）などの製造プロセスによって定められる所定値をとるものと近似する。この所定値としては、実験結果に基づいて定められる経験値を固有パラメータとして用いることができる。

次に、キャリアを捕獲する欠陥の密度について詳しく説明する。図２はバンドギャップ中のドナー型欠陥（Deep state）とアクセプタ型欠陥（Deep state, Tail state）の状態密度を表わした図である。なお、「Deep state」とは、価電子帯上端のエネルギーＥ_ｖと伝導帯下端のエネルギーＥ_ｃとの間のエネルギー状態において、中央部のエネルギー状態をいうものである。また、「Tail state」とは、前記したエネルギー間で、価電子帯上端のエネルギーＥ_ｖの近傍又は伝導帯下端のエネルギーＥ_ｃの近傍のエネルギー状態をいうものである。

ここで、ドナー型欠陥（Deep state）の状態密度ｇ_ｄｄは、バンドギャップ中のエネルギーEの関数として、式（７）のように与えられる。

ここで、ｇ_ｄｄ０は価電子帯上端のエネルギーＥ_ｖでのドナー型欠陥（Deep state）の状態密度である。また、Ｅ_ｄｄはドナー型欠陥（Deep state）の状態密度分布の傾きの逆数で、「Ｅ_ｄｄ＞ｋＴ」である。なお、ｋＴは、室温で２６ｍｅＶである。

また、正に帯電したドナー型欠陥（Deep state）の密度Ｎ_ｄｄ ^＋は、式（８）に示すように、欠陥準位の占有確率をｆ（Ｅ）として、式（７）に（１−ｆ（Ｅ））を掛けて、価電子帯上端のエネルギーＥ_ｖから伝導帯下端のエネルギーＥ_ｃまで積分することにより求めることができる。なお、欠陥準位の占有確率ｆ（Ｅ）は、式（９）のように与えられる。

ここで、Ｅ_ｆｅはフェルミ準位である。
次に、式（８）の積分計算は数値的に行う必要があるが、「Ｅ_ｄｄ＞ｋＴ」であることを考慮することにより、解析的な近似解が得ることができる。この近似解の導出について説明する。

まず、式（８）に式（７）及び式（９）を代入し、積分範囲の上端を伝導帯下端のエネルギーＥ_ｃから無限大に変えることで、近似式である式（Ａ１）が得られる。

ここで、式（Ａ２）のように、ｚ、αをおくと、式（Ａ１）は、式（Ａ３）のように表すことができ、更に式（Ａ４）のように近似することができる。

ここで、α＞１（Ｅ_ｄｄ＞ｋＴ）のとき、式（Ａ５）の関係が成立するから、式（Ａ４）は、式（Ａ６）のようになる。

ここで、式（Ａ６）に、式（Ａ７）に示した関係式を代入することで、式（Ａ８）が得られる。

また、式（Ａ９）に示すように、式（Ａ８）において、ポテンシャルφ＝０とした場合が、半導体膜ＳＣのフラットバンド条件での正に帯電したドナー型欠陥（Deep state）の密度Ｎ_ｄｄ０ ^＋である。

従って、式（Ａ９）を用いることにより、式（Ａ８）は式（１０）のように表すことができる。本実施形態では、式（８）に示した正に帯電したドナー型欠陥（Deep state）の密度Ｎ_ｄｄ ^＋の近似式として、式（１０）を用いるものである。

また、アクセプタ型欠陥（Deep state）の状態密度ｇ_ａｄは、式（１１）のように与えられる。

ここで、ｇ_ａｄ０は伝導帯下端のエネルギーＥ_ｃでのアクセプタ型欠陥（Deep state）の状態密度、Ｅ_ａｄはアクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数であり、「Ｅ_ａｄ＞ｋＴ」である。

また、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎ_ａｄ ⁻は、式（１２）に示すように、式（１１）に欠陥準位の占有確率ｆ（Ｅ）を掛けて、価電子帯上端のエネルギーＥ_ｖから伝導帯下端のエネルギーＥ_ｃまで積分することにより求めることができる。

式（８）に示した積分計算と同様に、式（１２）の積分計算も数値的に行う必要があるが、「Ｅ_ａｄ＞ｋＴ」であることを考慮することにより、解析的な近似解を得ることができる。この近似解の導出について説明する。

まず、式（１２）に式（９）及び式（１１）を代入することで、式（Ｂ１）が得られ、更に、積分範囲の下端を価電子帯上端のエネルギーＥ_ｖからマイナス無限大に変えることで、近似式である式（Ｂ２）が得られる。

ここで、式（Ｂ３）に示すように、ｚ、αをおくと、式（Ｂ２）は、式（Ｂ４）のように表すことができ、更に、積分範囲の上端を無限大に変えることで、近似式である式（Ｂ５）が得られる。なお、式（Ｂ３）のｚ及びαは、前記した式（Ａ２）のｚ及びαとは異なるものである。

ここで、α＞１（Ｅ_ａｄ＞ｋＴ）のとき、式（Ｂ６）の関係が成立するから、式（Ｂ５）は、式（Ｂ７）のようになる。

ここで、式（Ｂ７）に、式（Ｂ８）に示した関係式を代入することで、式（Ｂ９）が得られる。

また、式（Ｂ１０）に示すように、式（Ｂ９）において、ポテンシャルφ＝０とした場合が、半導体膜ＳＣのフラットバンド条件での負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎ_ａｄ０ ⁻である。

従って、式（Ｂ１０）を用いることにより、式（Ｂ９）は式（１３−１）のように表すことができる。更に本実施形態では、式（４−２）に示した電子密度ｎと同様に、熱的に非平衡状態の系に適用可能とするために、電子の擬フェルミポテンシャルφ_ｎを考慮して、式（１３−１）におけるポテンシャルφを（φ−φ_ｎ）に置き換えた式（１３−２）を、式（１２）に示した負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎ_ａｄ ⁻の近似式として用いる。

また、アクセプタ型欠陥（Tail state）の状態密度ｇ_ａｔは、式（１４）のように与えられる。

ここで、ｇ_ａｔ０は伝導帯下端でのアクセプタ型欠陥（Tail state）の状態密度、Ｅ_ａｔはアクセプタ型欠陥（Tail state）の状態密度分布の傾きの逆数であり、「Ｅ_ａｔ＜ｋＴ」である。

また、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎ_ａｔ ⁻は、式（１５）に示すように、式（１４）に、式（９）に示した欠陥準位の占有確率ｆ（Ｅ）を掛けて、価電子帯上端のエネルギーＥ_ｖから伝導帯下端のエネルギーＥ_ｃまで積分することにより求めることができる。

式（８）及び式（１２）に示した積分計算と同様に、式（１５）の積分計算も数値的に行う必要があるが、「Ｅ_ａｔ＜ｋＴ」であることを考慮することにより、解析的な近似解を得ることができる。この近似解の導出について説明する。

まず、式（１５）に式（９）及び式（１４）を代入することにより式（Ｃ１）が得られ、更に、積分範囲の下端を価電子帯上端のエネルギーＥ_ｖからマイナス無限大に変えることで、近似式である式（Ｃ２）が得られる。

ここで、アクセプタ型欠陥のTail stateの状態密度は、伝導帯下端のエネルギーＥ_ｃの近くのみで高い値をとるので、式（Ｃ２）の積分を行う際は、式（９）で表される占有確率ｆ（Ｅ）を式（３）のように近似することができる。

従って、式（Ｃ２）は、更に、式（Ｃ４）に示すように近似でき、その結果として式（Ｃ５）が得られる。

ここで、式（Ｃ５）に式（Ｃ６）の関係式を代入することで、式（Ｃ７）が得られ、更に、変形すると式（Ｃ８）が得られる。

また、式（Ｃ９）に示すように、式（Ｃ８）において、ポテンシャルφ＝０とした場合が、半導体膜ＳＣのフラットバンド条件での負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎ_ａｔ０ ⁻である。

従って、式（Ｃ９）を用いることにより、式（Ｃ８）は式（１６−１）のように表すことができる。更に本実施形態では、式（４−２）に示した電子密度ｎと同様に、熱的に非平衡状態の系に適用可能とするために、電子の擬フェルミポテンシャルφ_ｎを考慮して、式（１６−１）におけるポテンシャルφを（φ−φ_ｎ）に置き換えた式（１６−２）を、式（１５）に示した負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎ_ａｔ ⁻の近似式として用いる。

［フラットバンド条件でのフェルミ準位の計算］
次に、半導体膜ＳＣの電気的中性条件に基づいて、フラットバンド条件でのフェルミ準位Ｅ_ｆを計算するプロセスについて説明する。

ここで、図３を参照して、フラットバンド条件について説明する。フラットバンド条件とは、図３に示すように、ＴＦＴのエネルギーバンド図において、半導体膜ＳＣにおけるエネルギーバンドが曲がらず、フラットになる条件のことである。ゲート電極Ｇである金属の仕事関数と半導体膜ＳＣの仕事関数とが等しく、かつ、ゲート絶縁膜ＩＮ中に電荷が存在しない場合、フラットバンド条件においては、ゲート電極Ｇである金属のフェルミ準位Ｅ_ｆｍと、半導体膜ＳＣのフェルミ順位Ｅ_ｆｓとが等しくなる。

また、ゲート電極Ｇである金属の仕事関数と半導体膜ＳＣの仕事関数との間に差がある場合や、ゲート絶縁膜ＩＮ中に電荷がある場合に、これらによって生じる半導体膜ＳＣ中のエネルギーバンドの曲がりを補償して、エネルギーバンドをフラットにするのに必要なゲート電圧Ｖ_ｇがフラットバンド電圧Ｖ_ｆｂである。

フェルミ準位Ｅ_ｆを計算するプロセスについて説明を続ける。
式（２）に、式（３）、式（４−２）、式（１０）、式（１３−２）及び式（１６−２）を代入して、フラットバンド条件「φ＝０」において、半導体膜ＳＣにおける電気的中性条件である「ρ＝０」及び「φ_ｎ＝０」とすることで、式（１７）が得られる。

そして、式（１７）に、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）を代入すると、式（１８）が得られる。

ここで、価電子帯上端のエネルギーＥ_ｖでのドナー型欠陥（Deep state）の状態密度ｇ_ｄｄ０、ドナー型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅ_ｄｄ、伝導帯下端のエネルギーＥ_ｃでのアクセプタ型欠陥（Deep state）の状態密度ｇ_ａｄ０、アクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅ_ａｄ、伝導帯下端のエネルギーＥ_ｃでのアクセプタ型欠陥（Tail state）の状態密度ｇ_ａｔ０、アクセプタ型欠陥（Tail state）の状態密度分布の傾きの逆数Ｅ_ａｔ、実効的なドナー密度Ｎ_ｄ、真性キャリア密度ｎ_ｉ、真性フェルミ準位Ｅ_ｉ、価電子帯上端のエネルギーＥ_ｖ及び伝導帯下端のエネルギーＥ_ｃは、デバイスの設計値であるデバイスパラメータ又は用いる材料に固有の固有パラメータとして与えられる。また、絶対温度Ｔは、任意の値（例えば、３００Ｋ）を設定することができる。従って、式（１８）において未知数はフェルミ準位Ｅ_ｆのみである。

そこで、フェルミ準位Ｅ_ｆの方程式である式（１８）について、例えば、反復計算を用いた求根アルゴリズムであるニュートン法や二分法などの公知の手法により数値解析することで、フラットバンド条件でのフェルミ準位Ｅ_ｆを算出することができる。

［フラットバンド条件での電荷担体密度の計算］
次に、式（１８）から算出したフェルミ準位Ｅ_ｆを、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）に代入することで、半導体膜ＳＣのフラットバンド条件での電荷担体密度として、ホール密度ｐ_０、電子密度ｎ_０、正に帯電したドナー型欠陥（Deep state）の密度Ｎ_ｄｄ０ ^＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎ_ａｄ０ ⁻、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎ_ａｔ０ ⁻が得られる。そして、これらの電荷担体密度を用いて、ポテンシャル分布の計算を行う。

［ポテンシャル分布の計算］
式（１）に示したポアソン方程式は、差分化することで、例えば、直接法であるガウスの消去法や、反復法であるヤコビ法などの公知の手法を用いた数値解析によって、その解を求めることができる。これによって、ｘ方向（深さ方向）のポテンシャル分布の算出を行うことができる。

ここで、差分化するために、半導体膜ＳＣにおいて、数値解析をする際に、例えば等間隔メッシュを仮定して、そのメッシュ幅をΔｘとして、ポテンシャル分布φ（ｘ）を、Δｘ単位で離散化した数値関数として取り扱うこととする。その結果、数値解析によって、ポテンシャル分布φ（ｘ）は、｛φ（０），φ（Δｘ），φ（２Δｘ），・・・，φ（ｔ_ｓｃ）｝という数値関数（数列）として算出される。

ここで、図４を参照して、ポアソン方程式を解く際の境界条件について説明する。
まず、ゲート電極Ｇにおけるポテンシャルφは、ゲート−ソース間電圧Ｖ_ｇｓとフラットバンド電圧Ｖ_ｆｂとの差「Ｖ_ｇｓ−Ｖ_ｆｂ」とする。また、ゲート絶縁膜ＩＮと半導体膜ＳＣとの界面（ｘ＝０）において、電束密度が連続となるようにする。更にまた、「ｘ＞ｔ_ｓｃ」となる領域、すなわち半導体膜ＳＣの上面側（図１参照）に、十分に厚い絶縁膜層があるものと仮定し、ｘ＝ｔ_ｓｃにおいて電界Ｅがほぼゼロとなるようにする。

［キャリア密度分布の計算］
半導体膜ＳＣ中のキャリア密度分布は、ポアソン方程式を解いて得られるポテンシャル分布から計算することができる。
式（４−２）において、位置ｘにおけるポテンシャルをφ（ｘ）とすると、位置ｘにおけるキャリア密度（電子密度）ｎ（ｘ）は、式（１９）で与えられる。

［キャリア面密度の計算］
キャリア面密度Ｎは、式（２０）に示すように、キャリア密度ｎ（ｘ）を、厚さ方向にｘ＝０からｘ＝ｔ_ｓｃまで積分することにより算出することができる。

実際には、ポテンシャル分布は数値計算より得られるので、式（２０）における積分は解析的には行うことができない。従って、半導体膜ＳＣにおいて、数値計算をする際に等間隔メッシュを仮定して、そのメッシュ幅をΔｘとすると、キャリアの面密度Ｎは、式（２１）のようにして算出することができる。

［ドレイン電流の計算］
ドレイン電流Ｉ_ｄは、式（２３）に示すように、拡散電流成分Ｉ_ｄｉｆｆと、ドリフト電流成分Ｉ_{ｄｒｉｆｔ}の和として与えられる。ここで、チャネル長方向であるｙ方向において、ソース端をｙ＝０とし、ドレイン端をｙ＝Ｌとし、ｙ方向の電界がｘ方向（深さ方向）について一定であると近似すると、拡散電流成分Ｉ_ｄｉｆｆ及びドリフト電流成分Ｉ_{ｄｒｉｆｔ}は、それぞれ式（２４）及び式（２５）のように表すことができる。
式（２４）において、Ｎ（ｙ）はチャネル長方向の位置ｙにおけるキャリアの面密度であり、式（２５）において、φ_ｓ（ｙ）は位置ｙにおけるゲート絶縁膜ＩＮと半導体膜ＳＣとの界面（ｘ＝０）におけるポテンシャル（表面ポテンシャル）である。

まず、式（２４）に示した拡散電流成分Ｉ_ｄｉｆｆをｙについて積分すると、式（２６）のようになる。ここで、Ｎ_Ｌは、ｙ＝Ｌにおけるキャリア面密度、Ｎ_０は、ｙ＝０におけるキャリア面密度である。そして、拡散電流成分Ｉ_ｄｉｆｆは、式（２７）のように与えられる。
式（２７）において、Ｑ_Ｌ及びＱ_０は、それぞれ、ｙ＝Ｌ及びｙ＝０におけるキャリア面電荷密度であり、Ｑ_０＝−ｑＮ_０、Ｑ_Ｌ＝−ｑＮ_Ｌの関係が成り立つ。

次に、式（２５）に示したドリフト電流成分Ｉ_{ｄｒｉｆｔ}をｙについて積分すると、式（２８）のようになる。ここで、φ_ｓＬ及びφ_ｓ０は、それぞれ、ｙ＝Ｌ及びｙ＝０におけるゲート絶縁膜ＩＮと半導体膜ＳＣとの界面（ｘ＝０）のポテンシャルである。そして、ドリフト電流成分Ｉ_{ｄｒｉｆｔ}は、式（２９）のように与えられる。
なお、このとき、Ｑ＝−ｑＮの関係を用いた。

式（２７）及び式（２９）を式（２３）に代入することで、ドレイン電流Ｉ_ｄは、式（３０）のように表すことができる。式（３０）において、右辺の第一項は拡散電流成分を表し、第二項はドリフト電流を表す。

式（３０）中の第二項の積分計算は、具体的には、式（３１）によって行う。すなわち、キャリア面電荷密度Ｑ及びポテンシャルφ_ｓを、それぞれｙ方向について離散化した関数に置き換えて、式（３１）に示すように、キャリア面電荷密度Ｑとポテンシャルφ_ｓの差分との積和演算を行うことで、積分値を算出することができる。
式（３１）において、ｍ_ｙは正の整数であり、関数をｙ方向に離散化する際のドレイン−ソース間電圧Ｖ_ｄｓの分割数を示す。ｍ_ｙを大きな値にするほど、離散化した関数の間隔が小さくなり、元の連続関数をより忠実に表現できるため、計算精度を高くすることができる。

また、式（３１）において、離散化したｙ方向のｒ番目の位置におけるキャリア面電荷密度Ｑ_ｒ及び表面ポテンシャルφ_ｓｒは、まず、ｙ方向のｒ番目の位置における擬フェルミポテンシャルφ_ｎ（ｒ）を式（３２）に従って設定しておき、その上で式（１）に示したポアソン方程式を解いて得られるポテンシャルφ_ｒ（ｘ）を用いて計算する。計算の具体例について、この後に説明する。なお、式（３２）において、ΔＶ_ｄｓは、式（３３）で与えられ、ｙ方向の離散化に対応した計算間隔（幅）である。また、０番目の位置はｙ＝０の位置（ソース端）であり、ｍ_ｙ番目の位置はｙ＝Ｌの位置（ドレイン端）である。

次に、式（３１）の計算の具体例について説明する。まず、式（３３）によれば、例えば、Ｖ_ｄｓ＝１０［Ｖ］、ΔＶ_ｄｓ＝０．２［Ｖ］とした場合に、分割数ｍ_ｙ＝５０となり、あるゲート電圧Ｖ_ｇにおけるドレイン電流Ｉ_ｄを計算するために、起点を含めた５１条件（φ_ｎ（ｒ）＝０，０．２，０．４，０．６，・・・，９．６，９．８，１０［Ｖ］）でポアソン方程式を解くこととなる。そして、本例の場合は、５１条件でのポアソン方程式を解くことにより、ｙ方向の５１個の位置における一次元のポテンシャルφが、離散化した関数φ_ｒ（ｘ）（ｒは０から５０までの整数、ｘは０からｔ_ｓｃまで、間隔Δｘで定められる離散値）として算出される。

次に、ポテンシャル分布φ_ｒ（ｘ）及び擬フェルミポテンシャルφ_ｎ（ｒ）を式（１９）のφ（ｘ）及びφ_ｎにそれぞれ代入することで、ｙ方向のｒ番目の位置におけるキャリア密度ｎ_ｒ（ｘ）が得られる。そして、キャリア密度ｎ_ｒ（ｘ）を式（２０）のｎ（ｘ）に代入した積分計算として、式（２１）の積和演算を行うことにより、ｙ方向のｒ番目の位置におけるキャリア面密度Ｎ_ｒが得られる。更に、キャリア面密度Ｎ_ｒに負の電気素量（−ｑ）を乗じることにより、ｙ方向のｒ番目の位置におけるキャリア面電荷密度Ｑ_ｒが得られる。

ｙ方向の位置ｒ＝０〜ｍ_ｙについての、キャリア面電荷密度Ｑ_ｒ、及び既に算出したｘ＝０におけるポテンシャルφ_ｒ（０）であるポテンシャルφ_ｓｒを、式（３１）に代入することにより、式（３０）の右辺第二項の積分値を得ることができる。
なお、式（３０）の右辺の第一項におけるキャリア面電荷密度Ｑ_０及びＱ_Ｌは、第二項の積分計算のためのキャリア面電荷密度Ｑ_ｒにおいて、それぞれｒ＝０及びｒ＝５０の場合のキャリア面電荷密度として算出される値を用いることができる。
以上の計算プロセスにより、任意の大きさのドレイン−ソース間電圧Ｖ_ｄｓに対してドレイン電流Ｉ_ｄを算出することができる。

また、このドレイン電流Ｉ_ｄを算出の際に設定するゲート電圧Ｖ_ｇの値を、様々に変えて、対応するドレイン電流Ｉ_ｄを算出することにより、ドレイン電流Ｉ_ｄのゲート電圧依存性（ドレイン電流特性）を計算することができる。同様に、ドレイン電圧Ｖ_ｄの値を様々に変えて、ドレイン電流Ｉ_ｄのドレイン電圧依存性を計算することもできる。
ここで、ゲート電圧Ｖ_ｇの値は、ドレイン電流計算プロセスにおいて、ポテンシャル分布φ（ｘ）を計算する際の境界条件を定めるために用いられる。すなわち、ゲート電極Ｇにおけるポテンシャルφ＝Ｖ_ｇｓ−Ｖ_ｆｂ＝（Ｖ_ｇ−Ｖ_ｓ）−Ｖ_ｆｂを算出するために用いられる。

なお、ドレイン−ソース間電圧Ｖ_ｄｓが小さい場合（１〜数［Ｖ］程度又はそれ以下）は、チャネル長方向であるｙ方向に対してキャリア密度分布は緩やかに変化するとみなすことができ、式（３４）の関係式を用いることができる。そして、式（３４）の関係式を用いることで、式（３０）は、式（３５）のように近似することができる。

式（３５）の適用範囲は、ドレイン−ソース間電圧Ｖ_ｄｓが、１〜数［Ｖ］程度又はそれ以下の電圧に限られるが、あるゲート電圧Ｖ_ｇにおけるドレイン電流Ｉ_ｄを計算するためには、ソース端（ｙ＝０、φ_ｎ＝０）及びドレイン端（ｙ＝Ｌ、φ_ｎ＝Ｖ_ｄｓ）の２条件でのみ、ポアソン方程式を解けばよい。すなわち、半導体膜ＳＣのチャネル長方向の両端であるソース端及びドレイン端の２箇所における一次元のポテンシャルφを算出すればよい。このため、式（３０）を用いる場合に比べて、短時間でドレイン−ソース電圧Ｖ_ｄｓが前記した低電圧におけるドレイン電流Ｉ_ｄを算出することができる。

また、更に近似を進めて、ソース端及びドレイン端におけるキャリア面電荷密度Ｑ_０，Ｑ_Ｌ及び表面ポテンシャルφ_ｓ０，φ_ｓＬに対して、それぞれ式（３６）及び式（３７）に示す関係があるものとする。これらの関係式を式（３５）に代入することで、式（３８）の近似式を得ることができる。

ここで、ソース端（ｙ＝０）におけるキャリア面密度をＮ_０とすると、式（３９）の関係が成り立つ。そして、式（３９）を式（３８）に代入することで、式（４０）の近似式を得ることができる。

式（４０）に示した近似式を用いてドレイン電流Ｉ_ｄを計算する場合には、ソース端におけるキャリア面密度Ｎ_０を算出するために、ソース端（ｙ＝０、φ_ｎ＝０）でのみ、ポアソン方程式を解けばよい。すなわち、ソース端における一次元のポテンシャルφを算出すればよい。このため、式（３５）を用いる場合よりも、更に短時間でドレイン電流Ｉ_ｄを算出することができる。

（寄生抵抗の影響）
また、図５に示すように、トランジスタに寄生抵抗がある場合、すなわち、寄生抵抗の影響を無視することができない場合には、その影響を考慮してドレイン電流Ｉ_ｄを計算する必要がある。なお、図５に示した例では、ソース電極側とドレイン電極側とに、同じ抵抗値Ｒの寄生抵抗があるものと仮定している。

寄生抵抗Ｒにドレイン電流Ｉ_ｄが流れることにより、電圧降下が生じるため、実際にトランジスタのドレイン−ソース間に印加される電圧は、端子間であるドレイン電極Ｄとソース電極Ｓ（図１参照）との間に印加した電圧（Ｖ_ｄｓ）よりも小さくなる。ここで、実際にトランジスタに印加されるドレイン−ソース間電圧をＶ_{ｄｓ−ｅｆｆ}とし、寄生抵抗の大きさをＲとすると、図５から分かるように、式（４１）の関係が成り立つ。
また、式（４０）に示したドレイン電流Ｉ_ｄの算出式において寄生抵抗の影響を考慮すると、式（４０）は、ドレイン−ソース間電圧Ｖ_ｄｓを実効的なドレイン−ソース間電圧Ｖ_{ｄｓ−ｅｆｆ}に代えて、式（４２）にように表すことができる。
そして、式（４２）に、式（４１）を代入して整理することで、ドレイン−ソース間電圧Ｖ_ｄｓと実効的なドレイン−ソース間電圧Ｖ_{ｄｓ−ｅｆｆ}との関係を示す式（４３）が得られる。

寄生抵抗の影響を考慮する場合は、式（３２）及び式（３３）により擬フェルミポテンシャルφ_ｎ（ｒ）を算出する際に、ドレイン−ソース間電圧Ｖ_ｄｓを、式（４３）を用いて算出される実効的なドレイン−ソース間電圧Ｖ_{ｄｓ−ｅｆｆ}に置き換えて算出する。そして、この擬フェルミポテンシャルφ_ｎ（ｒ）を用いてポアソン方程式を解くことで、寄生抵抗の影響をポテンシャル分布の計算に取り入れることができる。

次に、図６を参照（適宜図１参照）して、前記した本発明におけるドレイン電流の計算方法を用いて、ドレイン電流のシミュレーションを行うドレイン電流のシミュレーション装置（以下、適宜シミュレーション装置という）について説明する。

［シミュレーション装置の構成］
図６に示すように、本実施形態におけるシミュレーション装置（ドレイン電流のシミュレーション装置）１は、デバイスパラメータ入力手段１０、フェルミ準位演算手段１１、電荷担体密度演算手段１２、計算範囲設定手段１３、ポテンシャル分布演算手段１４、キャリア密度分布演算手段１５、キャリア面密度演算手段１６、ドレイン電流演算手段１７、パラメータ記憶手段１８、電荷担体密度記憶手段１９及びドレイン電流記憶手段２０を備えて構成されている。

なお、シミュレーション装置１は、専用のハードウェアによって構成することもできるが、パソコン（パーソナルコンピュータ）などの一般的なコンピュータに、ドレイン電流を計算するための前記した各手段を実現するプログラム（ドレイン電流のシミュレーションプログラム）を実行させることによって実現することができる。本実施形態は、パソコンにドレイン電流のシミュレーションプログラムを実行させてドレイン電流のシミュレーション装置１を実現するものである。
以下、各手段について詳細に説明する。

デバイスパラメータ入力手段１０は、不図示のキーボードなどの入力手段を介して、ドレイン電流Ｉ_ｄの計算に必要なデバイスの構成や特性値を示すパラメータであるデバイスパラメータを入力するものである。デバイスパラメータ入力手段１０は、入力したデバイスパラメータを、パラメータ記憶手段１８に記憶する。

入力するデバイスパラメータとしては、半導体膜ＳＣの厚さｔ_ｓｃ、ゲート絶縁膜ＩＮの厚さｔ_ｉｎ、チャネル長Ｌ、チャネル幅Ｗ、価電子帯上端のエネルギーＥ_ｖでのドナー型欠陥（Deep state）の状態密度ｇ_ｄｄ０、ドナー型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅ_ｄｄ、伝導帯下端のエネルギーＥ_ｃでのアクセプタ型欠陥（Deep state）の状態密度ｇ_ａｄ０、アクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅ_ａｄ、伝導帯下端のエネルギーＥ_ｃでのアクセプタ型欠陥の状態密度（Tail state）ｇ_ａｔ０、アクセプタ型欠陥（Tail state）の状態密度分布の傾きの逆数Ｅ_ａｔ、フラットバンド電圧Ｖ_ｆｂ及び実効的なドナー密度Ｎ_ｄが挙げられる。

また、本実施形態では、半導体膜ＳＣについての真性フェルミ準位Ｅ_ｉ、真性キャリア密度ｎ_ｉ、価電子帯上端のエネルギーＥ_ｖ、伝導帯下端のエネルギーＥ_ｃ、移動度μ、誘電率ε_ｓｃ及びゲート絶縁膜ＩＮの誘電率ε_ｉｎは、用いる材料に固有の固有パラメータとして、固定値を予めパラメータ記憶手段１８に記憶しておく。更に、計算条件の一つであるソース電圧Ｖ_ｓは、例えば、予め定められた値（例えば、０［Ｖ］）を、パラメータ記憶手段１８に記憶しておく。
以下、デバイスパラメータ、固有パラメータなどを合わせて、適宜「デバイスパラメータ等」という。

また、デバイスパラメータ入力手段１０は、デバイスパラメータを、前記したキーボードのほか、光ディスクや磁気ディスク、フラッシュメモリなどの記憶媒体を介して入力するようにしてもよいし、ＬＡＮ（Local Area Network）などの通信回線を介して入力するようにしてもよい。

フェルミ準位演算手段１１は、パラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、半導体膜ＳＣのフラットバンド条件でのフェルミ準位Ｅ_ｆを算出し、算出したフェルミ準位Ｅ_ｆを電荷担体密度演算手段１２に出力するものである。

具体的には、フェルミ準位演算手段１１は、前記した式（１８）にデバイスパラメータ等を代入し、式（１８）をニュートン法や二分法などにより数値解析することによって、半導体膜ＳＣのフェルミ準位Ｅ_ｆを算出する。

電荷担体密度演算手段１２は、フェルミ準位演算手段１１から入力したフェルミ準位Ｅ_ｆを用いて、半導体膜ＳＣのフラットバンド条件における正に帯電したドナー型欠陥（Deep state）の密度Ｎ_ｄｄ０ ^＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎ_ａｄ０ ⁻、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎ_ａｔ０ ⁻、ホール密度ｐ_０及び電子密度ｎ_０を算出し、算出したこれらの電荷担体密度を電荷担体密度記憶手段１９に記憶する。

具体的には、電荷担体密度演算手段１２は、フェルミ準位Ｅ_ｆを前記した式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）に代入することで、半導体膜ＳＣのフラットバンド条件における、それぞれ、ホール密度ｐ_０、電子密度ｎ_０、正に帯電したドナー型欠陥（Deep state）の密度Ｎ_ｄｄ０ ^＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎ_ａｄ０ ⁻及び負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎ_ａｔ０ ⁻を算出する。なお、これらの電荷担体密度の算出にデバイスパラメータ等が必要な場合は、電荷担体密度演算手段１２は、適宜にパラメータ記憶手段１８に記憶されているデバイスパラメータ等を参照する。

計算範囲設定手段１３は、ポアソン方程式を解いてポテンシャル分布を計算する際の、ゲート電圧Ｖ_ｇの範囲を不図示のキーボードなどを介して入力し、ポテンシャル分布を計算する際に、入力したゲート電圧Ｖ_ｇ及びドレイン電圧Ｖ_dの範囲における様々なゲート電圧Ｖ_ｇ及びドレイン電圧Ｖ_dを計算条件として設定するものである。計算範囲設定手段１３は、ゲート電圧Ｖ_ｇ及びドレイン電圧Ｖ_dを計算条件として、ポテンシャル分布演算手段１４に設定する。

具体的には、計算範囲設定手段１３は、ゲート電圧Ｖ_ｇの設定範囲として、ゲート電圧の初期値Ｖ_ｇ０と、ゲート電圧の最大値Ｖ_ｇｍａｘと、ゲート電圧を変化させる間隔ΔＶ_ｇとを入力する。そして、計算範囲設定手段１３は、入力した初期値Ｖ_ｇ０と、最大値Ｖ_ｇｍａｘと、間隔ΔＶ_ｇとに基づいて、順次、Ｖ_ｇ０，Ｖ_ｇ０＋ΔＶ_ｇ，Ｖ_ｇ０＋２×ΔＶ_ｇ，・・・，Ｖ_ｇｍａｘをゲート電圧Ｖ_ｇとしてポテンシャル分布演算手段１４に設定する。
同様に、ドレイン電圧Ｖ_ｄも、ドレイン電圧Ｖ_ｄの設定範囲として、ドレイン電圧の初期値Ｖ_ｄ０と、ドレイン電圧の最大値Ｖ_ｄｍａｘと、ドレイン電圧を変化させる間隔ΔＶ_ｄとを入力する。そして、計算範囲設定手段１３は、入力した初期値Ｖ_ｄ０と、最大値Ｖ_ｄｍａｘと、間隔ΔＶ_ｄとに基づいて、順次、Ｖ_ｄ０，Ｖ_ｄ０＋ΔＶ_ｄ，Ｖ_ｄ０＋２×ΔＶ_ｄ，・・・，Ｖ_ｄｍａｘのように変化させて、ドレイン電圧Ｖ_ｄとしてポテンシャル分布演算手段１４に設定する。

ポテンシャル分布演算手段１４は、電荷担体密度記憶手段１９に記憶されている電荷担体密度及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等に基づいて、計算範囲設定手段１３により設定されたゲート電圧Ｖ_ｇ及びドレイン電圧Ｖ_dにおける半導体膜ＳＣの深さ方向のポテンシャル分布φ（ｘ）を算出し、算出したポテンシャル分布φ（ｘ）をキャリア密度分布演算手段１５に出力するものである。

具体的には、ポテンシャル分布演算手段１４は、電荷担体密度として正に帯電したドナー型欠陥（Deep state）の密度Ｎ_ｄｄ０ ^＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎ_ａｄ０ ⁻、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎ_ａｔ０ ⁻、ホール密度ｐ_０及び電子密度ｎ_０と、必要なデバイスパラメータ等と、計算条件であるゲート電圧Ｖ_ｇ及びドレイン電圧Ｖ_dとを用いて式（１）を計算する。このとき式（２）、式（３）、式（４−２）、式（１０）、式（１３−２）及び式（１６−２）も利用する。更に、式（１）に示したポアソン方程式を差分化し、この差分化したポアソン方程式を、ガウスの消去法やヤコビ法などにより数値解析することによって、ポテンシャル分布φ（ｘ）を算出する。

ここで、ポテンシャル分布演算手段１４は、ゲート電極Ｇにおけるポテンシャルφ（−ｔ_ｉｎ）が、ゲート−ソース間電圧Ｖ_ｇｓ（Ｖ_ｇｓ＝Ｖ_ｇ−Ｖ_ｓ）とフラットバンド電圧Ｖ_ｆｂとの差（Ｖ_ｇｓ−Ｖ_ｆｂ）に等しいことを境界条件として、ポテンシャル分布φ（ｘ）を算出する。

キャリア密度分布演算手段１５は、式（１９）に、ポテンシャル分布演算手段１４から入力したポテンシャル分布φ（ｘ）、電荷担体密度記憶手段１９に記憶されている電子密度ｎ_０及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を代入して、キャリア密度分布（電子密度分布）ｎ（ｘ）を算出する。
キャリア密度分布演算手段１５は、算出したキャリア密度分布ｎ（ｘ）を、キャリア面密度演算手段１６に出力する。

キャリア面密度演算手段１６は、キャリア密度分布演算手段１５から入力したキャリア密度ｎ（ｘ）を、式（２０）に従って、半導体膜ＳＣの深さ方向の全範囲である下端（ｘ＝０）から上端（ｘ＝ｔ_ｓｃ）まで積分することでキャリア面密度Ｎを算出する。

具体的には、キャリア面密度演算手段１６は、式（２１）に示したように、メッシュ幅をΔｘとして数値積分によりキャリア面密度Ｎを算出する。
キャリア面密度演算手段１６は、算出したキャリア面密度Ｎをドレイン電流演算手段１７に出力する。

ドレイン電流演算手段１７は、キャリア面密度演算手段１６から入力したキャリア面密度Ｎと、パラメータ記憶手段１８に記憶されているデバイスパラメータ等を、式（３０）又は式（３５）に代入して、ドレイン電流Ｉ_ｄを算出する。

ドレイン電流演算手段１７は、算出したドレイン電流Ｉ_ｄを、計算条件であるゲート電圧Ｖ_ｇ及びドレイン電圧Ｖ_dに対応付けて、ドレイン電流記憶手段２０に記憶する。
なお、ドレイン電流演算手段１７は、ドレイン電流Ｉ_ｄを、ゲート電圧Ｖ_ｇに代えて、ゲート−ソース間電圧Ｖ_ｇｓに対応付けてドレイン電流記憶手段２０に記憶するようにしてもよい。また、ドレイン電流演算手段１７は、ドレイン電流Ｉ_ｄを、ドレイン電圧Ｖ_dに代えて、ドレイン−ソース間電圧Ｖ_ｄｓに対応付けてドレイン電流記憶手段２０に記憶するようにしてもよい。

パラメータ記憶手段１８は、デバイスパラメータ入力手段１０が入力したデバイスパラメータである半導体膜ＳＣの厚さｔ_ｓｃ、ゲート絶縁膜ＩＮの厚さｔ_ｉｎ、チャネル長Ｌ、チャネル幅Ｗ、価電子帯上端のエネルギーＥ_ｖでのドナー型欠陥（Deep state）の状態密度ｇ_ｄｄ０、ドナー型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅ_ｄｄ、伝導帯下端のエネルギーＥ_ｃでのアクセプタ型欠陥（Deep state）の状態密度ｇ_ａｄ０、アクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅ_ａｄ、伝導帯下端のエネルギーＥ_ｃでのアクセプタ型欠陥（Tail state）の状態密度ｇ_ａｔ０、アクセプタ型欠陥（Tail state）の状態密度分布の傾きの逆数Ｅ_ａｔ、フラットバンド電圧Ｖ_ｆｂ及び実効的なドナー密度Ｎ_ｄを記憶するものである。

また、パラメータ記憶手段１８は、他のパラメータである半導体膜ＳＣについての真性フェルミ準位Ｅ_ｉ、真性キャリア密度ｎ_ｉ、価電子帯上端のエネルギーＥ_ｖ、伝導帯下端のエネルギーＥ_ｃ、移動度μ、誘電率ε_ｓｃ及びゲート絶縁膜ＩＮの誘電率ε_ｉｎを、用いる材料に固有の固有パラメータとして、それぞれに対応する固有値を予め記憶することとする。

また、パラメータ記憶手段１８は、他の計算条件であるソース電圧Ｖ_ｓ及び絶対温度Ｔとして、それぞれ予め定められた値を予め記憶することとする。更にまた、定数であるボルツマン定数ｋ及び電気素量ｑを予め記憶することとする。

パラメータ記憶手段１８に記憶されているデバイスパラメータ等は、フェルミ準位演算手段１１、電荷担体密度演算手段１２、ポテンシャル分布演算手段１４、キャリア密度分布演算手段１５、キャリア面密度演算手段１６及びドレイン電流演算手段１７によって、適宜参照される。

電荷担体密度記憶手段１９は、電荷担体密度演算手段１２によって算出された電荷担体密度である、正に帯電したドナー型欠陥（Deep state）の密度Ｎ_ｄｄ０ ^＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎ_ａｄ０ ⁻、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎ_ａｔ０ ⁻、ホール密度ｐ_０及び電子密度ｎ_０を記憶するものである。これらのデータは、ポテンシャル分布演算手段１４、及びキャリア密度分布演算手段１５によって参照される。

ドレイン電流記憶手段２０は、ドレイン電流演算手段１７によって算出されたドレイン電流Ｉ_ｄを、ドレイン電流Ｉ_ｄの計算条件であるゲート電圧Ｖ_ｇ及びドレイン電圧Ｖ_dに対応付けて記憶するものである。

ドレイン電流記憶手段２０に記憶されたドレイン電流Ｉ_ｄは、例えば、ＴＦＴの特性値である閾値電圧Ｖ_ｔｈやサブスレッショールド係数（Ｓ値）などの計算のために利用される。また、不図示のグラフ描画手段によって、コンピュータに接続された表示手段や印刷手段に出力され、ドレイン電流特性としてグラフ表示することもできる（例えば、図８〜図１１参照）。

なお、本実施形態では、デバイスパラメータ入力手段１０で入力したデバイスパラメータをパラメータ記憶手段１８に一旦記憶して、フェルミ準位演算手段１１などの演算手段によって適宜読み出されるようにしたが、デバイスパラメータ入力手段１０は、入力したデバイスパラメータを直接に必要とする演算手段に出力するようにしてもよい。

また、固有パラメータは、デバイスパラメータとともにデバイスパラメータ入力手段１０によって入力するようにしてもよい。更にまた、計算条件の一つであるソース電圧Ｖ_ｓは、デバイスパラメータ入力手段１０又は計算範囲設定手段１３によって入力するようにしてもよい。

また、本実施形態では、電荷担体密度演算手段１２で算出した正に帯電したドナー型欠陥（Deep state）の密度Ｎ_ｄｄ０ ^＋などの電荷担体密度を、電荷担体密度記憶手段１９に一旦記憶して、ポテンシャル分布演算手段１４などによって適宜読み出されるようにしたが、電荷担体密度演算手段１２は、算出したこれらの電荷担体密度を直接にポテンシャル分布演算手段１４などに出力するようにしてもよい。

なお、本発明に係るドレイン電流のシミュレーション装置は、一般的なコンピュータが備えるＣＰＵ（中央演算装置）、メモリ、ハードディスクなどのハードウェア資源を、デバイスパラメータ入力手段１０乃至ドレイン電流記憶手段２０の各手段として機能させるためのドレイン電流のシミュレーションプログラムによって実現することもできる。このプログラムは、通信回線を介して配布してもよく、ＣＤ−ＲＯＭやフラッシュメモリなどの記録媒体に記録して配布してもよい。

［シミュレーション装置の動作］
次に、図７を参照（適宜図１及び図６参照）して、本実施形態におけるドレイン電流のシミュレーション装置１の動作について説明する。

まず、シミュレーション装置１は、デバイスパラメータ入力手段１０によって、シミュレーション対象となるＴＦＴについてのデバイスパラメータを入力し、パラメータ記憶手段１８に記憶する（ステップＳ１０）。

次に、シミュレーション装置１は、フェルミ準位演算手段１１によって、パラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（１８）により、フラットバンド条件での半導体膜ＳＣのフェルミ準位Ｅ_ｆを算出し、算出したフェルミ準位Ｅ_ｆを電荷担体密度演算手段１２に出力する（ステップＳ１１）。

次に、シミュレーション装置１は、電荷担体密度演算手段１２によって、フェルミ準位演算手段１１により算出されたフェルミ準位Ｅ_ｆ及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）により、半導体膜ＳＣのフラットバンド条件における電荷担体密度として、それぞれ、ホール密度ｐ_０、電子密度ｎ_０、正に帯電したドナー型欠陥（Deep state）の密度Ｎ_ｄｄ０ ^＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎ_ａｄ０ ⁻及び負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎ_ａｔ０ ⁻を算出し、算出したこれらの値を電荷担体密度記憶手段１９に記憶する（ステップＳ１２）。

次に、シミュレーション装置１は、計算範囲設定手段１３によって、ポテンシャル分布φ（ｘ）を算出する際の、ドレイン電圧Ｖ_dの設定範囲を定めるデータとして、ドレイン電圧の初期値Ｖ_ｄ０と、ドレイン電圧の最大値Ｖ_ｄｍａｘと、ドレイン電圧を変化させる間隔ΔＶ_ｄとを、不図示のキーボードなどから入力し、初期値Ｖ_ｄ０をドレイン電圧Ｖ_ｄとしてポテンシャル分布演算手段１４に設定する（ステップＳ１３）。

次に、シミュレーション装置１は、計算範囲設定手段１３によって、ポテンシャル分布φ（ｘ）を算出する際の、ゲート電圧Ｖ_ｇの設定範囲を定めるデータとして、ゲート電圧の初期値Ｖ_ｇ０と、ゲート電圧の最大値Ｖ_ｇｍａｘと、ゲート電圧を変化させる間隔ΔＶ_ｇとを、不図示のキーボードなどから入力し、初期値Ｖ_ｇ０をゲート電圧Ｖ_ｇとしてポテンシャル分布演算手段１４に設定する（ステップＳ１４）。

次に、シミュレーション装置１は、ポテンシャル分布演算手段１４によって、電荷担体密度記憶手段１９に記憶されている正に帯電したドナー型欠陥（Deep state）の密度Ｎ_ｄｄ０ ^＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎ_ａｄ０ ⁻、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎ_ａｔ０ ⁻、ホール密度ｐ_０、電子密度ｎ_０、及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（１）に示したポアソン方程式を差分化して、計算範囲設定手段１３により設定されたゲート電圧Ｖ_ｇ及びドレイン電圧Ｖ_dにおけるポテンシャル分布φ（ｘ）を算出し、算出したポテンシャル分布φ（ｘ）をキャリア密度分布演算手段１５に出力する（ステップＳ１５）。

次に、シミュレーション装置１は、キャリア密度分布演算手段１５によって、ポテンシャル分布演算手段１４により算出したポテンシャル分布φ（ｘ）、電荷担体密度記憶手段１９に記憶されている電荷担体密度及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（１９）により、キャリア密度分布ｎ（ｘ）を算出し、算出したキャリア密度分布ｎ（ｘ）を、キャリア面密度演算手段１６に出力する（ステップＳ１６）。

次に、シミュレーション装置１は、キャリア面密度演算手段１６によって、キャリア密度分布演算手段１５により算出したキャリア密度分布ｎ（ｘ）及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（２０）により、キャリア面密度Ｎを算出し、算出したキャリア面密度Ｎをドレイン電流演算手段１７に出力する（ステップＳ１７）。

次に、シミュレーション装置１は、ドレイン電流演算手段１７によって、キャリア面密度演算手段１６により算出したキャリア面密度Ｎ及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（３０）又は式（３５）により、ドレイン電流Ｉ_ｄを算出し、算出したドレイン電流Ｉ_ｄを、計算条件であるゲート電圧Ｖ_ｇ及びドレイン電圧Ｖ_dに対応付けて、ドレイン電流記憶手段２０に記憶する（ステップＳ１８）。

次に、シミュレーション装置１は、計算範囲設定手段１３によって、計算条件を、次のドレイン電流Ｉ_ｄを算出する際のゲート電圧Ｖ_ｇに変更するために、前回のゲート電圧Ｖ_ｇに、計算の間隔ΔＶ_ｇを加算し、ポテンシャル分布演算手段１４に設定する（ステップＳ１９）。

次に、シミュレーション装置１は、計算範囲設定手段１３によって、ステップＳ１９で条件変更したゲート電圧Ｖ_ｇが、計算範囲の最大値Ｖ_ｇｍａｘより大きいかどうかを判断し（ステップＳ２０）、ステップＳ１９で条件変更したゲート電圧Ｖ_ｇが、計算範囲の最大値Ｖ_ｇｍａｘ以下の場合は（ステップＳ２０でＮｏ）、シミュレーション装置１は、ステップＳ１５に戻り、ステップＳ１９で設定したゲート電圧Ｖ_ｇについて、ポテンシャル分布演算手段１４によるポテンシャル分布φ（ｘ）の算出を繰り返す。
一方、大きい場合は（ステップＳ２０でＹｅｓ）、ドレイン電圧Ｖ_ｄの条件を変更するためのステップＳ２１に進む。

ステップＳ２１において、シミュレーション装置１は、計算範囲設定手段１３によって、計算条件を、次のドレイン電流Ｉ_ｄを算出する際のドレイン電圧Ｖ_ｄに変更するために、前回のドレイン電圧Ｖ_ｄに、計算の間隔ΔＶ_ｄを加算し、ポテンシャル分布演算手段１４に設定する（ステップＳ２１）。

次に、シミュレーション装置１は、計算範囲設定手段１３によって、ステップＳ２１で条件変更したドレイン電圧Ｖ_ｄが、計算範囲の最大値Ｖ_ｄｍａｘより大きいかどうかを判断し（ステップＳ２２）、ステップＳ２１で条件変更したドレイン電圧Ｖ_ｄが、計算範囲の最大値Ｖ_ｄｍａｘ以下の場合は（ステップＳ２２でＮｏ）、シミュレーション装置１は、ステップＳ１４に戻り、ゲート電圧Ｖ_ｇの条件を初期値Ｖ_ｇ０に戻すように設定し、ステップＳ２１で設定したドレイン電圧Ｖ_ｄについて、ポテンシャル分布演算手段１４によるポテンシャル分布φ（ｘ）の算出を繰り返す。
一方、大きい場合は（ステップＳ２２でＹｅｓ）、所定の計算範囲におけるドレイン電流Ｉ_ｄの計算が終了したため、シミュレーション装置１は、処理を終了する。

また、得られたドレイン電流特性は、例えば、不図示の表示装置にグラフ表示することができる（例えば、図８〜図１１参照）。そして、ドレイン電流特性が所望の特性であるかを、例えば閾値電圧Ｖ_ｔｈやＳ値を算出して確認し、所望の特性でなければ、ゲート絶縁膜厚ｔ_ｉｎや半導体膜厚ｔ_ｓｃなどのデバイスパラメータを変更し、前記した手順を繰り返してドレイン電流特性を計算し、所望のドレイン電流が得られるようにデバイスパラメータを決め、ＴＦＴのデバイス構造を決定することができる。

なお、本実施形態では、ドレイン電圧Ｖ_ｄを先に設定し、このドレイン電流Ｖ_ｄにおいて、ゲート電圧Ｖ_ｇを変化させてドレイン電流Ｉ_ｄを計算するようにしたが、これに限定されるものではない。ゲート電圧Ｖ_ｇを先に設定し、このゲート電圧Ｖ_ｇにおいて、ドレイン電流Ｖ_ｄを変化させてドレイン電流Ｉ_ｄを計算するようにしてもよい。また、ドレイン電圧Ｖ_ｄ又はゲート電圧Ｖ_ｇの一方の電圧を固定値とし、他方の電圧を変化させてドレイン電流Ｉ_ｄを計算することで、ドレイン電流の他方の電圧に対する依存性を算出するようにしてもよい。

次に、本発明の実施形態に係るドレイン電流のシミュレーション装置の実施例について説明する。
本実施例におけるシミュレーション条件として、半導体膜はＩＧＺＯ、ゲート絶縁膜はＳｉＯ_２とした。また、チャネル長Ｌ＝８０［μｍ］とし、チャネル幅Ｗ＝１３０［μｍ］とした。

図８に、欠陥密度のパラメータ（ｇ_ａｄ０）を様々に変えて計算を行った、ＴＦＴのドレイン電流のゲート電圧依存性を示す。この計算において、ゲート絶縁膜厚ｔ_ｉｎ＝１００［ｎｍ］、半導体膜厚ｔ_ｓｃ＝３０［ｎｍ］である。また、縦軸はドレイン電流Ｉ_ｄを対数スケールで示し、横軸は、ゲート−ソース間電圧Ｖ_ｇｓを示している。
また、欠陥密度のパラメータとして、伝導帯下端のエネルギーＥ_ｃでのアクセプタ型欠陥（Deep state）状態密度ｇ_ａｄ０を、０〜２×１０^１９［ｃｍ^−３ｅＶ^−１］まで、５×１０^１８［ｃｍ^−３ｅＶ^−１］間隔で設定し、アクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅ_ａｄを０．１［ｅＶ］、ドレイン−ソース間電圧Ｖ_ｄｓを１［Ｖ］とした。

図８に示すように、欠陥密度が増えるにつれて、ゲート電圧Ｖ_ｇ（ゲート−ソース間電圧Ｖ_ｇｓ）の増加に対するドレイン電流Ｉ_ｄの増加が緩やかになっている。これは、欠陥密度が増えるにつれて、キャリアの捕獲も増えるためである。このことから、本シミュレーション装置による計算に、欠陥の影響が正しく考慮されていることが分かる。

次に、図９及び図１０に、ＴＦＴのドレイン電流特性の計算結果（実線）及び実測値（○）の比較を示す。図９は、ドレイン電流Ｉ_ｄのゲート電圧（ゲート−ソース間電圧）依存性を表しており、縦軸はドレイン電流Ｉ_ｄを示し、左側に対数スケール、右側にリニアスケールを示している。また、横軸は、ゲート−ソース間電圧Ｖ_ｇｓを示している。また、図１０は、ドレイン電流Ｉ_ｄのドレイン電圧（ドレイン−ソース間電圧）依存性を表しており、縦軸はドレイン電流Ｉ_ｄをリニアスケールで示し、横軸は、ドレイン−ソース間電圧Ｖ_dｓを示している。これらの計算において、ゲート絶縁膜厚ｔ_ｉｎ＝１００［ｎｍ］、半導体膜厚ｔ_ｓｃ＝３０［ｎｍ］である。また、図９及び図１０に結果を示した計算では、共通のデバイスパラメータにより、式（３０）を用いてドレイン電流の計算を行っている。

図９においては、ドレイン−ソース間電圧Ｖ_ｄｓを１，３，１０［Ｖ］にそれぞれ固定したときに、ゲート−ソース間電圧Ｖ_ｇｓを変化させたときの結果をグラフ化した。図１０においては、ゲート−ソース間電圧Ｖ_ｇｓを０，５，１０，１５［Ｖ］にそれぞれ固定したときに、ドレイン−ソース間電圧Ｖ_ｄｓを変化させたときの結果をグラフ化した。
図９及び図１０に示すように、広範囲なゲート電圧Ｖ_ｇ（ゲート−ソース間電圧Ｖ_ｇｓ）及びドレイン電圧Ｖ_ｄ（ドレイン−ソース間電圧Ｖ_ｄｓ）において、計算結果が実測値を再現しており、本シミュレーション装置の有効性を示している。

次に、図１１に、ゲート絶縁膜厚ｔ_ｉｎが異なる２種類のＴＦＴ（ｔ_ｉｎ＝１０［ｎｍ］及びｔ_ｉｎ＝１００［ｎｍ］）について、ドレイン電流特性の計算結果（実線）及び実測値（○）の比較を示す。また、半導体膜厚ｔ_ｓｃ＝３０［ｎｍ］であり、ドレイン-ソース間電圧Ｖ_ｄｓは１［Ｖ］である。また、ドレイン電流Ｉ_ｄの計算は式（３５）を用い、ゲート絶縁膜厚ｔ_ｉｎが異なる２種類のＴＦＴについて、共通のデバイスパラメータを用いている。縦軸はドレイン電流Ｉ_ｄを対数スケールで示し、横軸はゲート−ソース間電圧Ｖ_ｇｓである。

図１１に示すように、ゲート絶縁膜厚が薄い場合（ｔ_ｉｎ＝１０［ｎｍ］）、立ち上りが急峻なドレイン電流特性となっている。一方、ゲート絶縁膜厚が厚い場合（ｔ_ｉｎ＝１００［ｎｍ］）には、立ち上りが緩やかなドレイン電流特性となっている。こうしたゲート絶縁膜厚に依存したドレイン電流特性の変化についても、本シミュレーション装置により高精度に再現できることが分かる。このように、本シミュレーション装置がＴＦＴの構造設計（デバイスパラメータの決定）に有効であることを示している。

また、一般的なデスクトップコンピュータ（インテル社製のＣＰＵ（Central Processing Unit）Intel Core 2 Duo E8400 3.00GHzを搭載）を用いて計算した際に、本発明のシミュレーション装置での計算時間は、次の通りである。
式（３０）を用いた図９に示した半導体膜厚ｔ_ｓｃ＝３０［ｎｍ］のＴＦＴのドレイン電流Ｉ_ｄのゲート電圧依存性の計算において、ドレイン−ソース間電圧Ｖ_ｄｓ＝１０［Ｖ］とし、半導体膜ＳＣ中におけるメッシュのサイズをΔｘ＝０．５［ｎｍ］とし、また、数値計算にＢＳＤライセンス（Berkeley Software Distribution License）で提供されるオープンソフトウェアである数値解析ソフトウェアライブラリＬＡＰＡＣＫ（Linear Algebra PACKage）を用いた場合、２００点のゲート電圧Ｖ_ｇについて計算に要した時間は２０秒程度であった。
また、式（３５）を用いた図１１に示した半導体膜厚ｔ_ｓｃ＝３０［ｎｍ］のＴＦＴのドレイン電流Ｉ_ｄのゲート電圧依存性の計算において、ドレイン−ソース間電圧Ｖ_ｄｓ＝１［Ｖ］とし、半導体膜ＳＣ中におけるメッシュのサイズをΔｘ＝０．５［ｎｍ］とし、また、数値計算に数値解析ソフトウェアライブラリＬＡＰＡＣＫを用いた場合、２００点のゲート電圧Ｖ_ｇについて計算に要した時間は０．５秒程度であった。

通常、市販の二次元デバイスシミュレータ（例えば、ＳＩＬＶＡＣＯ社の二次元デバイスシミュレータ「ＡＴＬＡＳ」）を用いた際のドレイン電流特性の計算時間は、数分から数十分であることから、本発明のシミュレーション装置による計算は、十分に高速であり、かつ高精度であることが分かる。
以上から、本発明のシミュレーション装置により、半導体膜ＳＣ中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴにおいて、高速かつ高精度なドレイン電流Ｉ_ｄの計算が実現されていることが分かる。

１ ドレイン電流のシミュレーション装置（シミュレーション装置）
１０ デバイスパラメータ入力手段
１１ フェルミ準位演算手段
１２ 電荷担体密度演算手段
１３ 計算範囲設定手段
１４ ポテンシャル分布演算手段
１５ キャリア密度分布演算手段
１６ キャリア面密度演算手段
１７ ドレイン電流演算手段
１８ パラメータ記憶手段
１９ 電荷担体密度記憶手段
２０ ドレイン電流記憶手段
Ｓ ソース電極
Ｄ ドレイン電極
Ｇ ゲート電極
ＳＣ 半導体膜
ＩＮ ゲート絶縁膜

Claims (4)

1. シミュレーションの対象が半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の前記薄膜トランジスタについて、ドレイン電極とソース電極との間の電流であるドレイン電流を計算するドレイン電流のシミュレーション装置であって、
   前記半導体膜の電荷密度として、電子密度、ホール密度、ドナー密度、及びバンドギャップ中に指数関数型の状態密度を持つアクセプタ型欠陥とドナー型欠陥の密度を考慮して、一次元ポアソン方程式を解くことにより半導体膜中の深さ方向のポテンシャル分布を計算するポテンシャル分布演算手段と、
   前記ポテンシャル分布演算手段により算出したポテンシャル分布を用いて前記半導体膜中の深さ方向のキャリア密度分布を算出するキャリア密度分布演算手段と、
   前記キャリア密度分布演算手段により算出したキャリア密度分布を前記半導体膜の深さ方向の全範囲について積分して前記半導体膜中のキャリア面密度を算出するキャリア面密度演算手段と、
   前記半導体膜のチャネル長方向についての２以上の位置において、前記キャリア面密度演算手段により算出したキャリア面密度に電気素量を乗じたキャリア面電荷密度及び前記ポテンシャル分布演算手段により算出したポテンシャル分布における前記半導体膜と前記絶縁膜との界面におけるポテンシャルを用いて、前記ドレイン電流を計算するドレイン電流演算手段と、
   前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式（１８）から算出するフェルミ準位演算手段と、
   前記フェルミ準位演算手段により算出したフェルミ準位を、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）に代入して、前記半導体膜のフラットバンド条件での、それぞれホール密度、電子密度、正に帯電したドナー型欠陥のディープステート（Deep state）における密度、負に帯電したアクセプタ型欠陥のディープステート（Deep state）における密度及び負に帯電したアクセプタ型欠陥のテールステート（Tail state）における密度を、電荷担体密度として算出する電荷担体密度演算手段と、を備え、
   前記ポテンシャル分布演算手段は、前記一次元ポアソン方程式である式（１）を差分化し、前記ゲート電極におけるポテンシャルが前記ゲート電極及び前記ソース電極の間の電圧であるゲート−ソース間電圧とフラットバンド電圧との差に等しいことを境界条件として、数値解析することで算出し、
   前記キャリア密度分布演算手段は、前記キャリア密度分布を、式（１９）から算出し、
   前記キャリア面密度演算手段は、前記キャリア面密度を、式（２０）によって算出し、
   前記ドレイン電流演算手段は、前記ドレイン電流を、式（３０）によって算出し、
   前記式（１８）は、
   

   

   であり、
   ここで、前記式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）は、
   

   

   であり、
   前記式（１）は、
   

   

   であり、
   ここで、
   

   

   であり、
   前記式（１９）は、
   

   

   であり、
   前記式（２０）は、
   

   

   であり、
   前記式（３０）は、
   

   

   であり、
   ここで、
   β＝ｑ／ｋＴ、
   γ_ｄ＝ｑ／Ｅ_ｄｄ、
   γ_ａ＝ｑ／Ｅ_ａｄ、
   であり、
   ｋはボルツマン定数、
   Ｔは絶対温度、
   ｑは電気素量、
   ρは前記半導体膜の電荷密度、
   ｐは前記半導体膜のホール密度、
   ｎは前記半導体膜の電子密度、
   Ｎ_ｄｄ ^＋は前記半導体膜の正に帯電したドナー型欠陥のディープステートにおける密度、
   Ｎ_ａｄ ⁻は前記半導体膜の負に帯電したアクセプタ型欠陥のディープステートにおける密度、
   Ｎ_ａｔ ⁻は前記半導体膜の負に帯電したアクセプタ型欠陥のテールステートにおける密度、
   ｐ_０は前記半導体膜のフラットバンド条件におけるホール密度、
   ｎ_０は前記半導体膜のフラットバンド条件における電子密度、
   Ｎ_ｄｄ０ ^＋は前記半導体膜のフラットバンド条件における正に帯電したドナー型欠陥のディープステートにおける密度、
   Ｎ_ａｄ０ ⁻は前記半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のディープステートにおける密度、
   Ｎ_ａｔ０ ⁻は前記半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のテールステートにおける密度、
   ｇ_ｄｄ０は前記半導体膜の価電子帯上端でのドナー型欠陥のディープステートにおける状態密度、
   ｇ_ａｄ０は前記半導体膜の伝導帯下端でのアクセプタ型欠陥のディープステートにおける状態密度、
   ｇ_ａｔ０は前記半導体膜の伝導帯下端でのアクセプタ型欠陥のテールステートにおける状態密度、
   Ｅ_ｖは前記半導体膜の価電子帯上端のエネルギー、
   Ｅ_ｃは前記半導体膜の伝導帯下端のエネルギー、
   Ｅ_ｆは前記半導体膜のフラットバンド条件でのフェルミ準位、
   Ｅ_ｄｄは前記半導体膜のドナー型欠陥のディープステートにおける状態密度分布の傾きの逆数、
   Ｅ_ａｄは前記半導体膜のアクセプタ型欠陥のディープステートにおける状態密度分布の傾きの逆数、
   Ｅ_ａｔは前記半導体膜のアクセプタ型欠陥のテールステートにおける状態密度分布の傾きの逆数、
   ｎ_ｉは前記半導体膜の真性キャリア密度、
   Ｅ_ｉは前記半導体膜の真性フェルミ準位、
   ε_ｓｃは前記半導体膜の誘電率、
   ｔ_ｓｃは前記半導体膜の膜厚、
   φはポテンシャル、
   φ（ｘ）はポテンシャル分布、
   ｎ（ｘ）はキャリア密度分布、
   Ｎはキャリア面密度、
   Ｎ_ｄは前記半導体膜の実効的なドナー密度、
   ｘは前記半導体膜の厚さ方向の位置（前記半導体膜と前記絶縁膜との界面を０とし、前記半導体膜と前記ソース電極及び前記ドレイン電極との界面をｔ_ｓｃとする）、
   ｙは前記半導体膜のチャネル長方向の位置（前記ソース電極の前記ドレイン電極側の端部を０とし、前記ドレイン電極の前記ソース電極側の端部をＬとする）、
   Ｌは前記半導体膜のチャネル長、
   Ｗは前記半導体膜のチャネル幅、
   μは前記半導体膜における電子の移動度、
   Ｖ_ｄｓはドレイン−ソース間電圧、
   φ_ｎは電子の擬フェルミポテンシャル、
   φ_ｎ（ｙ）は前記チャネル長方向の位置ｙにおける電子の擬フェルミポテンシャルであって、φ_ｎ（０）＝０、φ_ｎ（Ｌ）＝Ｖ_ｄｓであり、
   Ｉ_ｄはドレイン電流、
   Ｑはキャリア面電荷密度、
   Ｑ_０は前記半導体膜のキャリア長方向の位置ｙ＝０におけるキャリア面電荷密度、
   Ｑ_Ｌは前記半導体膜のキャリア長方向の位置ｙ＝Ｌにおけるキャリア面電荷密度、
   φ_ｓは前記半導体膜の厚さ方向の位置ｘ＝０におけるポテンシャル、
   φ_ｓ０は前記半導体膜の厚さ方向の位置ｘ＝０、かつ前記半導体膜のチャネル長方向の位置ｙ＝０におけるポテンシャル、
   φ_ｓＬは前記半導体膜の厚さ方向の位置ｘ＝０、かつ前記半導体膜のチャネル長方向の位置ｙ＝Ｌにおけるポテンシャル、
   であることを特徴とするドレイン電流のシミュレーション装置。
2. 前記ドレイン電流演算手段は、前記ドレイン電流を、前記式（３０）に代えて、式（３５）によって算出し、
   前記式（３５）は、
   

   

   であることを特徴とする請求項１に記載のドレイン電流のシミュレーション装置。
3. 所定の範囲における複数の前記ドレイン−ソース間電圧及び／又は前記ゲート−ソース間電圧を前記ポテンシャル分布の計算条件として順次に前記ポテンシャル分布演算手段に設定する計算範囲設定手段を更に備え、
   前記ポテンシャル分布に基づいて算出されたドレイン電流と、当該ポテンシャル分布の計算条件とした前記ドレイン−ソース間電圧及び／又は前記ゲート−ソース間電圧とを対応付けた前記ドレイン電流のドレイン電圧依存性及び／又はゲート電圧依存性を計算することを特徴とする請求項１又は請求項２に記載のドレイン電流のシミュレーション装置。
4. コンピュータを、請求項１乃至請求項３の何れか一項に記載のドレイン電流のシミュレーション装置として機能させるためのドレイン電流のシミュレーションプログラム。

Images