KR101643759B1 - 비정질 반도체 박막 트랜지스터(ｔｆｔ)의 전기적 특성을 산출하는 방법 및 장치 - Google Patents

비정질 반도체 박막 트랜지스터(ｔｆｔ)의 전기적 특성을 산출하는 방법 및 장치 Download PDF

Info

Publication number
KR101643759B1
KR101643759B1 KR1020100083707A KR20100083707A KR101643759B1 KR 101643759 B1 KR101643759 B1 KR 101643759B1 KR 1020100083707 A KR1020100083707 A KR 1020100083707A KR 20100083707 A KR20100083707 A KR 20100083707A KR 101643759 B1 KR101643759 B1 KR 101643759B1
Authority
KR
South Korea
Prior art keywords
capacitance
frequency
calculating
independent
characteristic
Prior art date
Application number
KR1020100083707A
Other languages
English (en)
Other versions
KR20120020013A (ko
Inventor
박재철
김대환
김창정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100083707A priority Critical patent/KR101643759B1/ko
Publication of KR20120020013A publication Critical patent/KR20120020013A/ko
Application granted granted Critical
Publication of KR101643759B1 publication Critical patent/KR101643759B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 비정질 반도체 박막 트랜지스터(TFT)의 전기적 특성을 산출하는 방법 및 장치에 관한 것으로, 본 발명에 따른 전기적 특성 산출 방법은 박막 트랜지스터로부터 복수 개의 주파수에 대한 C-V 특성을 측정하여 입력받고, 입력받은 측정값 및 등가 모델을 이용하여 주파수 독립적인 C-V 특성을 산출하며, 산출된 주파수 독립적인 C-V 특성으로부터 박막 트랜지스터의 상태 밀도를 산출한다.

Description

비정질 반도체 박막 트랜지스터(ＴＦＴ)의 전기적 특성을 산출하는 방법 및 장치{Method and apparatus for calculating the electrical characteristics of amorphous semiconductor thin-film transistor}
본 발명은 비정질 반도체 TFT의 전기적 특성을 산출하는 방법 및 장치에 관한 것으로, 특히 비정질 반도체 TFT의 공정 조건 및 소자 구조 최적화, 소자/회로 성능 및 신뢰성 예측을 위한 비정질 반도체 TFT의 밴드갭 내 상태밀도 함수(subgap density of states (DOS))를 비롯한 모델 파라메터를 실험적으로 측정하는 방법에 관한 것이다.
금속과 반도체 등 많은 물질은 원자가 규칙적으로 배열되어 결정을 이루고 있다. 그 결정립의 크기는 0.1㎛ 정도인 미세결정으로부터 직경 0.1m 이상의 거대 단결정까지 여러 가지이나, 비정질(non-crystalline) 또는 무정형(amorphous) 이란 이와 같은 장거리의 주기적 원자배열이 깨진 고체의 상태를 말한다. 원자배열에 있어 3차원적인 주기성을 가지는 고체를 결정질이라 하는데 이러한 주기성을 갖지 않는 고체를 비정질 물질이라고 한다. 비정질 물질은 단거리에서의 원자 배열은 결정과 매우 비슷하지만 장거리질서가 없기 때문에 융점 등의 물성상수가 정확하게 정해지지 않는다.
비정질 물질로서 오래전부터 알려진 대표적인 것은 산화물 유리이다. 유리는 용융 상태로부터 결정화시키지 않고 고화된 무질서한 구조를 그대로 상온으로 가져온 것이다. 비정질이라고 하는 것은 여기서 확대된 개념으로 결정구조를 갖지 않은 고체를 총칭한다. 융액으로부터 냉각된 경우 SiO2와 B2O3 등의 산화물은 결정화되기 어려워서 비정질 상태로 되지만 금속과 반도체는 결정화되기 쉽고 보통의 방법으로는 비정질이 얻어지지 않는다. 이러한 비정질 물질을 사용한 반도체가 비정질 반도체이다.
이와 같은 금속과 반도체에 있어서 비정질 상태를 실현하기 위한 방법이 발명되고 이로부터 얻어진 물질이 새로운 물성을 나타내게 되었다. 이러한 비정질 반도체의 대표적인 예는 비정질 실리콘이다. 비정질 실리콘은 밴드 구조가 명확하지 않고 대역 간격(bandgap) 내에 상태(state)가 존재하여 반도체로서 단결정질에 비해 성능은 떨어지지만 소재비가 싸고 미결합상태를 수소로 포화시킨 수소화 비결정질 실리콘으로는 가전자제어가 가능하기 때문에 단결정 반도체와 같이 pn접합 다이오드나 트랜지스터를 만들 수 있다. 게다가 저온에서 대면적으로 증착이 가능하기 때문에 박막 트랜지스터나 전자사진용 감광체로 이용할 수 있으며, 광 흡수 계수가 크기 때문에 태양전지에 사용되고 있다. 특히, 최근에는 유연하고 투명한(flexible and trasparent) 디스플레이 장치 응용 분야에서 산업적 가치가 높아지고 있다.
구체적으로, 비정질 반도체의 경우 전도대(conduction band) 최저점의 위치가 금속 양이온 ns 오비탈(metal cation ns orbital)에 위치하여 결정의 방향들과 무관하여 밴드 이동도(band mobility)에 가까운 mobility를 얻을 수 있다는 점과 상태 밀도(density of state; DOS)의 값이 매우 낮다는 점으로 인해 단결정질 반도체에 비해 상당히 우수한 이동도를 나타나게 된다.
통상적으로 단결정질 반도체의 경우, 그 전기적인 특성을 예측하고 계산하기 위한 많은 연구들이 진행되었고, SPICE와 같은 회로 설계를 위한 상용 툴(tool)에 적용될 수 있는 모델들이 제시되고 있다. 반면, 비정질 반도체의 경우 그 전기적인 특성을 정확하게 예측하는 모델들을 제시하는데 어려움이 존재한다.
본 발명이 해결하고자 하는 기술적 과제는 비정질 반도체 TFT의 전기적 특성을 정확하게 산출하기 어려운 한계를 극복하고, 종래의 기술들이 비정질 반도체 TFT를 위한 시뮬레이션에 활용될 수 있는 통합된 모델 파라메터를 제공할 수 없었던 문제점을 해결하는데 있다. 더 나아가, 본 발명은 정확한 모델 파라메터가 제공되지 않음으로 인해, 비정질 반도체 TFT를 이용한 회로 설계 및 공정 조건의 최적화에 대한 정확한 시뮬레이션을 수행할 수 없었던 문제점을 해결하고자 한다.
상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 비정질 반도체 박막 트랜지스터(TFT)의 전기적 특성을 산출하는 방법은 상기 박막 트랜지스터로부터 복수 개의 주파수에 대한 C-V 특성을 측정하여 입력받는 단계; 상기 입력받은 측정값 및 소정 등가 모델을 이용하여 주파수 독립적인 C-V 특성을 산출하는 단계; 및 상기 산출된 주파수 독립적인 C-V 특성으로부터 상기 박막 트랜지스터의 상태 밀도를 산출하는 단계를 포함한다.
상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 비정질 반도체 박막 트랜지스터(TFT)의 전기적 특성을 산출하는 방법은 상기 주파수 독립적인 C-V 특성으로부터 게이트 전압과 표면전위와의 관계를 산출함으로써 게이트 전압과 에너지 레벨을 매핑시키는 단계를 더 포함한다.
상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 비정질 반도체 박막 트랜지스터(TFT)의 전기적 특성을 산출하는 방법은 상기 소정 등가 모델에서 산출된 게이트 산화물 커패시터(gate oxide capacitor)와 측정된 주파수 독립적인 게이트 정전용량 간의 오차를 피드백하는 단계를 더 포함한다.
또한, 이하에서는 상기 기재된 비정질 반도체 TFT의 전기적 특성을 산출하는 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공한다.
상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하는 장치는 상기 박막 트랜지스터로부터 복수 개의 주파수에 대한 C-V 특성을 측정하여 입력받는 입력부; 상기 측정 환경에 대한 소정 등가 모델을 저장하는 저장부; 및 상기 입력받은 측정값 및 상기 저장된 소정 등가 모델을 이용하여 주파수 독립적인 C-V 특성을 산출하고, 상기 산출된 주파수 독립적인 C-V 특성으로부터 상기 박막 트랜지스터의 상태 밀도를 산출하는 처리부를 포함한다.
본 발명은 실험적으로 상태 밀도를 포함한 비정질 반도체 TFT의 전기적 특성을 정확하게 산출함으로써 비정질 반도체 TFT를 활용하기 위한 통합된 모델 파라메터를 제공할 수 있으며, 회로 설계 및 공정 조건의 최적화와 더불어 이를 위한 정확한 시뮬레이션 환경을 제공할 수 있다.
도 1은 비정질 반도체 박막 트랜지스터에서 C-V 특성 곡선을 측정하기 위한 셋업(setup) 환경을 도시한 도면이다.
도 2는 비정질 산화물 반도체 박막 트랜지스터의 일례로서 amorphous InGaZnO (a-IGZO) TFT에 도 1의 측정 셋업을 적용하여 측정한 C-V 특성 곡선의 주파수 의존성 결과를 예시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하는 방법을 도시한 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하는 과정 중, 주파수 독립적인 C-V 특성을 산출하는 방법을 구체적으로 도시한 흐름도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하기 위한 등가 모델을 설명하기 위한 도면이다.
도 6은 도 5a 및 도 5b의 등가 모델을 이용하여 게이트 전압의 함수로서 측정된 시리즈 저항을 도시한 그래프이다.
도 7은 도 5a 및 도 5b의 등가 모델을 이용하여 모델링된 주파수 독립적인 C-V 특성 곡선을 도시한 그래프이다.
도 8은 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하는 방법에 의해 산출된 상태 밀도를 도시한 그래프이다.
도 9a 및 도 9b는 도 8에 도시된 상태 밀도에 기초하여 산출된 TCAD 시뮬레이션 결과와 측정된 I-V 특성과의 비교 결과를 도시한 그래프이다.
도 10은 도 5a 및 도 5b의 등가 모델에서 산출된 게이트 산화물 커패시터와 측정된 주파수 독립적인 게이트 정전용량 간의 오차를 피드백하는 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하는 장치을 도시한 도면이다.
본 발명의 실시예들을 설명하기에 앞서, 본 발명의 실시예들은 비정질 산화물 반도체 박막 트랜지스터(amorphous oxide semiconductor thin-film transistor)를 기준으로 예시 및 설명하고 있으나, 이는 설명의 편의를 위한 예시일 뿐이며, 본 발명은 a-Si TFT, organic TFT, 및 금속 산화물 TFT 등 비정질 반도체 기반 TFT 전반에 걸쳐 적용될 수 있음을 밝혀둔다. 이하의 실시예들은 amorphous InGaZnO (a-IGZO) TFT의 사례를 예시하여 기술될 것이다.
최근 대면적 고해상도 AMLCD (active matrix liquid crystal display) 및 AMOLED (active matrix organic light-emitting diode display) 등 디스플레이 백플레인(display backplane)을 구성하는 핵심 소자로 비정질 반도체 TFT가 활용되고 있다. 비정질 반도체 TFT의 경우, 밴드갭 내부의 상태밀도 함수를 측정하는 것이 중요한데, 이러한 상태밀도 함수를 나타내는 파라미터(parameter)로서 서브갭 상태밀도(subgap DOS)가 있다. 서브갭 상태밀도는 특정 전압 및 전류 구동 조건에서 박막 내부의 캐리어 밀도(carrier density), 전계효과 이동도(field-effect mobility: μFE), 문턱 전압(threshold voltage: VT), 서브 문턱 스윙(subthreshold swing: SS), 턴온 전압(turn-on voltage: Von), ION, ION/IOFF, 정전용량(capacitance) 등 모든 전기적 파라미터(electrical parameter)들을 결정하게 된다. 또한 TFT 양산에 매우 중요한 전류/전압 스트레스(stress) 하에서의 스트레스 시간(stress time) 의존성, 백라이트(backlight)에 의한 감광성(photo-sensitivity), 온도 의존성 등을 결정짓는 매우 중요한 파라미터이기도 하다. 따라서, TFT 기반 회로 및 시스템 설계 및 양산에 있어 박막의 원소 조성과 증착 조건 및 두께, 게이트 절연막의 종류 및 두께, TFT 소자 구조 등 다양한 공정 및 레이아웃(layout) 조건에 따라 비정질 반도체 박막의 상태밀도를 쉽고 빠르게 측정하는 것은 매우 중요하다.
비정질 반도체 박막은 원소의 조성, 공정 조건 및 소자 구조에 따라 고유의 서브갭 상태밀도를 가진다. 본 발명의 실시예들에서는 LCR meter 측정을 통해 복수 개의 주파수에서 C-V 특성 곡선을 얻고 이를 활용하여 상태밀도를 실험적으로 산출하는 방법을 제시하고자 한다. 이하에서, 도면을 참조하여 본 발명의 다양한 실시예들을 상세하게 설명한다.
도 1은 비정질 반도체 박막 트랜지스터에서 C-V 특성 곡선을 측정하기 위한 셋업(setup) 환경을 도시한 도면이다. 도 1에서는 a-IGZO TFT의 2-terminal C-V 측정 셋업을 보여준다. 예를 들어, 측정 LCR meter는 Agilent 4284A가 사용될 수 있으며, 이에 상응하는 다양한 측정 수단이 활용될 수 있음은 물론이다.
도 2는 비정질 산화물 반도체 박막 트랜지스터의 일례로서 amorphous InGaZnO (a-IGZO) TFT에 도 1의 측정 셋업을 적용하여 측정한 C-V 특성 곡선의 주파수 의존성(frequency-dependence) 결과를 예시한 도면이다.
도 2에서 볼 수 있듯이 100 Hz~1 MHz 범위의 주파수에서 측정된 C-V 특성 곡선은 주파수에 따라 민감한 변화를 나타낸다. a-IGZO의 서브갭 상태(subgap states)를 통한 캐리어 트래핑-디트래핑 프로세스(carrier trapping-detrapping (capture-emission) process)는 주파수에 따라 변하며, 소신호(small signal)에 따라 소스/드레인(source/drain: S/D) 전극으로부터 공급되는 충전 전류(charge current)의 속도 또한 주파수에 의존적(frequency-dependent)이다. 이러한 이유 때문에 TFT의 C-V 특성 곡선로부터 신뢰성 있는 정량적 정보(예를 들어, 게이트 전압과 표면전위 간 관계(gate voltage-surface potential: VGS-fS)가 될 수 있다.)를 얻기가 어려워진다. 즉, 정적(static) 특성을 측정하기 어렵고, 실제 신호와 준정적(quasi-static) 신호와의 차이가 크고 복잡하여, 소자 모델링에 많은 어려움이 있다.
이러한 주파수 의존적인 C-V 특성 곡선은 a-IGZO 뿐만 아니라 대면적 균등성(uniformity)와 양산성을 위하여 사용되는 거의 모든 비정질 반도체 박막으로 제조되는 TFT에서 나타나는 현상이다. 따라서, C-V 특성 곡선으로부터 상태 밀도와 같은 물리적 파라미터를 추출하고자 하는 경우뿐만 아니라, 어떤 주파수에서 C-V 특성을 측정해야 하는지에 대한 문제 역시 측정된 특성분석 결과를 신뢰하기 어렵게 만든다.
도 3은 상기된 문제점을 해결하고자 제안된 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하는 방법을 도시한 흐름도로서, 다음과 같은 단계들을 포함한다.
310 단계에서 비정질 박막 트랜지스터로부터 복수 개의 주파수에 대한 C-V 특성을 측정하여 입력받는다. 복수 개의 주파수에 대한 C-V 특성의 측정은 앞서 설명한 도 1의 방법에 따라 수행될 수 있으며, 예시된 바와 같이 LCR meter 등의 측정 수단을 통해 C-V 특성을 측정하여 입력받을 수 있다. 이러한 입력 과정은 전자적 형태의 데이터로서 본 실시예가 구현되는 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하는 장치에 입력됨으로써 이루어진다.
320 단계에서는 310 단계를 통해 입력받은 측정값 및 소정 등가 모델을 이용하여 주파수 독립적인 C-V 특성을 산출한다. 소정 등가 모델이란, 앞서 도 1을 통해 소개한 바와 같은 실험적인 C-V 특성의 측정 환경으로부터 도출될 수 있는 정전용량 함수와 이와는 별도로 모델링된 정전용량 함수를 대응시키기 위해 활용되는 모델을 의미한다. 즉, C-V 특성의 측정 환경에 대한 정전용량 함수와 모델링된 정전용량 함수가 등가 관계에 있음을 이용하여 C-V 특성의 측정 환경에 대한 정전용량 함수로부터 모델링된 정전용량 함수로 변형을 꾀하기 위함이다.
이러한 등가 모델을 사용하는 목적은 실험적인 C-V 특성의 측정 환경이 주파수에 의존적이라는 한계를 극복하기 위함이다. 앞서 검토한 바와 같이 측정된 특성분석 결과의 신뢰도를 담보하기 위해 주파수에 의존적이지 않은 정전용량을 함수를 모델링하고, 측정 환경에 대한 정전용량 함수를 이로 치환함으로써 신뢰도 높은 특성분석 결과를 얻을 수 있다. 본 발명의 실시예들은 이러한 등가 모델을 활용하여 이미 확보된 측정값들 또는 이미 결정된 상수(constant)들을 배제시킴으로써 최종적으로는 주파수에 독립적인 C-V 특성을 얻고자 한다.
330 단계에서는 320 단계를 통해 산출된 주파수 독립적인 C-V 특성으로부터 박막 트랜지스터의 상태 밀도를 산출한다. 이전의 320 단계를 통해 주파수 독립적인 C-V 특성이 산출되었다면, 그 과정에서 주파수에 의존적인 저항값들이 소거되게 되며, 이 때 서브갭 상태(subgap state)에 트랩(trap)되어 있는 지역화된 전하(localized charge)로 인한 정전용량로부터 상태 밀도를 얻을 수 있다. 즉, 본 실시예는 상기된 등가 모델을 이용함으로써 상태 밀도를 실험적으로 추출함과 동시에, 주파수 독립적인 C-V 특성을 얻을 수 있다.
도 4는 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하는 과정 중, 주파수 독립적인 C-V 특성을 산출하는 방법을 구체적으로 도시한 흐름도이다. 도 4의 410 단계 및 430 단계는 각각 도 3의 310 단계 및 330 단계에 대응하는 것으로, 이하에서는 421 단계 및 422 단계에 집중하여 설명하도록 하겠다.
421 단계에서 소정 등가 모델을 이용하여 복수 개의 주파수에서 측정한 C-V 특성에 대한 정전용량 함수를 산출한다. 본 발명의 실시예들에서는 산출의 편의상 최소 3개의 주파수에 대해 C-V 특성을 측정하였으며, 이러한 대상 주파수의 선택은 실시 환경 또는 구현예에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 적절하게 선택될 수 있을 것이다.
422 단계에서는 421 단계를 통해 산출된 정전용량 함수 각각을 조합함으로써 주파수 독립적인 게이트 정전용량 모델을 산출한다. 421 단계를 통해 만약 3개의 주파수에 대해 C-V 특성을 측정하였다면, 입력된 측정값 또한 3개의 세트(set)를 포함할 것이다. 따라서, 각각의 입력값을 반영한 정전용량 함수 또한 3개 세트일 것이며, 이들 함수를 조합함으로써 주파수에 의존적인 함수 성분들을 소거시킬 수 있다. 그 결과 주파수에 독립적인 게이트 정전용량 모델이 산출되게 된다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하기 위한 등가 모델을 설명하기 위한 도면이다.
도 5a를 통해 개괄적으로 등가 모델(500)의 기본 아이디어를 설명하면 다음과 같다.
우선, 510 단계를 통해 C-V 특성의 측정 환경에 기초하여 주파수 의존적인 정전용량을 포함하는 제 1 정전용량 함수를 모델링한다. 이어서, 520 단계에서는 510 단계를 통해 모델링된 제 1 정전용량 함수로부터 주파수 독립적인 저항과 커패시터를 포함하는 제 2 정전용량 함수를 모델링한다. 그런 다음, 앞서 모델링된 제 1 정전용량 함수의 인피던스에 상기된 제 2 정전용량 함수의 인피던스를 대응시킨다. 즉, 제 1 정전용량 함수와 제 2 정전용량 함수가 등가 관계를 형성한다.
다시, 530 단계에서 제 2 정전용량 함수로부터 트랩 전하(trapped charge)에 의한 정전용량 및 저항을 포함하는 제 3 정전용량 함수를 모델링한다. 이어서, 540 단계에서는 모델링된 제 3 정전용량 함수로부터 주파수 독립적인 제 4 정전용량 함수를 모델링한다.
등가 모델의 전개 과정에 관한 구체적인 내용은 이하에서 도 5b를 통해 설명한다.
도 5b는 비정질 반도체 TFT의 일례로서 제시된 a-IGZO TFT의 상태 밀도 추출을 위한 정전용량 모델을 등가적으로 나타낸다. 여기서 각각의 파라미터 및 변수의 정의는 다음과 같다. CM 및 RM는 각각 도 1의 측정 환경하에서 측정된 정전용량과 저항을 의미한다(Measured capacitance and resistance from a parallel mode of the LCR meter). COX는 게이트 절연체 정전용량(Gate insulator capacitance)을 의미하고, CCH 및 RCH는 각각 채널 정전용량과 채널 저항을 의미하고(Effective channel capacitance and resistance), RS는 시리즈 저항을 의미한다(Series resistance including S/D spreading and contact resistance). CLOC는 트랩 전하에 의한 정전용량을 의미하고(Capacitance due to localized trapped charge), CFREE는 자유 전하에 의한 정전용량을 의미하며(Capacitance due to free charge), RL은 주파수 의존도와 관련된 저항을 의미한다(Resistance related frequency dependences of capture-emission events).
또한, 도 5b에 도시된 4개의 모델은 등가 관계에 의해 순차적으로 도출되는 정전용량 모델들로서, 각각은 다음과 같다. 제 1 모델은 LCR meter에 대한 정전용량 모델을 도시한 것이다(2-element capacitance model for parallel mode of LCR meter). 제 2 모델은 제 1 모델과 등가 관계를 형성하도록 제안된 정전용량 모델로서, 도시된 바와 같이 4개의 구성요소를 포함한다(4-element capacitance model by de-embedding COX and RS). 제 3 모델은 물리 기반의 게이트 정전용량 모델(Physics-based gate capacitance model of a-IGZO TFTs)로서, 새로운 구성요소로 CLOC, CFREE 및 RL을 도입하였다. 제 4 모델은 최종적으로 산출된 주파수 독립적인 게이트 정전용량 모델(Frequency independent gate capacitance model)이다.
비정질 반도체 박막의 상태 밀도(acceptor-like DOS) g(E)가 다음의 수학식 1과 같이 표현된다면, 도 5b의 일련(series)의 모델들은 상태 밀도 파라미터(NTA, kTTA, NDA, kTDA 등)을 실험적으로 추출하기 위해 사용된 정전용량 모델(capacitance model)을 나타낸다.
Figure 112010055718573-pat00001
제 1 모델은 2개의 구성요소(CM 및 RM)를 포함하며, LCR meter에서 측정되는 원시 데이터(raw data) CM을 나타낸다.
제 2 모델은 제 1 모델과 등가 관계를 형성하도록 제안된 것으로 제 1 모델을 변형하여 주파수에 무관한 저항과 커패시터(capacitor)로 주파수 독립적인 정전용량 CM을 모델링하고 있다. 여기서, Cox와 RS는 각각 게이트 절연체 정전용량과 S/D 시리즈 저항을 나타내므로, CCH와 RCH로 결정되는 ZCH는 고유 채널 임피던스(intrinsic channel impedance)의 의미를 갖는다. 이러한 제 1 모델의 임피던스(2-element capacitance model impedance: Z2)와 제 2 모델의 임피던스(Impedance of 4-element capacitance model impedance: Z4)는 각각 다음의 수학식 2와 수학식 3으로 표현된다.
Figure 112010055718573-pat00002
Figure 112010055718573-pat00003
따라서, 앞서 설명한 등가 관계(Z2=Z4 )를 사용하면 RCH와 CCH를 다음의 수학식 4, 수학식 5 및 수학식 6과 같은 Cox, RS, CM, RM의 함수로 기술할 수 있다.
Figure 112010055718573-pat00004
Figure 112010055718573-pat00005
Figure 112010055718573-pat00006
여기서 CM과 RM은 측정값이고, Cox는 게이트 산화막의 두께 Tox로부터 계산할 수 있으므로, RS만 추출할 수 있으면 RCH와 CCH를 산출할 수 있게 된다.
도 6은 도 5a 및 도 5b의 등가 모델을 이용하여 게이트 전압의 함수로서 측정된 시리즈(series) 저항을 도시한 그래프로서, 게이트 전압 VG와 측정된 소스/드레인(source/drain) 시리즈 저항 RS과의 관계를 나타낸다.
도 6 내에 삽입된 그래프(inset)는 특정 VG에서 RS를 측정하는 과정을 보여준다. LCR meter를 통해 측정된 ZM의 크기 |ZM|를 얻고, 고주파수(high frequency)에서 포화(saturation)되는 |ZM| 값으로부터 RS를 구한다. 구체적으로, 측정되는 임피던스 ZM는 Z4과 동일하다는 가정(즉, 제 1 모델과 제 2 모델이 등가 관계에 있다는 가정을 의미한다.)을 그대로 사용하고, Z4의 크기 |Z4|는 도 5b의 제 2 모델에서와 같이 고주파수에서 RS로 수렴하게 되므로, 측정된 ZM의 크기 |ZM|가 고주파수에서 일정 값으로 포화되면 이것이 곧 RS라 할 수 있다. 도 6 내에 삽입된 그래프는 VGS=3V일 때의 RS를 측정한 결과를 보여주고 있으며, LCR meter를 통한 본 실시예의 측정 방법을 다양한 VGS값에 대하여 수행하면 도 6과 같이 VGS에 의존적인(dependent) RS를 측정할 수 있다.
따라서, ZCH와 CCH, RCH는 앞서 설명한 수학식 4 내지 6과 다음의 수학식 7을 이용하여 구할 수 있다.
Figure 112010055718573-pat00007
이렇게 제 2 모델(4-element capacitance model)의 모든 파라미터가 결정되면, 이를 물리 기반의 게이트 정전용량 모델(physics-based gate capacitance model of a-IGZO TFT)인 제 3 모델로 변환한다. 제 3 모델에서 CLOC와 RL은 각각 트랩 전하에 의한 정전용량(Capacitance due to localized trapped charge)과 주파수 의존도와 관련된 저항(resistance related frequency dependences of capture-emission events)을 모델링하기 위해 제시된 것이다. 여기서, ZCH는 앞서 수학식 7과 같이 표현되고, ZIGZO는 다음의 수학식 8과 같이 표현될 수 있다.
Figure 112010055718573-pat00008
따라서, 제 2 모델과 제 3 모델이 같다는 등가 관계(ZCH=ZIGZO)를 사용하면 다음의 수학식 9와 같이 RL을 CFREE, CLOC, CCH, RCH 및 ω의 함수로 나타낼 수 있다.
Figure 112010055718573-pat00009
여기서, CCH와 RCH는 이미 앞서 구하였고, RL이 주파수 ω에 무관함을 이용하면, 서로 다른 적어도 세 개의 주파수 ω에 대해 다음의 수학식 10을 이용하여 RL, CFREE, CLOC를 구할 수 있다.
Figure 112010055718573-pat00010
수학식 10은 서로 다른 세 개의 주파수 ω1, ω2 및 ω3에 대해 산출된 RL이 주파수에 무관하므로 각각을 대응시켜 연립 방정식을 풀이함을 의미한다. 앞서 설명한 바와 같이 이러한 서로 다른 주파수는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 적절하게 선택할 수 있는 것이다.
이어서, 제 3 모델(Physics-based gate capacitance model)로부터 주파수 독립적인 저항 성분 RS와 RL을 제거하면 제 4 모델(frequency-independent gate capacitance model)을 얻을 수 있다.
도 7은 도 5a 및 도 5b의 등가 모델(제 3 모델과 제 4 모델이 등가 관계에 있음을 의미한다.)을 이용하여 주파수 독립적인 게이트 정전용량 모델(frequency-independent gate capacitance model)로부터 모델링된 주파수 독립적인 C-V 특성 곡선(frequency-independent C-V curve)을 도시한 그래프이다.
이러한 주파수 독립적인 C-V 특성을 산출하는 과정은 등가 모델을 이용하여 복수 개의 주파수에서 측정한 C-V 특성에 대한 정전용량 함수를 산출하고, 산출된 정전용량 함수 각각을 조합함으로써 주파수 독립적인 게이트 정전용량 모델을 산출함으로써 이루어진다.
도 7은 다양한 주파수 대역별로 각각 3개씩 쌍을 이루는 주파수 조합 (ω1, ω2, ω3)에 의해 산출된 C-V 특성 곡선이 각각의 주파수와 무관하게 동일한 곡선을 형성하고 있음을 보여주고 있다.
결국, 최초에 측정된 도면 2의 주파수 의존적인(frequency-dependent) C-V 특성 곡선은 도 5b의 제 3 모델의 각종 R, C 성분에 의한 주파수 의존적인 확산(frequency-dependent dispersion)으로부터 유발되었다고 이해할 수 있으며, 여기서 주파수 의존성(frequency-dependence)를 유발하는 RL, RS를 제거하면 도 5b의 제 4 모델과 같이 Cox, CLOC, CFREE에 의해 결정되는 주파수 독립적인 게이트 정전용량(frequency-independent gate capacitance)을 얻게 되는 것이다.
이 때, 얻어진 CLOC는 서브갭 상태(subgap state)에 트랩(trap)되어 있는 지역화된 전하(localized charge)에 의한 정전용량(capacitance)이므로 상태 밀도 g(E)에 대한 정보를 포함하고 있다. 따라서, VGS에 따른 CLOC로부터 다음의 수학식 11 및 수학식 12와 같이 CLOC' 및 g(VGS)를 산출할 수 있다. 여기서 TAOS는 비정질 반도체 박막의 두께를 의미한다.
Figure 112010055718573-pat00011
Figure 112010055718573-pat00012
이상에서 기술된 본 발명의 실시예들에 따르면 실험적으로 상태 밀도를 포함한 비정질 반도체 TFT의 전기적 특성을 정확하게 산출함으로써 비정질 반도체 TFT를 활용하기 위한 통합된 모델 파라메터를 제공할 수 있으며, 회로 설계 및 공정 조건의 최적화와 더불어 이를 위한 정확한 시뮬레이션 환경을 제공할 수 있다.
이제, VGS와 에너지 레벨(energy level) E와의 관계를 살펴보자. 게이트 전압 VGS와 표면전위 fS간에는 다음의 수학식 13이 성립한다.
Figure 112010055718573-pat00013
여기서 QLOC와 QFREE의 VGS에 따른 변화가 곧 측정된 주파수 독립적인 게이트 정전용량(frequency-independent gate capacitance) CG에 해당하므로, 이상의 수학식 13을 VGS에 대해 미분하면 다음와 같은 수학식 14를 얻을 수 있다.
Figure 112010055718573-pat00014
여기서, CG는 도면 7와 같이 본 실시예의 수행 결과로부터 측정된 주파수 독립적인 C-V 특성 곡선을 통해 얻어지므로, 이상의 수학식 14를 VGS에 대해 다시 VFB부터 VGS까지 적분하면 다음의 수학식 15와 같이 표면전위 fS를 얻을 수 있다.
Figure 112010055718573-pat00015
즉, 주파수 독립적인 C-V 특성 곡선으로부터 VGS-fS 관계, 즉 VGS-E 관계를 추출할 수 있는 것이다. 이상과 같이 본 발명의 실시예에서는 최종적으로 추출된 주파수 독립적인 C-V 특성으로부터 게이트 전압과 표면전위와의 관계를 산출함으로써 게이트 전압과 에너지 레벨을 매핑시키는 단계를 더 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하는 방법에 의해 산출된 상태 밀도를 도시한 그래프로서, 비정질 반도체 TFT의 일례로서 예시된 a-IGZO TFT에 대해 최종적으로 추출된 상태 밀도 g(E)를 나타낸다.
도 8를 통해 서로 다른 세 가지 주파수 조합 (ω1, ω2, ω3)에 무관하게 거의 동일한 상태 밀도가 얻어짐을 알 수 있다. 그래프와 같이 도시된 표는 최종 추출된 상태 밀도의 파라미터 셋(set)을 나타내며, 그래프의 모델(model)은 도시된 표의 파라미터와 앞서 설명한 수학식 1을 이용하여 그려진 상태밀도 모델을 나타낸다. 또한, 에너지 분포(energy distribution)의 모양은 수학식 1과 같이 두 개의 다른 기울기를 가지는 지수(exponential) 함수 형태를 띤다.
도 9a 및 도 9b는 도 8에 도시된 최종 추출된 상태 밀도에 기초하여 산출된 TCAD 시뮬레이션 결과와 측정된 I-V 특성(IDS-VGS 및 IDS-VDS)과의 비교 결과를 도시한 그래프이다. 이러한 그래프는 추출된 상태 밀도의 타당성을 검증하기 위하여 제안된 것으로, 도 8의 모델 상태 밀도(model DOS)를 TCAD에 C-interpreter로 적용하여 I-V 특성을 시뮬레이션한 것이다.
도 9a 및 도 9b의 시뮬레이션 결과를 살펴보면, 추출된 상태 밀도에 기반하여 산출된 TCAD 계산결과는 transfer curve와 output curve의 측정 결과를 잘 재현함을 알 수 있다. 따라서, 본 발명의 실시예들은 비정질 반도체 TFT의 상태 밀도 측정법으로 적절, 타당함을 알 수 있다.
아울러, 본 발명의 실시예들은 주파수 독립적인 C-V 상태 곡선으로부터 VGS-fS 관계를 추출함으로써, VGS와 E와의 매핑 문제를 매우 쉽게 해결할 수 있다. 또한, 모델링된 상태 밀도가 어느 정도의 주파수 대역까지 유효한가를 함께 검증할 수 있다.
도 10은 도 5a 및 도 5b의 등가 모델에서 산출된 게이트 산화물 커패시터와 측정된 주파수 독립적인 게이트 정전용량 간의 오차를 피드백하는 방법을 설명하기 위한 도면으로, 특히 제 2 모델(4-element capacitance model)과 제 3 모델(physics-based gate capacitance model) 간의 Cox 값의 일관성(self-consistency)를 확인하기 위한 피드백 과정을 보여준다.
앞서 설명한 바와 같이 도 7의 주파수 독립적인 C-V 상태 곡선에서 높은 VGS 조건 하에 포화되는 CG 값은 등가 모델에 의하면 Cox에 해당한다. 특히, 해당 부분은 강하게 축적되는(strong accumulation) 영역에 해당하므로, CLOC와 CFREE가 CG에 주는 영향을 무시할 수 있다. 따라서, 도 7의 주파수 독립적인 C-V 특성 곡선에서 높은 VGS 조건 하에 포화되는 CG 값은 Tox와 eox로부터 산출된 Cox 값과 잘 일치하여야 한다. 제안된 실시예에서는 도 5b의 제 2 모델(4-element capacitance model)에서부터 이미 산출된 Cox를 사용하였다. 따라서, 사용한 Cox가 도 7의 포화된(saturated) CG와 일치하는지를 확인하는 검증 작업이 필요하다.
이를 위해 본 발명의 실시예는 등가 모델에서 산출된 게이트 산화물 커패시터(gate oxide capacitor)와 측정된 주파수 독립적인 게이트 정전용량 간의 오차를 피드백하는 단계를 더 포함함으로써 확장될 수 있다. 이와 같이 확장된 실시예에 의하면 산출된 Cox가 주파수 독립적인 C-V 특성 곡선에서의 포화된 CG 값과 일치하지 않고 약간의 오차가 발생한 경우, 제 2 모델(4-element capacitance model)의 적용시 사용하는 Cox로써 피드백함으로써 이러한 문제점을 해소할 수 있다.
도 11은 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하는 장치(1100)를 도시한 도면으로서, 앞서 설명한 도 3의 실시예를 수행하기 위한 장치를 제안하고 있다.
입력부(1110)는 박막 트랜지스터로부터 복수 개의 주파수에 대한 C-V 특성을 측정하여 입력받는다. 입력부(1110)는 도 3의 310 단계에 대응하는 것으로서, 도 1의 LCR meter와 같은 측정 장치로부터 측정값을 입력받을 수 있다. 이러한 입력부(1110)는 전자적 형태의 데이터를 입력받을 수 있는 데이터 처리 장치의 입력 수단으로 구현될 수 있고, 좁은 의미에서는 통상적인 데이터 입력을 위한 하드웨어를 포함하며, 넓은 의미에서는 유무선 네트워크를 통한 데이터의 수신 수단을 포함할 수도 있다.
저장부(1120)는 측정 환경에 대한 등가 모델을 저장한다. 저장부(1120)는 앞서 설명한 등가 모델을 저장하는 물리적인 공간으로서, 등가 모델에 대한 구체적인 설명은 생략한다. 이러한 저장부는 통상적인 컴퓨팅 장치의 데이터 저장 수단으로 구현될 수 있으므로 하드 디스크(HDD), 메모리(memory) 및 다양한 광/자기 디스크 등을 포함할 수 있다.
처리부(1130)는 입력부(1110)를 통해 입력받은 측정값 및 저장부(1120)에 저장된 등가 모델을 이용하여 주파수 독립적인 C-V 특성을 산출하고, 산출된 주파수 독립적인 C-V 특성으로부터 박막 트랜지스터의 상태 밀도를 산출한다. 처리부(1130)는 도 3의 320 단계 및 330 단계에 대응하는 것으로 구체적인 수행 과정에 대한 설명은 생략한다. 이러한 처리부(1130)는 전자적 형태로 수신된 측정값과 저장된 등가 모델에 기반하여 다양한 연산을 수행하여야 하므로, 이러한 연산 과정을 수행할 수 있는 처리기(processor) 및 이에 필요한 메모리(memory)를 포함할 수 있다. 또한, 처리부(1130)는 이상에 나열된 하드웨어뿐만 아니라 처리부(1130)의 수행 과정에 필요한 소프트웨어 코드(code)를 포함한다.
또한, 본 발명에 속하는 기술분야에서 통상의 지식을 가진 자는 이상의 실시예들을 통해 처리부(1130)가 등가 모델을 이용하여 복수 개의 주파수에서 측정한 C-V 특성에 대한 정전용량 함수를 산출하고, 산출된 정전용량 함수 각각을 조합함으로써 주파수 독립적인 게이트 정전용량 모델을 산출할 수 있음을 알 수 있다.
본 발명의 다양한 실시예들에 따르면 밴드갭 내부에 캐리어(carrier)가 트랩될 수 있는 상태 밀도를 가지고 있는 대부분의 비정질 반도체 TFT에 등가 모델을 적용함으로써 주파수 독립적인 C-V 특성과 다양한 전기적 특성을 산출할 수 있다. 특히 a-IGZO 등 ZnO 화합물 기반의 비정질 산화물 반도체의 경우, a-Si:H TFT에 비해 상태 밀도 값이 낮기 때문에, 채널(channel)에 형성되는 전하(charge) 중 전도대(conduction band) 내 자유 전자(free electron)에 의한 전하가 차지하는 비중이 a-Si:H TFT나 유기 TFT에 비해 높게 된다. 이는 이동도가 높아지는 장점으로 연결되나, 동시에 전계효과 이동도 μFE가 VGS에 민감한 함수로 결정되기 때문에 벌크(bulk) 상태 밀도와 채널 전하(channel charge), μFE, I-V를 연결하는 통합된 모델이 필요하게 된다. 이상의 실시예들은 이러한 비정질 산화물 반도체 TFT에 적합한 모델과 계산방법론을 통해 이러한 요구에 부응할 수 있다.
나아가, 본 실시예들의 수행 과정과 제시된 수학식들을 SPICE 등 상용화된 회로 설계 툴(tool)에 매크로 모델(macro-model)이나 verilog-A 등의 방법으로 입력하게 되면 비정질 반도체 TFT를 이용한 회로 설계가 가능하게 된다. 또한, 다양한 공정조건에 따라 VT, SS, μCH, I-V 등이 달라지는 원인에 대해 명확한 분석이 가능하고 향후 TFT 공정 및 구조, 회로 최적화에 기여할 수 있다.
한편, 본 발명은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다.
컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현하는 것을 포함한다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술 분야의 프로그래머들에 의하여 용이하게 추론될 수 있다.
이상에서 본 발명에 대하여 그 다양한 실시예들을 중심으로 살펴보았다. 본 발명에 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
1100 : 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하는 장치
1110 : 입력부
1120 : 저장부
1130 : 처리부

Claims (11)

  1. 비정질 반도체 박막 트랜지스터(TFT)의 전기적 특성을 산출하는 방법에 있어서,
    상기 박막 트랜지스터로부터 복수 개의 주파수에 대한 C-V 특성을 측정하여 입력받는 단계;
    상기 입력받은 측정값 및 소정 등가 모델을 이용하여 주파수 독립적인 C-V 특성을 산출하는 단계; 및
    상기 산출된 주파수 독립적인 C-V 특성으로부터 상기 박막 트랜지스터의 상태 밀도를 산출하는 단계를 포함하고,
    상기 주파수 독립적인 C-V 특성을 산출하는 단계는,
    상기 소정 등가 모델을 이용하여 상기 복수 개의 주파수에서 측정한 C-V 특성에 대한 정전용량 함수를 산출하는 단계; 및
    상기 산출된 정전용량 함수 각각을 조합함으로써 주파수 독립적인 게이트 정전용량 모델을 산출하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 소정 등가 모델은,
    상기 C-V 특성의 측정 환경에 기초하여 주파수 의존적인 정전용량을 포함하는 제 1 정전용량 함수를 모델링하고,
    상기 제 1 정전용량 함수로부터 주파수 독립적인 저항과 커패시터를 포함하는 제 2 정전용량 함수를 모델링한 후에,
    상기 제 1 정전용량 함수의 인피던스에 상기 제 2 정전용량 함수의 인피던스를 대응시키는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서,
    상기 소정 등가 모델은,
    상기 제 2 정전용량 함수로부터 트랩 전하(trapped charge)에 의한 정전용량 및 저항을 포함하는 제 3 정전용량 함수를 모델링하는 것을 특징으로 하는 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 주파수 독립적인 C-V 특성으로부터 게이트 전압과 표면전위와의 관계를 산출함으로써 게이트 전압과 에너지 레벨을 매핑시키는 단계를 더 포함하는 방법.
  6. 제 1 항에 있어서,
    상기 소정 등가 모델에서 산출된 게이트 산화물 커패시터(gate oxide capacitor)와 측정된 주파수 독립적인 게이트 정전용량 간의 오차를 피드백하는 단계를 더 포함하는 방법.
  7. 제 1 항 내지 제 3 항, 제 5 항 및 제 6 항 중에 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
  8. 비정질 반도체 박막 트랜지스터의 전기적 특성을 산출하는 장치에 있어서,
    상기 박막 트랜지스터로부터 복수 개의 주파수에 대한 C-V 특성을 측정하여 입력받는 입력부;
    상기 C-V 특성의 측정 환경에 대한 소정 등가 모델을 저장하는 저장부; 및
    상기 입력받은 측정값 및 상기 저장된 소정 등가 모델을 이용하여 주파수 독립적인 C-V 특성을 산출하고, 상기 산출된 주파수 독립적인 C-V 특성으로부터 상기 박막 트랜지스터의 상태 밀도를 산출하는 처리부를 포함하고,
    상기 처리부는,
    상기 소정 등가 모델을 이용하여 상기 복수 개의 주파수에서 측정한 C-V 특성에 대한 정전용량 함수를 산출하고,
    산출된 정전용량 함수 각각을 조합함으로써 주파수 독립적인 게이트 정전용량 모델을 산출하는 것을 특징으로 하는 장치.
  9. 제 8 항에 있어서,
    상기 소정 등가 모델은,
    상기 C-V 특성의 측정 환경에 기초하여 주파수 의존적인 정전용량을 포함하는 제 1 정전용량 함수를 모델링하고,
    상기 제 1 정전용량 함수로부터 주파수 독립적인 저항과 커패시터를 포함하는 제 2 정전용량 함수를 모델링한 후에,
    상기 제 1 정전용량 함수의 인피던스에 상기 제 2 정전용량 함수의 인피던스를 대응시키는 것을 특징으로 하는 장치.
  10. 제 9 항에 있어서,
    상기 소정 등가 모델은,
    상기 제 2 정전용량 함수로부터 트랩 전하에 의한 정전용량 및 저항을 포함하는 제 3 정전용량 함수를 모델링하는 것을 특징으로 하는 장치.
  11. 삭제
KR1020100083707A 2010-08-27 2010-08-27 비정질 반도체 박막 트랜지스터(ｔｆｔ)의 전기적 특성을 산출하는 방법 및 장치 KR101643759B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100083707A KR101643759B1 (ko) 2010-08-27 2010-08-27 비정질 반도체 박막 트랜지스터(ｔｆｔ)의 전기적 특성을 산출하는 방법 및 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100083707A KR101643759B1 (ko) 2010-08-27 2010-08-27 비정질 반도체 박막 트랜지스터(ｔｆｔ)의 전기적 특성을 산출하는 방법 및 장치

Publications (2)

Publication Number Publication Date
KR20120020013A KR20120020013A (ko) 2012-03-07
KR101643759B1 true KR101643759B1 (ko) 2016-07-29

Family

ID=46128790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100083707A KR101643759B1 (ko) 2010-08-27 2010-08-27 비정질 반도체 박막 트랜지스터(ｔｆｔ)의 전기적 특성을 산출하는 방법 및 장치

Country Status (1)

Country Link
KR (1) KR101643759B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101427713B1 (ko) * 2013-09-23 2014-08-07 국민대학교산학협력단 채널 전도 계수를 이용한 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법 및 그 장치
KR101529704B1 (ko) * 2014-01-27 2015-06-18 국민대학교산학협력단 비정질 반도체 박막 트랜지스터의 이동도 추출 방법 및 그 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196434A (ja) 2000-01-06 2001-07-19 Seiko Epson Corp トランジスタの評価方法
KR100413134B1 (ko) 1999-06-15 2003-12-31 세이코 엡슨 가부시키가이샤 박막 트랜지스터의 전기적 특성의 모델링
JP2005142304A (ja) 2003-11-05 2005-06-02 Seiko Epson Corp トランジスタの評価方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100413134B1 (ko) 1999-06-15 2003-12-31 세이코 엡슨 가부시키가이샤 박막 트랜지스터의 전기적 특성의 모델링
JP2001196434A (ja) 2000-01-06 2001-07-19 Seiko Epson Corp トランジスタの評価方法
JP2005142304A (ja) 2003-11-05 2005-06-02 Seiko Epson Corp トランジスタの評価方法

Also Published As

Publication number Publication date
KR20120020013A (ko) 2012-03-07

Similar Documents

Publication Publication Date Title
JP5020562B2 (ja) シミュレーション装置、シミュレーション方法、及び半導体装置の製造方法
Kim et al. Amorphous InGaZnO thin-film transistors—Part I: Complete extraction of density of states over the full subband-gap energy range
KR101267780B1 (ko) 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법 및 그 장치
KR101105273B1 (ko) 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법 및 그 장치
US7761823B2 (en) Method for adjusting a transistor model for increased circuit simulation accuracy
KR101571139B1 (ko) 비정질 반도체 ｔｆｔ의 전기적 특성을 산출하는 방법 및 장치
KR101643759B1 (ko) 비정질 반도체 박막 트랜지스터(ｔｆｔ)의 전기적 특성을 산출하는 방법 및 장치
Gaur et al. A MOS capacitor model for ultra-thin 2D semiconductors: the impact of interface defects and channel resistance
Schröter et al. Device modeling tools and their application to SiGe HBT development
JP5906079B2 (ja) ドレイン電流のシミュレーション装置及びドレイン電流のシミュレーションプログラム
JP5839922B2 (ja) 表面ポテンシャルのシミュレーション装置及び表面ポテンシャルのシミュレーションプログラム
JP6108519B2 (ja) ドレイン電流のシミュレーション装置及びドレイン電流のシミュレーションプログラム
Jagar et al. A SPICE model for thin-film transistors fabricated on grain-enhanced polysilicon film
Lui et al. Method for the determination of bulk and interface density of states in thin-film transistors
Yu et al. A closed-form trapped-charge-included drain current compact model for amorphous oxide semiconductor thin-film transistors
US20150073738A1 (en) Determining process variation using device threshold sensitivites
Maneux et al. Strategies for Characterization and Parameter Extraction of Vertical Junction-Less Nanowire FETs Dedicated to Design Technology Co-Optimization
Sootkaneung et al. Combined impact of BTI and temperature effect inversion on circuit performance
JP2008053617A (ja) 電流モデル作成方法および電子回路
JP4753495B2 (ja) 集積回路設計の評価方法及び装置並びにプログラム
Kansal et al. TCAD based modeling of sub-surface leakage in short channel bulk MOSFETs
JP2005340340A (ja) 半導体シミュレーション装置および半導体シミュレーション方法
US20210232746A1 (en) Simulation method for characteristics of transistor, simulation method for characteristics of electronic circuit including transistor, and nontransitory recording medium that stores simulation program for characteristics of transistor
Jha et al. TCAD calibration for FinFET reliability predictions
LU503388B1 (en) SINGLE EVENT EFFECT EVALUATION METHOD FOR FinFET DEVICE

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant