KR101529704B1 - 비정질 반도체 박막 트랜지스터의 이동도 추출 방법 및 그 장치 - Google Patents

비정질 반도체 박막 트랜지스터의 이동도 추출 방법 및 그 장치 Download PDF

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Abstract

비정질 반도체 박막 트랜지스터의 이동도 추출 방법 및 그 장치가 개시된다. 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 이동도 추출 방법은 상기 박막 트랜지스터의 밴드갭 내 상태밀도를 획득하는 단계; 상기 추출된 상기 밴드갭 내 상태밀도를 이용하여 문턱 전압보다 낮은 전압 영역에 대한 상기 박막 트랜지스터의 제1 이동도를 계산하는 단계; 상기 박막 트랜지스터의 측정된 게이트 전압에 따른 측정 데이터와 상기 게이트 전압에 따른 측정 데이터의 미리 정의된 수학적 모델을 비교하여 상기 문턱 전압보다 높은 전압 영역에 대한 상기 박막 트랜지스터의 제2 이동도를 계산하는 단계; 및 상기 계산된 상기 제1 이동도와 상기 제2 이동도를 이용하여 상기 박막 트랜지스터의 이동도를 추출하는 단계를 포함한다.

Description

비정질 반도체 박막 트랜지스터의 이동도 추출 방법 및 그 장치 {Method and apparatus of extracting mobility of amorphous semiconductor thin-film transistor}
본 발명은 비정질 반도체 박막 트랜지스터(TFT)의 이동도(mobility) 추출에 대한 것으로, 상세하게는 문턱 전압보다 낮은 전압 영역과 높은 전압 영역 각각에 대해 계산된 이동도를 이용하여 비정질 반도체 TFT의 이동도를 추출할 수 있는 방법 및 장치에 관한 것이다.
본 발명은 교육부 및 한국연구재단의 도약연구지원사업, 핵심연구지원사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2013003445, 2013005472 과제명: 투명 유연 산화물 반도체 소자 모델 및 적층형 회로 개발(5 차년도/총 5 차년도), 융합된 특성분석 플랫폼 구현과 차세대 디스플레이 및 센서용 고신뢰성 TFT 개발연구(1/3)
비정질 반도체 TFT는 밴드갭 내에 존재하는 트랩으로 인해, 캐리어의 농도 및 이동도가 게이트 전압에 매우 민감한 함수로 나타나게 된다. 따라서 이동도가 실험적으로 추출된 트랩의 밴드갭 내 분포함수 즉, 상태밀도함수(density-of-states)에 의해 명확히 기술되어야 복잡한 전압 의존성을 모델링할 수 있다.
한편 비정질 반도체 TFT로 구성되는 회로의 경우 그 전파지연시간이 캐리어의 농도 및 이동도의 입력 전압 의존성에 의해 결정되기 때문에 상태밀도함수로 표현된 이동도를 통해서만 그 전파지연시간의 예측이 가능하다. 흔히 비정질 반도체 TFT의 공정, 재료 및 소자를 개발하는 단계에서는 이동도를 향상시키려는 노력에 많은 인프라가 집중되는데, 이동도가 2배인 TFT 공정이나 재료, 소자를 개발하면 실제 구현된 회로도 2배로 빨라질 것이라는 논리 하에 모든 데이터가 정량화된다.
그러나, 최첨단 비정질 반도체 TFT의 특성이 복잡해지는 반면, TFT에서 측정된 전류-전압 혹은 커패시턴스-전압 특성으로부터 이동도를 추출하는 방법 자체는 매우 단순한 과거의 TFT 수식에 의존하고 있기 때문에, 이러한 이동도 추출 방법을 현대 비정질 반도체 TFT의 이동도 추출 시에도 적용하기에는 어려운 문제점이 있다. 예컨대, 현대 비정질 반도체 TFT의 이동도를 단순한 과거의 TFT 수식에 의존하는 경우 이동도가 2배로 추출되었다고 하더라도 회로는 1.3배 정도 밖에 빨라지지 못하는 등의 문제점이 발생하고, 따라서 회로를 설계하는데 막대한 개발 비용과 시간을 낭비하게 된다.
종래 일 실시예 선행기술인 한국공개특허공보 제10-2010-0135049호는 비정질 반도체 TFT의 전기적 특성을 산출하는 방법 및 장치를 기술하고 있다. 상기 선행기술은 비정질 반도체 TFT의 채널 이동도를 측정하여 입력받고, 소정 파라미터를 이용하여 상태밀도로부터 채널 이동도를 모델링하며, 측정된 채널 이동도와 모델링된 채널 이동도를 일치시켜 최종 상태밀도를 추출함으로써, 비정질 반도체 TFT의 전기적 특성을 정확하게 산출하기 어려운 한계를 극복하고, 비정질 반도체 TFT에 대한 정확한 시뮬레이션을 수행하고자 하는 기술이다.
하지만, 해당 선행기술은 상태밀도를 추출하기 위한 기술로서, 측정된 채널 이동도와 모델링된 채널 이동도를 일치시켜 상태밀도를 추출하는 기술이다. 회로의 전파지연시간과 같이 회로의 성능을 결정짓는 중요한 인자를 실제 현상과 유사한 수준으로 예측할 수 있는, 비정질 반도체의 이동도를 추출하는 선행기술은 아직 알려진 바 없다.
따라서, 회로의 전파지연시간과 같은 회로 성능을 예측할 수 있는 비정질 반도체 TFT의 이동도를 추출할 수 있는 방법의 필요성이 대두된다.
한국공개특허공보 제10-2010-0135049호 (공개일 2010.12.24)
본 발명은 상기와 같은 종래 기술의 문제점을 해결하고자 도출된 것으로서, 비정질 반도체 TFT의 이동도를 추출하고, 추출된 비정질 반도체 TFT의 이동도를 이용하여 회로의 전파지연시간과 같은 회로 성능의 예측 정확성을 향상시킬 수 있는 비정질 반도체 박막 트랜지스터의 이동도 추출 방법 및 그 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 비정질 반도체 TFT의 이동도를 정확하게 추출함으로써, 회로 성능 개선을 위한 비정질 반도체 TFT 소자 및 공정 개발 단계에서 명확한 결정인자를 제시할 수 있는 비정질 반도체 박막 트랜지스터의 이동도 추출 방법 및 그 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 이동도 추출 방법은 비정질 반도체 박막 트랜지스터의 이동도(mobility) 추출 방법에 있어서, 상기 박막 트랜지스터의 밴드갭 내 상태밀도를 획득하는 단계; 상기 추출된 상기 밴드갭 내 상태밀도를 이용하여 문턱 전압보다 낮은 전압 영역에 대한 상기 박막 트랜지스터의 제1 이동도를 계산하는 단계; 상기 박막 트랜지스터의 측정된 게이트 전압에 따른 측정 데이터와 상기 게이트 전압에 따른 측정 데이터의 미리 정의된 수학적 모델을 비교하여 상기 문턱 전압보다 높은 전압 영역에 대한 상기 박막 트랜지스터의 제2 이동도를 계산하는 단계; 및 상기 계산된 상기 제1 이동도와 상기 제2 이동도를 이용하여 상기 박막 트랜지스터의 이동도를 추출하는 단계를 포함한다.
상기 제1 이동도를 계산하는 단계는 상기 밴드갭 내 상태밀도로부터 제1 이동도 파라미터들을 획득하고, 상기 획득된 상기 제1 이동도 파라미터들과 미리 정의된 제1 이동도 수학적 모델을 이용하여 상기 제1 이동도를 계산하며, 상기 제2 이동도를 계산하는 단계는 상기 측정 데이터와 상기 측정 데이터의 수학적 모델에 대한 비교를 통해 제2 이동도 파라미터들을 획득하고, 상기 획득된 상기 제2 이동도 파라미터들과 미리 정의된 제2 이동도 수학적 모델을 이용하여 상기 제2 이동도를 계산할 수 있다.
상기 제2 이동도를 계산하는 단계는 상기 박막 트랜지스터의 측정된 게이트 전압에 따른 전류 데이터와 상기 게이트 전압에 따른 전류 데이터의 수학적 모델을 비교하여 상기 제2 이동도를 계산하거나 또는 상기 박막 트랜지스터의 측정된 게이트 전압에 따른 커패시턴스 데이터와 상기 게이트 전압에 따른 커패시턴스 데이터의 수학적 모델을 비교하여 상기 제2 이동도를 계산할 수 있다.
본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 이동도 추출 장치는 비정질 반도체 박막 트랜지스터의 이동도 추출 장치에 있어서, 상기 박막 트랜지스터의 밴드갭 내 상태밀도를 획득하는 상태밀도 획득부; 상기 추출된 상기 밴드갭 내 상태밀도를 이용하여 문턱 전압보다 낮은 전압 영역에 대한 상기 박막 트랜지스터의 제1 이동도를 계산하고, 상기 박막 트랜지스터의 측정된 게이트 전압에 따른 측정 데이터와 상기 게이트 전압에 따른 측정 데이터의 미리 정의된 수학적 모델을 비교하여 상기 문턱 전압보다 높은 전압 영역에 대한 상기 박막 트랜지스터의 제2 이동도를 계산하는 이동도 계산부; 및 상기 계산된 상기 제1 이동도와 상기 제2 이동도를 이용하여 상기 박막 트랜지스터의 이동도를 추출하는 이동도 추출부를 포함한다.
본 발명에 따르면, 비정질 반도체 TFT의 이동도를 추출하고, 추출된 비정질 반도체 TFT의 이동도를 이용하여 회로의 전파지연시간과 같은 회로 성능의 예측 정확성을 향상시킬 수 있다.
본 발명에서는 비정질 반도체 TFT의 이동도 수학적 모델을 사용하는데, 이동도 수학적 모델은 밴드갭 내 상태밀도와 같은 물리적 의미를 갖는 파라미터와 채널 폭, 길이, 게이트 절연층의 종류 및 두께와 같은 구조적인 파라미터로 이루어져 있기 때문에 이러한 파라미터에 따른 이동도 의존성을 확인 할 수 있다.
그리고, 본 발명에서 추출된 비정질 반도체 TFT의 이동도는 실제 구현된 회로의 전파지연시간과 명확한 반비례 관계를 가지기 때문에 비정질 반도체 TFT의 재료, 공정, 소자의 개발 및 최적화 단계에서부터 회로 성능에 미치는 영향을 예측하면서 개발 결과들을 모니터링할 수 있다.
또한, 본 발명은 비정질 반도체 TFT의 이동도를 정확하게 추출함으로써, 회로 성능 개선을 위한 비정질 반도체 TFT 소자 및 공정 개발 단계에서 명확한 결정인자를 제시할 수 있다.
또한, 본 발명은 비정질 반도체 TFT 뿐만 아니라 비정질 산화물 반도체 TFT의 이동도를 모두 추출할 수 있기 때문에 비정질 반도체 TFT와 비정질 산화물 반도체 TFT에 모두 적용될 수 있다.
도 1은 비정질 산화물 반도체 TFT의 밴드갭 내 상태밀도, 사시도 및 에너지 밴드 다이어그램에 대한 일 실시예를 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 비정질 반도체 TFT의 이동도 추출 방법에 대한 동작 흐름도를 나타낸 것이다.
도 3은 본 발명에 따른 제1 이동도를 계산하기 위한 밴드갭 내 상태밀도를 설명하기 위한 일 예시도를 나타낸 것이다.
도 4는 본 발명에 대한 개념을 설명하기 위한 일 예시도를 나타낸 것이다.
도 5는 본 발명에 따른 이동도와 전파지연시간의 관계를 설명하기 위한 일 실시예의 회로를 나타낸 것이다.
도 6은 도 5에 대해 본 발명에 따른 이동도 추출 방법과 기존의 이동도 추출 방법들을 비교한 일 예시도를 나타낸 것이다.
도 7은 본 발명의 일 실시예에 따른 비정질 반도체 TFT의 이동도 추출 장치에 대한 구성을 나타낸 것이다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백히 드러나게 될 것이다.
본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
이하에서는, 본 발명의 일 실시 예에 따른 비정질 반도체 TFT의 이동도 추출 방법 및 그 장치를 첨부된 도 1 내지 도 7을 참조하여 상세히 설명한다.
비정질 반도체 TFT는 채널이 비정질 실리콘 예를 들어, a-Si:H(hydrogenated amorphous Si)인 TFT를 의미하고, 비정질 산화물 반도체 TFT는 채널이 비정질 산화물인 TFT를 의미한다.　
비정질 반도체 TFT는 대면적에서의 균일성(uniformity)이 뛰어나지만, 밴드갭 내 상태밀도가 매우 많기 때문에 이동도가 0.5~1[cm2/Vs]정도로 매우 낮으며, 비정질 산화물 TFT는 비정질 실리콘에 비해 밴드갭 내 상태밀도가 적기 때문에 이동도가 1~100[cm2/Vs]로 개선되고, 밴드갭이 크기 때문에 투명한 TFT 채널 제작이 가능하며 유연성이 뛰어난 장점 등이 있다.
본 발명에서는 비정질 반도체 TFT 뿐만 아니라 비정질 산화물 반도체 TFT의 이동도를 추출하고자 하는 것으로, 게이트 전압이 문턱 전압보다 낮은 전압 영역에서의 제1 이동도와 게이트 전압이 문턱 전압보다 높은 전압 영역에서의 제2 이동도를 각각 계산하고 계산된 제1 이동도와 제2 이동도를 이용하여 비정질 반도체 TFT의 이동도를 추출함으로써, 회로의 전파지연시간과 같은 회로 성능의 예측 정확성을 향상시키고자 하는 것이다.
본 발명에서의 비정질 산화물 반도체 TFT를 중심으로 설명된 개념들은 비정질 반도체 TFT에 대부분 그대로 적용될 수 있다. 당업자라면　본 명세서 기재로부터 비정질 반도체　TFT에 적용하기 위해 변형할 내용을 자명하게 이해할 수 있을 것이다　
도 1은 비정질 산화물 반도체 TFT의 밴드갭 내 상태밀도(a), 사시도(b) 및 에너지 밴드 다이어그램(c)에 대한 일 실시예를 나타낸 것으로, 본 발명에서는 비정질 산화물 반도체 TFT로 amorphous InGaZnO (a-IGZO) TFT의 사례를 예시하여 기술한다.
도 1b에 도시된 바와 같이, 비정질 산화물 반도체 TFT는 구동 전원을 인가하기 위한 전극들(게이트 전극, 소스 전극, 드레인 전극)(120, 150, 160), 게이트 절연층(130), 및 비정질 산화물 반도체층(active layer)(140)을 포함한다.
게이트 전극(120)은 기판(110) 상의 일부에 형성되고, 드레인 전극(150) 및 소스 전극(160)과 일부 영역이 오버랩(overlap)되어 형성될 수 있다.
게이트 절연층(130)은 게이트 전극(120)을 보호하고 게이트 전극(120)과 드레인 전극(150), 소스 전극(160)을 전기적으로 분리하기 위한 층으로, 미리 결정된 유전율(εOX)을 갖는 물질을 이용하여 미리 결정된 두께(TOX)만큼 형성된다.
이 때, 게이트 절연층(130)에 의해 커패시턴스(COX)가 형성될 수 있으며, 형성되는 커패시턴스(COX)는 게이트 절연층(130)의 물리적인 구조를 이용하여 획득될 수 있다. 즉, 게이트 절연층(130)에 의해 형성되는 커패시턴스(COX)는 게이트 절연층(130)에 사용되는 물질의 유전율과 두께를 이용하여 획득될 수 있다. 예컨대 커패시턴스(COX)는 해당 물질의 유전율(εOX)과 두께(TOX)의 비율(εOX / TOX)에 의해 획득될 수 있다.
비정질 산화물 반도체층(AOS; amorphous oxide semiconductor)(140)은 게이트 절연층(130) 상에 미리 결정된 유전율(εIGZO)을 갖는 물질을 이용하여 미리 결정된 두께(TIGZO)만큼 형성된다.
이 때, 비정질 산화물 반도체층(140)에 대한 일 예로, a-IGZO일 수 있다.
비정질 산화물 반도체층(140)의 채널 영역에 형성되는 커패시턴스는 전도대(conduction band) 상에 존재하는 자유 전자(free carrier)에 의해 형성되는 자유 전자 커패시턴스(CFREE)와 밴드갭 내 상태밀도에 존재하는 국소 전자(localized electron)에 의해 형성되는 국소 전자 커패시턴스(CLOC)를 포함한다.
이 때, 채널 내에 형성되는 커패시턴스(CFREE, CLOC)는 게이트 전압(VGS)이 문턱전압(threshold voltage; VT) 이전의 영역에서 밴드갭 내에 트랩된(trapped) 전자 전하 밀도가 자유 전자 전하 밀도보다 우세하기 때문에 채널 내에 형성되는 커패시턴스는 밴드갭 내 상태밀도에 존재하는 국소전자(localized electron)에 의해 형성되는 국소 전자 커패시턴스(C LOC)가 될 수 있다. 즉, 게이트 전압이 문턱전압 이전의 전압 영역에서 채널 내의 커패시턴스는 밴드갭 내 상태밀도에 존재하는 국소 전자(localized electron)에 의해 형성되는 국소 전자 커패시턴스(CLOC)가 된다.
드레인 전극(150)과 소스 전극(160)은 비정질 산화물 반도체층(140) 상에 형성되며, 드레인 전극(150)과 소스 전극(160)은 일정 간격(L)만큼 이격되도록 형성된다.
그리고, 게이트 전극, 소스 전극, 드레인 전극 및 비정질 산화물 반도체층은 일정 폭(W)을 가지도록 형성되는데, 상황에 따라 각 구성 요소의 폭은 상이하게 형성될 수도 있다.
도 2는 본 발명의 일 실시예에 따른 비정질 반도체 TFT의 이동도 추출 방법에 대한 동작 흐름도를 나타낸 것이다.
도 2를 참조하면, 본 발명에 따른 방법은 비정질 반도체 TFT의 밴드갭 내 상태밀도(DOS; density of states)를 획득한다(S210).
여기서, 비정질 반도체 TFT의 DOS는 전류-전압(I-V) 특성을 이용하여 획득할 수도 있고, 커패시턴스-전압(C-V) 특성을 이용하여 획득할 수도 있고, C-V 특성의 주파수 의존성(multi-frequency C-V 방법)을 이용하여 획득할 수도 있고, C-V의 광 응답을 이용하여 획득할 수도 있다. 물론, 비정질 반도체 TFT의 DOS를 획득하는 방법은 이에 한정되지 않으며 비정질 반도체 TFT의 DOS를 획득할 수 있는 모든 방법을 이용할 수 있다.
단계 S210에 의해 밴드갭 내 상태밀도가 획득되면, 획득된 밴드갭 내 상태밀도를 이용하여 문턱 전압(threshold voltage)보다 낮은 전압 영역에 대한 비정질 반도체 TFT의 제1 이동도를 계산한다(S220).
여기서, 제1 이동도는 단계 S210으로부터 획득된 밴드갭 내 상태밀도로부터 제1 이동도 파라미터들을 획득하고, 획득된 제1 이동도 파라미터들과 미리 정의된 제1 이동도 수학적 모델을 이용하여 계산될 수 있다.
제1 이동도가 계산되면, 이동도를 추출하고자 하는 비정질 반도체 TFT에 대해 측정된 측정 데이터와 측정 데이터의 미리 정의된 수학적 모델을 비교하고, 비교 결과를 이용하여 문턱 전압보다 높은 전압 영역에 대한 제2 이동도를 계산한다(S230, S240).
여기서, 제2 이동도는 비정질 반도체 TFT에 대한 측정 데이터 예를 들어, 게이트 전압에 따른 전류 데이터(전류-전압 데이터), 게이트 전압에 따른 커패시턴스 데이터(커패시턴스-전압 데이터)와 측정 데이터에 대해 미리 정의된 수학적 모델 예를 들어, 전류-전압 수학적 모델, 커패시턴스-전압 수학적 모델에 대한 비교를 통해 제2 이동도 파라미터들을 획득하고, 획득된 제2 이동도 파라미터들과 미리 정의된 제2 이동도 수학적 모델을 이용하여 계산될 수 있다.
단계 S220에서 계산된 제1 이동도와 단계 S240에서 계산된 제2 이동도를 이용하여 비정질 반도체 TFT의 이동도를 추출한다(S250).
이런 본 발명에 따른 방법에 대해 도 1a와 도 1c를 참조하여 설명하면 다음과 같다.
제1 이동도를 계산하기 위해 획득되는 비정질 반도체 TFT의 DOS는 전도대(conduction band) 근처의 DOS gA(E)일 수 있으며, 획득된 DOS는 아래 <수학식 1>과 같이 나타낼 수 있다.
[수학식 1]
Figure 112014008370142-pat00001
여기서, NDA는 딥 상태(deep state)에 위치한 상태밀도를 의미하고, k는 기 설정된 값으로 볼츠만(Boltzmann) 상수를 의미하고, NTA는 테일 상태(tail state)에 위치한 상태밀도를 의미하고, kTDA는 딥 상태(deep state)의 특성에너지를 의미하고, kTTA는 테일 상태(tail state)의 특성에너지를 의미한다.
수학식 1에서의 NTA와 kTTA는 뒤에서 설명할 제1 이동도를 계산하는데 사용되는 Neff1과 kTeff1를 획득하기 위해 사용되는데, Neff1과 kTeff1는 문턱 전압(VT) 영역에서의 이동도와 캐리어 농도, 전류-전압 등을 지배하는 유효 DOS 파라미터로 사용된다. 이는 비정질 산화물 반도체에서 사용되는 프레임으로, 근거는 EFn가 VFB<VGS<VT 조건에서 도 3에 도시한 라인(310) 상에 놓이기 때문이다.
Neff1는 NTA로부터 추출되는 값으로, NTA는 라인(310)에서 에너지 레벨(또는 전위)이 EC일 때의 DOS 값을 의미하고, kTeff1는 kTTA로부터 추출되는 값으로, kTTA는 라인(310)의 기울기로부터 추출되는 값을 의미한다.
도 1a에 도시된 밸런스대(valence band) 근처의 DOS gD(E)는 아래 <수학식 2>와 같이 나타낼 수 있다.
[수학식 2]
Figure 112014008370142-pat00002
여기서, NDD는 딥 상태(deep state)에 위치한 상태밀도를 의미하고, k는 기 설정된 값으로 볼츠만(Boltzmann) 상수를 의미하고, NTD는 테일 상태(tail state)에 위치한 상태밀도를 의미하고, kTDD는 딥 상태(deep state)의 특성에너지를 의미하고, kTTD는 테일 상태(tail state)의 특성에너지를 의미한다.
본 발명에서는 밸런스대 근처의 DOS는 사용하지 않기 때문에 상세한 설명은 생략한다.
도 1b와 도 1c를 바탕으로, 비정질 산화물 반도체 TFT에 대한 이동도를 추출하는 과정에 대해 설명하면 다음과 같다.
게이트 절연층(130)과 비정질 산화물 반도체층(140)의 인터페이스를 따른 포아송 방정식(Poisson's equation)은 아래 <수학식 3>과 같이 나타낼 수 있다.
[수학식 3]
Figure 112014008370142-pat00003
Figure 112014008370142-pat00004
Figure 112014008370142-pat00005
Figure 112014008370142-pat00006
Figure 112014008370142-pat00007
여기서, ρ(x)는 볼륨 전하 밀도를 의미하고, nfree(x)는 자유 전자 밀도를 의미하고, nloc(x)는 국소 전자 밀도를 의미하고, ndeep(x)는 gDA(E)에 트랩된 전자 밀도를 의미하고, ntail(x)는 gTA(E)에 트랩된 전자 밀도를 의미하고, Tt는 특성 온도(characteristic temperature)를 의미한다.
상기 수학식 3은 볼륨 전하 밀도가 자유 전자 밀도와 국소 전자 밀도의 합으로 표현되었기 때문에 분석적 접근 방식으로 풀이하기에는 불가능하다. 실리콘 반도체 TFT에서는, 페르미 레벨(EF)이 전자들로 채워진 많은 밴드갭 내 상태밀도를 가지는 전도대 근처에 가기가 어렵기 때문에 국소 전자 밀도가 자유 전자 밀도보다 충분히 크다고 가정할 수 있다.
수학식 3에서의 좌표와 심볼은 비정질 산화물 반도체인, a-IGZO를 예를 들어 설명하였지만, 수학식 3의 수학식에 전하 성분에 세가지를 포함하고 있으므로, 비정질 산화물 반도체 뿐만 아니라 비정질 반도체에도 유효하다.
상술한 수학식 1 내지 수학식 3에서 비정질 반도체 TFT의 경우 예를 들어, a-Si TFT의 경우 페르미 레벨은 문턱 전압보다 낮은 전압 영역(VFB<VGS<VT)에서 gDA(E)에 도미넌트(dominant)한 에너지 레벨에 위치하고, 문턱 전압보다 높은 전압 영역(VGS>VT)에서 gTA(E)에 도미넌트(dominant)한 에너지 레벨에 위치한다. 즉, VFB<VGS<VT 조건에서 ndeep(x)가 ntail(x)보다 충분히 크고, VGS>VT 조건에서 ntail(x)이 ndeep(x)보다 아주 많이 크기 때문에 아래 <수학식 4>와 같이 나타낼 수 있다.
[수학식 4]
Figure 112014008370142-pat00008
여기서, VFB는 평탄 밴드 전압(flat band voltage)을 의미한다.
상기 수학식 4를 이용하면 비정질 반도체 TFT에도 적용할 수 있다.
상술한 수학식 1 내지 수학식 3에서 비정질 산화물 반도체 TFT의 경우 예를 들어, a-IGZO TFT의 경우 VFB<VGS<VT 조건에서 밴드갭 내 트랩 상태(states)가 a-Si TFT에 비해 아주 적은 전자들로 채워져 있기 때문에 nloc(x)가 nfree(x)보다 작고, 따라서 a-IGZO TFT에서의 볼륨 전하 밀도는 아래 <수학식 5>와 같이 나타낼 수 있다.
[수학식 5]
Figure 112014008370142-pat00009
Figure 112014008370142-pat00010
Figure 112014008370142-pat00011
여기서, neff는 본 발명에서 제안한 유효 전하 밀도를 의미하고, neff1은 VFB<VGS<VT 조건에서의 유효 전하 밀도를 의미하고, neff2는 VGS>VT 조건에서의 유효 전하 밀도를 의미하고, Neff는 전도대에서 유효 전하 볼륨 밀도를 의미하고, kTeff는 유효 특성 에너지를 의미한다.
따라서, a-IGZO TFT의 경우 VFB<VGS<VT 조건에서 neff1은 ntail로 근사되고, VGS=VT 조건에서 neff2는 ntail+nfree로 근사되며, VGS>VT 조건에서 neff2는 nfree로 근사되는데, 이와 같은 가정은 분석적인 수학적 모델과 측정 데이터의 비교를 통해 제2 이동도를 계산하는데 사용될 수 있다.
즉, neff는 유효 전하 밀도이고, Neff1과 kTeff1로 표현되는 neff1은 문턱 전압보다 낮은 전압 영역에서의 유효 전하 밀도이며, Neff2와 kTeff2로 표현되는 neff2는 문턱 전압보다 높은 전압 영역에서의 유효 전하 밀도이다. 여기서, Neff1과 kTeff1은 도 3에 도시된 획득된 밴드갭 내 상태밀도(DOS)의 라인(310)으로부터 얻어질 수 있다. 즉, Neff1는 NTA이고, kTeff1는 kTTA가 된다.
상술한 수학식 5를 이용하면 포아송 방정식은 아래 <수학식 6>과 같이 나타낼 수 있다.
[수학식 6]
Figure 112014008370142-pat00012
여기서,
Figure 112014008370142-pat00013
를 사용함으로써, a-IGZO 레이어(layer) 내에서의 전기장(EIGZO)은 아래 <수학식 7>과 <수학식 8>과 같이 나타낼 수 있다.
[수학식 7]
Figure 112014008370142-pat00014
[수학식 8]
Figure 112014008370142-pat00015
여기서, φB는 a-IGZO와 패시베이션 레이어(passivation layer)의 백 인터페이스에서의 전위(potential)를 의미한다.
에너지 밴드 벤딩(bending)이 수 배의 열 에너지(kT)보다 충분히 크기 때문에 상술한 수학식 8에서의 두번째 항목은 무시할 수 있으며, 따라서 수학식 8은 아래 <수학식 9>와 같이 나타낼 수 있다.
[수학식 9]
Figure 112014008370142-pat00016
Neff와 kTeff의 함수로 나타나는 전기장(EIGZO)의 분석적인 형태는 a-IGZO TFT에 대한 분석적인 모델에 대한 마스터 방정식으로서의 역할을 할 수 있다.
a-IGZO TFT 내에서의 단위 면적당 전하 밀도와 진성 채널 캐리어 이동도에 대해 설명하면 다음과 같다.
게이트 전압에 의존적인 a-IGZO TFT의 유효 이동도(μCH)는 아래 <수학식 10>과 같이 나타낼 수 있다.
[수학식 10]
Figure 112014008370142-pat00017
여기서, μBAND는 전도대 이동도를 의미하고, QFREE(x)는 단위 면적당 자유 전하 밀도를 의미하고, QLOC(x)는 단위 면적당 국소 전하 밀도(localized trapped charge per unit area)를 의미한다.
상술한 수학식 10과 같은 유효 이동도(μCH)는 a-Si TFT에서부터 사용하는 방법으로, μBAND는 온도와 불순물 도핑 농도의 함수이고, QFREE/QLOC는 게이트 전압, 온도 및 도핑의 함수라 볼 수 있는데, a-Si TFT에서 μBAND 값 자체도 산화물 반도체에 비해 매우 낮았지만, QFREE/QLOC 값 자체가 워낙 작기 때문에 유효 이동도의 게이트 전압 의존성이 전체 이동도를 결정하는데 큰 팩터는 아니었다. 즉, 회로 전파지연시간(tpd; propagation delay) 계산 시 회로의 입력전압이 시간에 따라 동적으로 변하더라도 이동도 자체는 동일 온도와 공정 하에서는 거의 상수로 간주해도 큰 문제가 없었다.
하지만, 비정질 산화물 반도체에서는 μBAND 값 자체도 수십~백배 높아졌으며, 더 중요하게는 QFREE/QLOC 값이 1에 가까운 큰 숫자가 되었다. 따라서 QFREE/QLOC 값을 정확히 고려해야 전파지연시간을 예측할 수 있다. 여기서, QFREE/QLOC는 게이트 전압에 아주 의존적인 함수이고, 그 함수관계를 결정하는 가장 중요한 물리적 파라미터가 밴드갭 내 상태밀도(DOS)이다. 따라서, DOS로부터 유효 이동도를 추출하는 것은 매우 중요하며, 특히 회로 성능을 정확히 예측하기 위해서 아주 중요하다.
본 발명은 DOS를 고려하여 유효 이동도를 추출하고자 하는 것이다.
상술한 수학식 10에서 단위 면적당 자유 전하 밀도(QFREE(x))와 단위 면적당 국소 전하 밀도(QLOC(x))는 아래 <수학식 11>과 <수학식 12>로부터 구해질 수 있다.
[수학식 11]
Figure 112014008370142-pat00018
[수학식 12]
Figure 112014008370142-pat00019
수학식 11과 수학식 12에서 알 수 있듯이, 단위 면적당 자유 전하 밀도(QFREE(x))와 단위 면적당 국소 전하 밀도(QLOC(x))는 a-IGZO 레이어의 x부터 TIGZO까지 자유 전자 밀도(nfree(x))와 국소 전자 밀도(nloc(x))를 적분함으로써 획득될 수 있다.
상술한 수학식 9와 수학식 11을 이용하여 에너지 레벨에 따른 단위 면적당 자유 전하 밀도를 계산하면, 아래 <수학식 13>과 같이 나타낼 수 있다.
[수학식 13]
Figure 112014008370142-pat00020
여기서, QFREE(φ(x))는 에너지 레벨에 따른 단위 면적당 자유 전하 밀도를 의미한다.
수학식 13은 아래 <수학식 14>와 같이 나타낼 수 있다.
[수학식 14]
Figure 112014008370142-pat00021
Figure 112014008370142-pat00022
a-IGZO TFT의 일반적인 동작 조건에서 상술한 수학식 8에서의 두 번째 항목은 무시할 수 있기 때문에 에너지 레벨에 따른 단위 면적당 자유 전하 밀도(QFREE(φ(x)))는 아래 <수학식 15>와 같이 분석적인 형태로 나타낼 수 있다.
[수학식 15]
Figure 112014008370142-pat00023
그리고, 에너지 레벨에 따른 단위 면적당 전체 전하 밀도(QTOT(φ(x)))는 a-IGZO 레이어와 게이트 절연층의 인터페이스에서 가우스 법칙을 적용함으로써, 획득될 수 있으며, 아래 <수학식 16>과 같이 나타낼 수 있다.
[수학식 16]
Figure 112014008370142-pat00024
본 발명에 따른 비정질 반도체 TFT의 진성 채널 이동도 즉, 에너지 레벨에 따른 유효 이동도(μCH(φ(x)))는 상술한 수학식 15와 수학식 16을 수학식 10에 적용함으로써, 획득될 수 있으며, 아래 <수학식 17>과 같이 나타낼 수 있다.
[수학식 17]
Figure 112014008370142-pat00025
이와 같은 과정을 통해 μBAND, Neff, kTeff의 함수로 나타나는 유효 이동도의 수학적 모델을 획득할 수 있다. 즉, 상기 과정을 통해 비정질 반도체 TFT의 이동도를 추출하기 위한 이동도 수학적 모델을 획득할 수 있다.
여기서, 게이트 전압이 문턱 전압보다 낮은 전압 영역에 대한 유효 이동도 즉, 제1 이동도를 계산하는 경우에는 Neff, kTeff 대신 제1 이동도 파라미터들인 Neff1, kTeff1를 사용함으로써 제1 이동도를 계산할 수 있는데, Neff1와 kTeff1는 도 3에서 설명한 바와 같이 밴드갭 내 상태밀도(DOS)를 이용하여 획득할 수 있는 NTA와 kTTA이다.
그리고, 게이트 전압이 문턱 전압보다 높은 전압 영역에 대한 유효 이동도 즉, 제2 이동도를 계산하기 위해서는 Neff, kTeff 대신 제2 이동도 파라미터들인 Neff2, kTeff2를 사용하면 된다.
이 때, 제2 이동도 파라미터들은 비정질 반도체 TFT에서 측정한 측정 데이터를 측정 데이터에 대해 미리 정의된 측정 데이터 수학적 모델과 비교 예를 들어, 피팅(fitting)시킴으로써, 획득될 수 있다.
비정질 반도체 TFT의 측정 데이터와 측정 데이터에 대한 수학적 모델의 비교를 통해 제2 이동도 파라미터들을 추출하는 과정은 동일 발명자에 의해 출원되어 등록된 한국등록특허공보 제10-1105273호 (비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법 및 그 장치)와 한국등록특허공보 제10-1267780호 (비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법 및 그 장치)에 상세히 설명되어 있다.
1) 한국등록특허공보 제10-1105273호 (비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법 및 그 장치)에서의 전류-전압에 대한 수학적 모델에 대해 간단하게 설명하면 전류-전압에 대한 수학적 모델은 아래 <수학식 18>과 같이 나타낼 수 있다.
[수학식 18]
Figure 112014008370142-pat00026
Figure 112014008370142-pat00027
Figure 112014008370142-pat00028
여기서, φSS는 소스 위치의 채널 내부의 표면전위를 의미하고, φSD는 드레인 위치의 채널 내부의 표면전위를 의미한다.
수학식 18의 전류 모델은 게이트-소스간 전압이 문턱 전압보다 낮은 전압 영역인 경우의 제1 전류 모델과 문턱 전압보다 높은 전압 영역인 경우의 제2 전류 모델을 모두 포함한다.
수학식 18을 이용하여 제1 전류 모델과 제2 전류 모델이 생성되면, 제1 전류 모델과 제2 전류 모델을 이용하여 드레인 총 전류 모델(IDS _ TOT)을 아래 <수학식 19>와 같이 생성할 수 있다.
[수학식 19]
Figure 112014008370142-pat00029
여기서, IDS(Neff1, kTeff1)는 문턱 전압보다 낮은 전압 영역에서 계산되는 제1 전류 모델을 의미하고, IDS(Neff2, kTeff2)는 문턱 전압보다 높은 전압 영역에서 계산되는 제2 전류 모델을 의미한다.
상술한 수학식 18 내지 수학식 19에 기재된 변수들은 한국등록특허공보 제10-1105273호에 상세히 설명되어 있기에, 본 발명에서 그 설명은 생략한다.
따라서, 전류-전압 데이터를 이용하여 획득되는 제2 이동도 파라미터들(Neff2, kTeff2)은 측정된 전류-전압 데이터를 상술한 수학식 19와의 커브 피팅 등을 통해 문턱 전압보다 높은 전압 영역에서 계산되는 제2 전류 모델로부터 획득될 수 있다.
2) 한국등록특허공보 제10-1267780호 (비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법 및 그 장치)에서의 커패시턴스-전압에 대한 수학적 모델에 대해 간단하게 설명하면 다음과 같다.
게이트 커패시턴스(CGi) 모델은 아래 <수학식 20>과 같이 나타낼 수 있다.
[수학식 20]
Figure 112014008370142-pat00030
Figure 112014008370142-pat00031
Figure 112014008370142-pat00032
Figure 112014008370142-pat00033
Figure 112014008370142-pat00034
Figure 112014008370142-pat00035
게이트-드레인 커패시턴스(CGDi) 모델은 아래 <수학식 21>과 같이 나타낼 수 있다.
[수학식 21]
Figure 112014008370142-pat00036
Figure 112014008370142-pat00037
게이트-소스 커패시턴스(CGSi) 모델은 아래 <수학식 22>와 같이 나타낼 수 있다.
[수학식 22]
Figure 112014008370142-pat00038
상술한 수학식 20 내지 수학식 22에 기재된 변수들은 한국등록특허공보 제10-1267780호에 상세히 설명되어 있기에, 본 발명에서 그 설명은 생략한다.
따라서, 커패시턴스-전압 데이터를 이용하여 획득되는 제2 이동도 파라미터들(Neff2, kTeff2)은 측정된 커패시턴스-전압 데이터를 상술한 수학식 20 내지 수학식 22와의 커브 피팅 등을 통해 획득될 수 있다.
상술한 수학식 17의 유효 이동도를 계산하기 위한 Neff, kTeff는 문턱 전압보다 낮은 전압 영역에서의 Neff1, kTeff1 그리고 문턱 전압보다 높은 전압 영역에서의 Neff2, kTeff2의 두 가지 경우를 모두 포함하기 때문에 Neff, kTeff를 Neffi, kTeffi로 쓸 수 있으며, 따라서 수학식 17은 아래 <수학식 23>과 같이 나타낼 수 있다.
[수학식 23]
Figure 112014008370142-pat00039
여기서, effi는 eff1이나 eff2일 수 있다.
수학식 23의 유효 이동도(μCH)를 깊이 방향 좌표 x의 함수에서 반도체와 게이트 절연층의 표면 전위 φS(=φ(x=0))의 함수로 근사화하는 과정을 추가하고, VDS를 VCH에 반영하면 φS와 VGS의 관계는 아래 <수학식 19>와 같이 나타낼 수 있다.
[수학식 24]
Figure 112014008370142-pat00040
여기서, 회로의 전파지연시간을 고려하려면 문턱 전압보다 높은 전압 영역과 문턱 전압보다 낮은 전압 영역을 넘나들면서 동적인 스위칭이 일어나기 때문에 본 발명에서 추출하고자 하는 비정질 반도체 TFT의 이동도(μproposed)는 아래 <수학식 25>과 같이 나타낼 수 있다.
[수학식 25]
Figure 112014008370142-pat00041
즉, 본 발명은 밴드갭 내 상태밀도를 이용하여 제1 이동도 파라미터들을 획득하고, 획득된 제1 이동도 파라미터들을 제1 이동도 수학적 모델에 대입시켜 제1 이동도를 계산하며, 측정 데이터와 미리 정의된 수학적 모델의 커브 피팅 등을 이용하여 제2 이동도 파라미터들을 획득하고, 획득된 제2 이동도 파라미터들을 제2 이동도 수학적 모델에 대입시켜 제2 이동도를 계산함으로써, 제1 이동도와 제2 이동도를 이용하여 비정질 반도체 TFT의 이동도를 추출한다.
여기서의 제1 이동도 수학적 모델과 제2 이동도 수학적 모델은 상술한 수학식 18을 의미하는 것으로, 동일한 수학적 모델일 수 있다.
도 4는 본 발명에 대한 개념을 설명하기 위한 일 예시도를 나타낸 것으로, 도 4에 도시된 바와 같이, 측정 데이터 예를 들어, I-V 데이터 또는 C-V 데이터를 이용하여 추출된 DOS, 그리고 측정 데이터와 미리 정의된 측정 데이터에 대한 수학적 모델을 비교를 통해 제1 이동도 파라미터들(Neff1, kTeff1)과 제2 이동도 파라미터들(Neff2, kTeff2)을 획득하고, 획득된 제1 이동도 파라미터들과 제2 이동도 파라미터들을 미리 정의된 이동도 수학적 모델에 대입시킴으로써, 제1 이동도와 제2 이동도를 계산하며, 계산된 제1 이동도와 제2 이동도를 이용하여 비정질 반도체 TFT의 이동도(μ*)를 추출한다.
여기서, 제2 이동도 파라미터들은 넓은 게이트 전압과 드레인 전압 영역에 걸쳐서 I-V 특성과 C-V 특성 등을 측정하고, 측정된 I-V 특성 또는 C-V 특성을 계산된 I-V 특성 또는 C-V 특성과 비교하면서 수치적인 반복(numerical iteration)을 통해 특정 유효숫자와 특정 에러율 범위 내에 들어오는 최적의 해를 찾음으로써, 획득될 수 있다. 물론, 제2 이동도 파라미터들의 값 범위는 미리 정의될 수 있으며, 이와 관련된 내용은 이 기술 분야에 종사하는 당업자가 서적, 논문 등을 통해 자명하게 파악할 수 있다.
이런 과정을 통해 추출된 비정질 반도체 TFT의 이동도는 측정된 전파지연시간(tpd= (tpHL + tpLH)/2)와 반비례 관계를 가지는 것을 알 수 있으며, 이에 대해 도 5와도 6을 참조하여 설명하면 다음과 같다.
도 5는 본 발명에 따른 이동도와 전파지연시간의 관계를 설명하기 위한 일 실시예의 회로를 나타낸 것이고, 도 6은 도 5에 대해 본 발명에 따른 이동도 추출 방법과 기존의 이동도 추출 방법들을 비교한 일 예시도를 나타낸 것이다.
도 5와 도 6을 참조하면, 추출된 이동도와 전파지연시간의 관계를 확인하기 위하여 구동 a-IGZO TFT(driver TFT)와 부하 a-IGZO TFT(load TFT)로 이루어진 인버터 회로를 구성하고, 구동 a-IGZO TFT(driver TFT)는 서로 다른 공정 조건과 기하학적 구조에 의하여 다양한 기하학적 및 물리적인 파라미터들(geometrical and physical parameters)을 가지는 샘플들(sample #1, #2, #3)로 구성될 수 있다.
전파지연시간과 이동도의 관계에 대한 본 발명에 따른 유효성(validity)은 도 6에 도시된 바와 같이 a-IGZO TFT 인버터의 이동도와 전파지연시간의 관계를 통해 알 수 있다. 즉, 도 6에 도시된 바와 같이, 본 발명에 따른 이동도 추출 방법(the proposed mobility)이 종래 전형적인(conventional) 이동도 추출 방법(μFE)과 Hoffman 방법에 의한 이동도 추출 방법(μavg by Hoffman)에 비해 전파지연시간과의 상관관계가 아주 강한 것을 알 수 있다. 도 6에 도시된 μref와 tp , ref는 샘플 #2에 대한 이동도와 전파지연시간을 의미한다.
도 6에 도시된 1/(μ /μref)와 tp/tp , ref의 관계를 통해 알 수 있듯이, 본 발명에 따른 이동도 추출 방법(the proposed mobility) 만이 1/(μ /μref)와 tp/tp , ref의 기울기가 1에 가까운걸 알 수 있다. 따라서, 본 발명에 따른 이동도 추출 방법(the proposed mobility)은 다른 방법들(μFE, μavg by Hoffman)과는 달리 전파지연시간과의 관계가 정확히 일치하기 때문에 회로 성능을 정확하게 예측할 수 있다.
그리고, 본 발명에 따른 방법은 밴드갭 내 상태밀도와 같은 물리적 의미를 갖는 파라미터와 채널 폭, 길이, 게이트 절연층의 종류 및 두께와 같은 구조적인 파라미터를 이용하여 이동도를 추출하기 때문에 각 파라미터에 따른 이동도 의존성을 확인 할 수 있으며, 전파지연시간에 대한 예측 정확성을 향상시킬 수 있기 때문에 비정질 반도체 TFT의 재료, 공정, 소자의 개발 및 최적화 단계에서부터 회로 성능에 미치는 영향을 예측하면서 개발 결과들을 모니터링할 수 있다.
또한, 본 발명은 비정질 반도체 TFT의 이동도를 정확하게 추출함으로써, 회로 성능 개선을 위한 비정질 반도체 TFT 소자 및 공정 개발 단계에서 명확한 결정인자를 제시할 수 있다.
이런 본 발명에 따른 방법은 비정질 산화물 반도체 TFT 뿐만 아니라 비정질 반도체 TFT에도 사용할 수 있다. 즉, 본 발명에 따른 이동도 추출 방법은 밴드갭 내 상태밀도(DOS)를 추출하는 모든 비정질 반도체 재료라면 모두다 성립하는 일반적인 물리 법칙만을 사용하여 유도되었기 때문에 비정질 반도체 TFT에도 적용 가능하다. 물론, 비정질 반도체 TFT에 적용하는 경우에는 문턱 전압보다 낮은 전압 영역과 문턱 전압보다 높은 전압 영역에서 사용되는 파라미터들(Neff, kTeff)을 정의하여야 하는데, Neff1, kTeff1을 NDA, kTDA으로 사용하고, Neff2, kTeff2을 NTA, kTTA으로 사용하면 비정질 반도체 TFT의 이동도를 추출하는데 본 발명의 수학식을 사용할 수 있다. 이 경우 DOS 추출만으로 모든 파라미터들이 결정될 수 있기 때문에 측정 데이터 예를 들어, I-V나 C-V와의 커브 피팅 과정을 생략할 수 있다.
도 7은 본 발명의 일 실시예에 따른 비정질 반도체 TFT의 이동도 추출 장치에 대한 구성을 나타낸 것으로, 본 발명에 따른 이동도 추출 방법을 수행하는 장치에 대한 것이다. 따라서, 도 1 내지 도 6에서 설명한 내용이 본 발명에 따른 장치에 적용될 수 있다.
도 7을 참조하면, 본 발명에 따른 장치(700)는 상태밀도 획득부(710), 이동도 계산부(720) 및 이동도 추출부(730)를 포함한다.
상태밀도 획득부(710)는 비정질 반도체 TFT의 DOS를 획득한다.
이 때, 상태밀도 획득부(710)는 비정질 반도체 TFT의 전류-전압(I-V) 특성을 DOS를 이용하여 획득할 수도 있고, 커패시턴스-전압(C-V) 특성을 이용하여 DOS를 획득할 수도 있고, C-V 특성의 주파수 의존성(multi-frequency C-V 방법)을 이용하여 DOS를 획득할 수도 있고, C-V의 광 응답을 이용하여 DOS를 획득할 수도 있다.
이동도 계산부(720)는 상태밀도 획득부(710)에서 획득된 비정질 반도체 TFT의 DOS를 이용하여 문턱 전압보다 낮은 전압 영역에 대한 제1 이동도를 계산하고, 비정질 반도체 TFT에 대해 측정된 게이트 전압에 따른 측정 데이터와 게이트 전압에 따른 측정 데이터의 미리 정의된 수학적 모델을 비교함으로써, 문턱 전압보다 높은 전압 영역에 대한 제2 이동도를 계산한다.
이 때, 이동도 계산부(720)는 획득된 DOS로부터 제1 이동도 파라미터들을 획득하고, 획득된 제1 이동도 파라미터들과 미리 정의된 제1 이동도 수학적 모델을 이용하여 제1 이동도를 계산할 수 있고, 비정질 반도체 TFT에 대한 측정 데이터 예를 들어, 전류-전압 데이터, 커패시턴스-전압 데이터와 측정 데이터에 대해 미리 정의된 수학적 모델 예를 들어, 전류-전압 수학적 모델, 커패시턴스-전압 수학적 모델을 비교함으로써, 제2 이동도 파라미터들을 획득하고, 획득된 제2 이동도 파라미터들과 미리 정의된 제2 이동도 수학적 모델을 이용하여 제2 이동도를 계산할 수 있다.
이동도 추출부(730)는 이동도 계산부(720)에서 계산된 제1 이동도와 제2 이동도를 이용하여 비정질 반도체 TFT의 이동도를 추출한다.
이 때, 이동도 추출부(730)는 상술한 수학식 20을 이용하여 비정질 반도체 TFT의 이동도를 추출할 수 있다.
본 발명의 일 실시예에 따른 비정질 반도체 TFT의 이동도 추출 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (6)

  1. 비정질 반도체 박막 트랜지스터의 이동도(mobility) 추출 방법에 있어서,
    상기 박막 트랜지스터의 밴드갭 내 상태밀도를 획득하는 단계;
    상기 획득된 상기 밴드갭 내 상태밀도를 이용하여 문턱 전압보다 낮은 전압 영역에 대한 상기 박막 트랜지스터의 제1 이동도를 계산하는 단계;
    상기 박막 트랜지스터의 측정된 게이트 전압에 따른 전류 또는 커패시턴스의 측정 데이터와 상기 게이트 전압에 따른 전류 또는 커패시턴스의 측정 데이터의 미리 정의된 수학적 모델을 비교하여 상기 문턱 전압보다 높은 전압 영역에 대한 상기 박막 트랜지스터의 제2 이동도를 계산하는 단계; 및
    상기 계산된 상기 제1 이동도와 상기 제2 이동도를 이용하여 상기 박막 트랜지스터의 이동도를 추출하는 단계
    를 포함하는 비정질 반도체 박막 트랜지스터의 이동도 추출 방법.
  2. 제1항에 있어서,
    상기 제1 이동도를 계산하는 단계는
    상기 밴드갭 내 상태밀도로부터 제1 이동도 파라미터들을 획득하고, 상기 획득된 상기 제1 이동도 파라미터들과 미리 정의된 제1 이동도 수학적 모델을 이용하여 상기 제1 이동도를 계산하며,
    상기 제2 이동도를 계산하는 단계는
    상기 측정 데이터와 상기 측정 데이터의 수학적 모델에 대한 비교를 통해 제2 이동도 파라미터들을 획득하고, 상기 획득된 상기 제2 이동도 파라미터들과 미리 정의된 제2 이동도 수학적 모델을 이용하여 상기 제2 이동도를 계산하는 것을 특징으로 하는 비정질 반도체 박막 트랜지스터의 이동도 추출 방법.
  3. 제1항에 있어서,
    상기 제2 이동도를 계산하는 단계는
    상기 박막 트랜지스터의 측정된 게이트 전압에 따른 전류 데이터와 상기 게이트 전압에 따른 전류 데이터의 수학적 모델을 비교하여 상기 제2 이동도를 계산하거나 또는 상기 박막 트랜지스터의 측정된 게이트 전압에 따른 커패시턴스 데이터와 상기 게이트 전압에 따른 커패시턴스 데이터의 수학적 모델을 비교하여 상기 제2 이동도를 계산하는 것을 특징으로 하는 비정질 반도체 박막 트랜지스터의 이동도 추출 방법.
  4. 비정질 반도체 박막 트랜지스터의 이동도(mobility) 추출 장치에 있어서,
    상기 박막 트랜지스터의 밴드갭 내 상태밀도를 획득하는 상태밀도 획득부;
    상기 획득된 상기 밴드갭 내 상태밀도를 이용하여 문턱 전압보다 낮은 전압 영역에 대한 상기 박막 트랜지스터의 제1 이동도를 계산하고, 상기 박막 트랜지스터의 측정된 게이트 전압에 따른 전류 또는 커패시턴스의 측정 데이터와 상기 게이트 전압에 따른 전류 또는 커패시턴서의 측정 데이터의 미리 정의된 수학적 모델을 비교하여 상기 문턱 전압보다 높은 전압 영역에 대한 상기 박막 트랜지스터의 제2 이동도를 계산하는 이동도 계산부; 및
    상기 계산된 상기 제1 이동도와 상기 제2 이동도를 이용하여 상기 박막 트랜지스터의 이동도를 추출하는 이동도 추출부
    를 포함하는 비정질 반도체 박막 트랜지스터의 이동도 추출 장치.
  5. 제4항에 있어서,
    상기 이동도 추출부는
    상기 밴드갭 내 상태밀도로부터 제1 이동도 파라미터들을 획득하고, 상기 획득된 상기 제1 이동도 파라미터들과 미리 정의된 제1 이동도 수학적 모델을 이용하여 상기 제1 이동도를 계산하며,
    상기 측정 데이터와 상기 측정 데이터의 수학적 모델에 대한 비교를 통해 제2 이동도 파라미터들을 획득하고, 상기 획득된 상기 제2 이동도 파라미터들과 미리 정의된 제2 이동도 수학적 모델을 이용하여 상기 제2 이동도를 계산하는 것을 특징으로 하는 비정질 반도체 박막 트랜지스터의 이동도 추출 장치.
  6. 제4항에 있어서,
    상기 이동도 추출부는
    상기 박막 트랜지스터의 측정된 게이트 전압에 따른 전류 데이터와 상기 게이트 전압에 따른 전류 데이터의 수학적 모델을 비교하여 상기 제2 이동도를 계산하거나 또는 상기 박막 트랜지스터의 측정된 게이트 전압에 따른 커패시턴스 데이터와 상기 게이트 전압에 따른 커패시턴스 데이터의 수학적 모델을 비교하여 상기 제2 이동도를 계산하는 것을 특징으로 하는 비정질 반도체 박막 트랜지스터의 이동도 추출 장치.
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* Cited by examiner, † Cited by third party
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KR20120020013A (ko) * 2010-08-27 2012-03-07 삼성전자주식회사 비정질 반도체 박막 트랜지스터(ｔｆｔ)의 전기적 특성을 산출하는 방법 및 장치
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