KR20130010518A - 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법 및 그 장치 - Google Patents

비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법 및 그 장치 Download PDF

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Abstract

비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법 및 그 장치가 개시된다. 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법은 밴드갭 내 상태밀도(subgap DOS)에 속박되어 있는 전하밀도를 계산하는 단계; 게이트 전압의 기 설정된 범위에 따라 채널 내에 존재하는 전하밀도를 주요(dominant) 캐리어 성분으로 근사화하는 단계; 상기 근사화된 상기 전하밀도에 기초하여 단위면적당 총 전하를 계산하는 단계; 및 상기 밴드갭 내 상태밀도, 상기 계산된 상기 단위면적당 총 전하 및 기 입력된 복수의 파라미터들에 대한 정보에 기초하여 커패시턴스 모델을 생성하는 단계를 포함함으로써, 비정질 산화물 반도체 TFT 기반의 해석적인 커패시턴스 모델을 제공하고, 이를 통해 커패시턴스 계산 속도를 향상시켜 시뮬레이션 모델로 적용할 수 있다.

Description

비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법 및 그 장치 {METHOD AND APPARATUS FOR MODELING CAPACITANCE OF AMORPHOUS OXIDE SEMICONDUCTOR THIN-FILM TRANSISTOR}
본 발명은 비정질 산화물 반도체 박막 트랜지스터(TFT)의 커패시턴스 모델링에 관한 것으로, 보다 상세하게는 비정질 산화물 반도체 TFT에 있어서 밴드갭 내 상태밀도(subgap density-of-states: subgap DOS) 기반의 해석적인 커패시턴스 모델을 제공할 수 있는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법 및 그 장치에 관한 것이다.
비정질 산화물 반도체 박막 트랜지스터(TFT)는 높은 캐리어 이동도와 대면적에서의 박막의 균일성(uniformity) 그리고 신뢰성 관점에서의 안정성과 같은 장점들을 가지고 있다. 비정질 산화물 반도체 TFT는 이런 장점들 때문에 고해상도 AM(Active Matrix)-LCD 및 AM-OLED(Organic Light-Emitting Diode) 등 디스플레이 백플레인(display backplane)에 상용화되어 있는 비정질 Si TFT의 대체 소자로써 활발한 연구가 진행되고 있다. 실제로 최근 3-4년간 비정질 산화물 반도체 TFT인 a-IGZO(InGa-ZnO) TFT가 다양한 디스플레이 픽셀(pixel) 회로나 3-D 적층 회로 등에 적용됨으로써 이의 적용 가능성이 입증되었다.
이런 비정질 산화물 반도체 TFT는 밴드갭 내에 존재하는 상태밀도(subgap DOS)와 전도대(conduction band)에 존재하는 자유전자에 의하여 드레인 전류나 커패시턴스가 결정된다.
하지만, 종래 비정질 산화물 반도체 TFT 예를 들어, a-IGZO TFT의 전류 모델링에 관한 연구는 활발하게 진행되고 있으나 커패시턴스 모델에 관한 연구를 거의 전무한 실정이다.
또한, 비정질 산화물 반도체 TFT의 커패시턴스에 영향을 미치는 캐리어 성분들을 모두 고려하여 커패시턴스 모델을 세우기 위해서는 수치 반복(numerical iteration)과 같은 방법을 써야 한다. 즉, 종래 수치 반복과 같은 방법을 사용함으로써, 커패시턴스 계산을 하는 데 오랜 시간이 걸리기 되며, 따라서 회로의 성능을 예측하기 위한 시뮬레이션 예컨대, 스파이스 시뮬레이션(SPICE simulation) 등의 모델로 적용되기는 어려운 문제점이 있었다.
따라서, 계산 시간을 줄여 회로 시뮬레이션에 사용 가능한 시뮬레이션 모델로 적용할 수 있는 해석적인(analytical) 커패시턴스 모델링 기법의 필요성이 대두된다.
한국등록특허공보 제0938675호 (등록일 2010.01.18)
본 발명은 상기와 같은 종래 기술의 문제점을 해결하고자 도출된 것으로서, 비정질 산화물 반도체 TFT 기반의 해석적인 커패시턴스 모델을 제공할 수 있는 커패시턴스 모델링 방법 및 그 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 해석적인 커패시턴스 모델을 제공함으로써, 커패시턴스 계산 속도를 향상시켜 시뮬레이션 모델로 적용할 수 있는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법 및 그 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법은 밴드갭 내 상태밀도(subgap DOS)에 속박되어 있는 전하밀도를 계산하는 단계; 게이트 전압의 기 설정된 범위에 따라 채널 내에 존재하는 전하밀도를 주요(dominant) 캐리어 성분으로 근사화하는 단계; 상기 근사화된 상기 전하밀도에 기초하여 단위면적당 총 전하를 계산하는 단계; 및 상기 밴드갭 내 상태밀도, 상기 계산된 상기 단위면적당 총 전하 및 기 입력된 복수의 파라미터들에 대한 정보에 기초하여 커패시턴스 모델을 생성하는 단계를 포함한다.
상기 근사화하는 단계는 상기 게이트 전압이 문턱전압 미만인 경우와 이상인 경우 각각에 대하여 상기 전하밀도를 상기 주요 캐리어 성분으로 근사화할 수 있다.
상기 밴드갭 내 상태밀도는 제1 상태와 제2 상태를 포함하고, 상기 채널 내에 존재하는 전하밀도는 상기 제1 상태에 속박되어 있는 제1 전자농도, 상기 제2 상태에 속박되어 있는 제2 전자농도 및 전도대(conduction band)에 존재하는 자유전자농도를 포함할 수 있다.
여기서, 상기 근사화하는 단계는 상기 게이트 전압이 문턱전압 미만인 경우 전하밀도를 상기 제2 전자농도로 근사화하고, 상기 문턱전압 이상인 경우 전하밀도를 상기 자유전자농도로 근사화할 수 있다.
상기 커패시턴스 모델을 생성하는 단계는 상기 밴드갭 내 상태밀도, 상기 단위면적당 총 전하 및 상기 복수의 파라미터들에 대한 정보에 기초하여 게이트 전하 모델, 드레인 전하 모델 및 소스 전하 모델을 생성하는 단계; 및 상기 생성된 상기 게이트 전하 모델, 상기 드레인 전하 모델 및 상기 소스 전하 모델을 이용하여 게이트 커패시턴스 모델, 게이트-드레인 커패시턴스 모델 및 게이트-소스 커패시턴스 모델을 생성하는 단계를 포함할 수 있다.
상기 게이트 전하 모델, 상기 드레인 전하 모델 및 상기 소스 전하 모델을 생성하는 단계는 상기 밴드갭 내 상태밀도, 상기 근사화된 상기 전하밀도 및 상기 복수의 파라미터들에 대한 정보에 기초하여 드레인 전류 모델을 생성하고, 상기 생성된 상기 드레인 전류 모델과 상기 단위면적당 총 전하에 기초하여 상기 게이트 전하 모델, 상기 드레인 전하 모델 및 상기 소스 전하 모델을 생성할 수 있다.
나아가, 상기 근사화된 상기 전하밀도를 이용하여 채널의 이동도를 계산하는 단계를 더 포함하고, 상기 커패시턴스 모델을 생성하는 단계는 상기 계산된 상기 채널의 이동도를 더 고려하여 상기 커패시턴스 모델을 생성할 수 있다.
본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 장치는 복수의 파라미터들에 대한 정보를 입력받는 입력부; 게이트 전압의 기 설정된 범위에 따라 채널 내에 존재하는 전하밀도를 주요(dominant) 캐리어 성분으로 근사화하는 근사화부; 밴드갭 내 상태밀도(subgap DOS)에 속박되어 있는 전하밀도를 계산하고, 상기 근사화된 상기 전하밀도에 기초하여 단위면적당 총 전하를 계산하는 계산부; 및 상기 밴드갭 내 상태밀도, 상기 계산된 상기 단위면적당 총 전하 및 기 입력된 복수의 파라미터들에 대한 정보에 기초하여 커패시턴스 모델을 생성하는 커패시턴스 모델 생성부를 포함한다.
본 발명에 따르면, 게이트-소스 간 전압이 문턱전압 미만인 경우와 이상인 경우 각각에 대하여 주요(dominant) 캐리어 성분으로 근사화하고 이를 이용하여 커패시턴스 모델을 해석적인(analytical) 수식으로 나타냄으로써, 커패시턴스 계산 속도를 향상시켜 계산 시간을 줄이고, 빠른 시뮬레이션을 가능하게 한다.
즉, 본 발명은 해석적인 커패시턴스 수식으로 나타낼 수 있기 때문에 TCAD (Technology Computer Aided Design)나 SPICE(Simulation Program with Integrated Circuit Emphasis) 시뮬레이션 등의 시뮬레이션 커패시턴스 모델로 적용될 수 있다. 따라서, 비정질 산화물 반도체 TFT 기반의 회로 및 시스템 설계 및 양산에 있어 박막의 원소 조성으로 인한 밴드갭 내 상태밀도, 게이트 절연막의 종류 및 두께, TFT 소자 구조 등 다양한 공정 및 레이아웃(layout) 조건에 따른 커패시턴스 모델 수식이 빠르게 계산 될 수 있다.
본 발명의 커패시턴스 모델은 밴드갭 내 상태밀도(subgap DOS)와 전도대(conduction band)에 존재하는 자유전자, 이동도, TFT와 관련된 파라미터들로 이루어져 있으며, 비정질 산화물 반도체 TFT의 전기적인 특성이 반영되어 있다.
나아가, 본 발명은, 산화물 반도체 TFT로 이루어진 회로 성능의 예측과 최적화된 설계가 가능하기 때문에 차세대 원천기술의 양산성 제고에 기여할 수 있다.
또한, 커패시턴스를 빠르게 계산하는 해석적인 커패시턴스 모델은 기존 회로 설계 모델 및 환경에 매크로 모델(macro-model) 형태 등으로 추가하는 것이 가능하기 때문에 회로 설계를 위한 모델로서 매우 유용하게 이용될 수 있다.
도 1은 비정질 산화물 반도체 TFT에 대한 일 실시예의 단면도와 사시도를 나타낸 것이다.
도 2는 도 1의 게이트에서 TFT의 채널 영역으로 사용된 a-IGZO 박막까지 깊이 방향으로의 에너지 밴드 다이어그램을 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 커패시턴스 모델링 방법에 대한 동작 흐름도를 나타낸 것이다.
도 4는 비정질 산화물 반도체 TFT에서 게이트 전압 조건에 따른 주요 캐리어 농도를 보여주는 그래프를 나타낸 것이다.
도 5는 TFT의 각 단자에서 정의된 전하를 계산하는 방법에 대한 도면을 나타낸 것이다.
도 6은 본 발명에 따른 방법으로 계산된 게이트 커패시턴스와 측정값을 비교한 그래프를 나타낸 것이다.
도 7은 본 발명에 따른 방법으로 계산된 게이트-드레인 커패시턴스 그래프를 나타낸 것이다.
도 8은 본 발명에 따른 방법으로 계산된 게이트-소스 커패시턴스 그래프를 나타낸 것이다.
도 9는 도 6 내지 도 8의 커패시턴스를 계산하는 모델 파라미터들을 나타낸 것이다.
도 10은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 커패시턴스 모델링 장치에 대한 구성을 나타낸 것이다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백히 드러나게 될 것이다.
본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
이하에서는, 본 발명의 일 실시 예에 따른 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법 및 그 장치를 첨부된 도 1 내지 도 10을 참조하여 상세히 설명한다.
비정질 산화물 반도체 TFT는 AMLCD, AMOLED 등의 디스플레이 백플레인에 스위치나 구동 소자 등으로 상용화 되어 있는 a-Si TFT 대신에 높은 캐리어 이동도와 대면적에서의 박막의 균일성, 신뢰성 관점에서 안정성으로 인해 대체 소자로 각광받고 있다.
이런 비정질 산화물 반도체 TFT는 밴드갭 내에 존재하는 상태밀도(subgap DOS)와 전도대에 존재하는 자유전자에 의해 커패시턴스가 결정되게 된다.
여기서, 밴드갭 내에 존재하는 상태밀도는 특정 전압 및 전류 구동 조건에서 박막 내부의 캐리어 밀도(carrier density), 전계효과 이동도(field-effect mobility), 문턱전압(threshold voltage), 서브 문턱 스윙(sub-threshold swing), 턴온 전압(turn-on voltage), ION, ION/IOFF, 정전용량(capacitance) 등 모든 전기적 파라미터(electrical parameter)들을 결정하게 된다. 또한 밴드갭 내에 존재하는 상태밀도는 TFT 양산에 매우 중요한 전류/전압 스트레스(stress) 하에서의 스트레스 시간(stress time) 의존성, 백라이트(backlight)에 의한 감광성(photo-sensitivity), 온도 의존성 등을 결정짓는 매우 중요한 파라미터이다. 따라서, TFT 기반 회로 및 시스템 설계 및 양산에 있어 박막의 원소 조성과 증착 조건 및 두께, 게이트 절연막의 종류 및 두께, TFT 소자 구조 등 다양한 공정 및 레이아웃(layout) 조건에 따라 비정질 산화물 반도체 박막의 상태밀도를 쉽고 빠르게 측정하는 것은 매우 중요하다.
본 발명은 상술한 밴드갭 내 상태밀도와 전도대에 존재하는 자유전자 및 TFT와 관련된 파라미터들 등을 고려하여 TCAD, SPICE 시뮬레이션에 적용할 수 있는 해석적인 커패시턴스 모델을 생성하는 것을 그 요지로 한다.
여기서, 커패시턴스 모델은 게이트 커패시턴스 모델, 게이트-드레인 커패시턴스 모델 및 게이트-소스 커패시턴스 모델을 포함할 수 있다.
도 1은 비정질 산화물 반도체 TFT에 대한 일 실시예의 단면도와 사시도를 나타낸 것으로, 이하 본 발명에서는 비정질 산화물 반도체 TFT로 amorphous InGaZnO (a-IGZO) TFT의 사례를 예시하여 기술한다.
여기서, W는 채널 폭을 의미하고, L은 소스와 드레인간의 채널 길이를 의미하고, TIGZO는 비정질 산화물 반도체 박막(AOS: amorphous oxide semiconductor) 예를 들어, a-IGZO 박막의 두께를 의미하고, TOX는 게이트 절연막(gate insulator)의 두께를 의미하고, LOV는 게이트 전극과 소소/드레인 전극 간의 오버랩(overlap) 길이를 의미한다.
도 2는 도 1의 게이트에서 TFT의 채널 영역으로 사용된 a-IGZO 박막까지 깊이 방향으로의 에너지 밴드 다이어그램을 나타낸 것이다.
여기서, φS는 표면 전압(Surface potential)을 의미하고, φ(x)는 깊이 방향(x)으로의 전압을 의미하고, φF0는 열평형 상태에서의 벌크-페르미(bulk-Fermi) 전압을 의미하고, VCH는 특정 게이트 전압 및 드레인/소스 전압 하에서 채널 길이 방향에 따라 달라지는 채널 전압을 의미하고, EC는 전도대 최저 에너지(conduction band minimum energy)를 의미하고, EV는 가전자대 최고 에너지(valence band maximum energy)를 의미하고, EFm은 게이트 전극의 페르미 레벨(Fermi level)을 의미한다.
채널 전압(VCH)은 인가되는 드레인 전압으로 인하여 페르미 레벨(EF)이 쿼지 페르미 레벨(quasi Fermi level) EFn으로 낮아짐을 반영하며, 게이트 전극, 드레인 전극, 소스 전극으로는 몰리브덴(Mo) 등을 사용할 수 있다.
도 3은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 커패시턴스 모델링 방법에 대한 동작 흐름도를 나타낸 것이다.
도 3을 참조하면, 커패시턴스 모델링 방법은 비정질 산화물 반도체 TFT에서 밴드갭 내에 존재하는 상태밀도(subgap DOS)의 전기적인 영향이 크기 때문에 밴드갭 내 상태밀도에 속박되어 있는 전하밀도를 계산한다(S310).
비정질 산화물 반도체 TFT 박막의 acceptor-like DOS[gA(E)]는 acceptor-like deep states[gDA(E)]와 acceptor-like tail states[gTA(E)]로 이루어지며, <수학식 1>과 같이 나타낼 수 있다.
[수학식 1]
Figure pat00001
여기서, NDA는 제1 상태(deep state)에 위치한 상태밀도(density of state)를 의미하고, k는 기 설정된 값으로 볼츠만(Boltzmann) 상수를 의미하고, NTA는 제2 상태(tail state)에 위치한 상태밀도를 의미하고, kTDA는 제1 상태(deep state)의 특성에너지를 의미하고, kTTA는 제2 상태(tail state)의 특성에너지를 의미한다.
단위 부피당 전하밀도는 TFT의 채널 영역에 대하여 게이트 절연막(gate insulator) 경계부터 깊이 방향(x)으로 포아송(Poisson) 방정식을 적용함으로써 계산된다.
여기서, 단위 부피당 전하밀도는 gDA(E)에 속박되어 있는 전자농도[ndeep(x)]와 gTA(E)에 속박되어 있는 전자농도[ntail(x)] 그리고 전도대에 존재하는 자유전자농도[nfree(x)]로 이루어지며, <수학식 2>와 같이 나타낼 수 있다.
[수학식 2]
Figure pat00002
여기서, εIGZO는 비정질 산화물 반도체 박막 예를 들어, a-IGZO의 유전율을 의미하고, nloc(x)는 ndeep(x)과 ntail(x)의 합으로 gA(E)에 속박되어 있는 전자농도를 의미한다.
제1 전자농도 ndeep(x)과 제2 전자농도 ntail(x)은 각각의 상태[gDA(E), gTA(E)]와 Fermi-Dirac 분포함수[f(E)]를 이용하여 <수학식 3>과 <수학식 4>와 같이 나타낼 수 있다.
[수학식 3]
Figure pat00003
Figure pat00004
Figure pat00005
Figure pat00006

[수학식 4]
Figure pat00007
즉, ndeep(x)과 ntail(x)은 각각 gDA(E)와 gTA(E)에 전자가 채워질 확률인 Fermi-Dirac 분포함수[f(E)]를 곱하여 EV부터 EC까지 적분함으로써, 계산될 수 있다.
nfree(x)는 <수학식 5>와 같이 나타낼 수 있다.
[수학식 5]
Figure pat00008
여기서, NC는 전도대에 위치한 유효상태밀도를 의미한다.
이후, 상기 <수학식 2>를 수치 반복(numerical iteration)없이 풀기 위하여, 게이트 전압이 문턱전압(VT) 이전인 경우와 이후인 경우 각각에 대하여 전하밀도를 가장 많은 농도를 차지하는 주요(dominant) 캐리어 성분으로 근사화한다(S320).
비정질 silicon(a-Si) TFT의 경우 밴드갭 내에 많은 gA(E) 갖고 있기 때문에 밴드갭 내에 채워져야 할 DOS가 많아 nfree(x)는 nloc(x)보다 훨씬 작다. 따라서 게이트 전압이 문턱전압 이하의 전압 범위에서는 단위 부피당 전하밀도가 nloc(x) 성분 중 ndeep(x)으로 근사되고, 게이트 전압이 문턱전압 이후의 전압 범위에서는 nloc(x) 성분 중 ntail(x)로 근사될 수 있다.
하지만, 비정질 산화물 반도체 TFT의 경우에는 a-Si TFT보단 낮은 gA(E)를 갖고 있어 밴드갭 내에 채워져야 할 DOS가 상대적으로 적어 nfree(x)는 nloc(x)에 비해 무시될 수 없다. 이는 도 4에 도시된 게이트 전압 조건에 따른 주요 캐리어 농도를 보여주는 그래프를 통해, 문턱전압 미만인 경우에는 gTA(E)에 포획되어 있는 전자농도[ntail(x)]가 우세하고, 문턱전압 이상인 경우에는 전도대에 존재하는 자유전자농도[nfree(x)]가 우세한 것을 알 수 있다. 따라서, 게이트 전압이 문턱전압보다 작은 범위에서는 <수학식 6>과 같이 단위 부피당 전하밀도 ρ(x)가 nloc(x) 중 ntail(x)로 근사될 수 있고, 게이트 전압이 문턱전압 근처인 경우에는 <수학식 7>과 같이 단위 부피당 전하밀도가 ntail(x)와nfree(x)의 합으로 근사될 수 있다. 또한, 게이트 전압이 문턱전압 큰 범위에서는 <수학식 8>과 같이 단위 부피당 전하밀도가 ρ(x) 중 nfree(x)로 근사될 수 있다.
[수학식 6]
Figure pat00009
여기서, VFB는 평탄밴드 전압을 의미한다.
[수학식 7]
Figure pat00010

[수학식 8]
Figure pat00011
여기서, neff(x)는 유효캐리어밀도(effective carrier density)로서, 각 게이트 전압 범위마다 근사한 캐리어 농도에 대한 오차를 감소하기 위해 도입되었으며, <수학식 9>와 같이 나타낼 수 있다. 여기서, Neff는 전도대 최저에너지에서의 유효캐리어밀도를 나타낸다. 따라서, neff1(x)과 neff2(x)는 <수학식 10>과 <수학식 11>과 같이 나타낼 수 있다.
[수학식 9]
Figure pat00012

[수학식 10]
Figure pat00013
여기서, neff1(x)는 문턱전압 미만의 게이트 전압 범위에서 근사된 유효캐리어밀도 neff(x)를 의미하고, kTeff1은 외부인가 전압에 따른 깊이 방향 전위 φ(x)에 따른 neff1의 의존성을 지배하는 유효특성에너지를 의미한다.
[수학식 11]
Figure pat00014
여기서, neff2(x)는 문턱전압 근처와 그 이상의 게이트 전압 범위에서 근사된 유효캐리어밀도 neff(x)를 의미하고, kTeff2는 외부인가 전압에 따른 깊이 방향 전위 φ(x)에 따른 neff2의 의존성을 지배하는 유효특성에너지를 의미한다.
문턱전압 미만과 이상의 경우에 대한 전하밀도가 주요 캐리어 성분으로 근사화되면, 근사화된 주요 캐리어 성분을 이용하여 유효캐리어밀도를 정하고, 이를 이용하여 단위 면적당 총 전하(QTOT)를 계산한다(S330).
비정질 산화물 반도체 TFT에서 채널 깊이 방향으로의 전기장(E-field)은 상기 <수학식 2>와 <수학식 9>를 이용하여 <수학식 12>와 같이 나타낼 수 있다.
[수학식 12]
Figure pat00015

또한 단위 면적당 자유전자 전하[QFREE(φ(x))]는 상기 <수학식 5>를 깊이 방향으로 적분한 후, 표면 전압[φ(x=0)=φS]에 비해 백(back) 전압 [φ(x=TIGZO)=φB]이 무시가능 하면 <수학식 13>과 같이 나타낼 수 있다.
[수학식 13]
Figure pat00016
Figure pat00017
여기서, φB는 백 전압을 의미한다.
단위 면적당 총 전하[QTOT(φ(x))]는 채널 깊이 방향으로의 전기장에 채널 영역의 유전율 예를 들어, a-IGZO박막의 유전율을 곱하여 계산될 수 있으며, <수학식 14>와 같이 나타낼 수 있다.
[수학식 14]
Figure pat00018

또한, 비정질 산화물 반도체 TFT의 채널에 존재하는 단위면적당 총 전하 [QTOT(y)]는 <수학식 15>의 가우스 법칙을 이용하여 <수학식 16>과 같이 나타낼 수 있다. QTOT(y)는 게이트 전압이 증가함에 따라 증가하게 되고, 이는 EF가 EC에 가까워지므로 길이 방향 (y축)으로의 nloc(x)와 nfree(x)가 증가하기 때문이다. 또한 QTOT(y)는 드레인 전압이 증가함에 따라 감소하게 되며, 이는 EF가 EC에서 멀어지므로 길이 방향으로의 nloc(x)와 nfree(x)가 모두 감소하기 때문이다.
[수학식 15]
Figure pat00019
여기서, COX는 비정질 산화물 반도체 TFT의 게이트 절연막 커패시턴스를 의미하며, COX는 측정을 통해 커패시턴스의 최대값(Cmax=COX+COV[F])과 최소값(Cmin=COV[F])의 차이로부터 계산될 수 있고, COV는 게이트 전극과 소스/드레인 전극 간 오버랩 커패시턴스를 의미한다.
[수학식 16]
Figure pat00020
Figure pat00021

단위 면적당 총 전하가 계산되면, 게이트 전압에 의존하는 채널의 이동도 [μCH(φ(x))]를 계산한다(S340).
여기서, 채널 이동도는 단위 면적당 자유전자 전하[QFREE(φ(x))]와 단위 면적당 총 전하[QTOT(φ(x))]를 이용하여 계산될 수 있으며, <수학식 17>와 같이 나타낼 수 있다.
[수학식 17]
Figure pat00022
여기서, μCH는 채널의 유효이동도를 의미하며, 본 발명의 비정질 산화물 반도체 TFT의 경우 게이트 전압이 높아지면 자유전자 농도가 gA(E)에 포획된 전자농도보다 많기 때문에 높은 게이트 전압 조건에서의 μCH는 전도대 이동도 (μBAND)와 거의 같게 된다.
채널 유효이동도가 계산되면, 상기 단계들에 의해 계산된 값들과 기 입력된 파라미터들에 대한 정보 즉, 파라미터들 각각의 값들을 이용하여 드레인 전류(IDS)를 계산한다(S350).
여기서, 입력되는 파라미터들은 채널의 폭(W), 채널의 길이(L), 게이트 절연층의 두께(TOX), 게이트 절연층의 커패시턴스(Cox), 전도대 이동도(μBAND), 전도대에 위치한 유효상태밀도(NC), 평탄밴드 전압(VFB), 열평형 상태에서의 벌크-페르미 전압(φF0), 문턱전압 미만에서 전도대 최저에너지에서의 유효상태밀도(Neff1), 문턱전압 미만에서의 유효캐리어밀도 neff1(x)의 유효특성에너지(kTeff1), 문턱전압 이상에서 전도대 최저에너지에서의 유효상태밀도(Neff2), 문턱전압 이상에서의 유효캐리어밀도 neff2(x)의 유효특성에너지(kTeff2)를 포함할 수 있다.
단계 S340에 의해 계산된 채널의 이동도가 반영된 드레인 전류는 <수학식 18>과 같으며, 채널 깊이 방향(x)축에 대한 적분 변수를 깊이 방향 전압으로 바꾸면 <수학식 19>와 같이 나타낼 수 있다.
[수학식 18]
Figure pat00023

[수학식 19]
Figure pat00024
Figure pat00025

<수학식 5>에 있는 자유전자농도[nfree(φ(x))], <수학식 12>에 있는 전기장[EIGZO(φ(x))]과 <수학식 17>에 있는 채널 이동도 [μCH(φ(x))]를 <수학식 19>에 반영하여 계산하고, φB가 φS에 비해 무시 가능할 때 <수학식 20>과 같이 나타낼 수 있으며, <수학식 20>을 채널길이 방향(y)에 대해 소스(y=0)에서 드레인(y=L)까지 적분하면 <수학식 21>과 같이 나타낼 수 있다.
[수학식 20]
Figure pat00026

[수학식 21]
Figure pat00027

<수학식 21>을 계산하기 위해서는 비정질 산화물 반도체 박막과 게이트 절연막 경계에서 가우스 법칙을 적용한다. 가우스 법칙은 QTOT(y)=εIGZO·EIGZO(φS)로 나타낼 수 있으므로, <수학식 15>를 이용하여 <수학식 22>와 같이 나타낼 수 있다.
또한, <수학식 22>으로부터 게이트 전압과 표면 전압 관계를 나타내는 <수학식 23> 뿐만 아니라 채널 전압과 표면 전압 관계를 나타내는 <수학식 24>를 얻을 수 있다.
[수학식 22]
Figure pat00028

[수학식 23]
Figure pat00029

[수학식 24]
Figure pat00030

<수학식 23>과와 <수학식 24>을 이용하여 <수학식 20>을 해석적인 수식으로 나타낼 수 있다. 따라서, <수학식 20>에 <수학식 23>과 <수학식 24>를 반영함으로써, 드레인 전류인 <수학식 25>를 얻을 수 있다.
[수학식 25]
Figure pat00031

드레인 전류(IDS)가 계산되면, 계산된 드레인 전류(IDS)인 <수학식 25>와 단위 면적당 총 전하(QTOT)를 이용하여 게이트 전하(QG) 모델, 드레인 전하(QD) 모델 및 소스 전하(QS) 모델을 생성한다(S360).
여기서, QG는 TFT의 게이트 단자에 정의된 전하를 말하고, QD는 TFT의 드레인 단자에 정의된 전하를 말하고, Q S는 TFT의 소스 단자에 정의된 전하를 말한다.
게이트 전하(QG) 모델, 드레인 전하(QD) 모델 및 소스 전하(QS) 모델을 생성하는 과정을 도 5를 참조하여 설명한다.
도 5는 TFT의 각 단자에서 정의된 전하를 계산하는 방법에 대한 도면을 나타낸 것으로, 이는 채널 영역에 존재하는 단위면적당 총 전하(QTOT)를 게이트 면적에 따라 적분함으로써 구할 수 있다.
게이트 전하(QG) 모델은 도 5에 도시된 바와 같이, QTOT(y)를 게이트 면적에 관해 적분함으로써, 구할 수 있으며, <수학식 16>을 이용하여 <수학식 26>과 같이 나타낼 수 있다.
[수학식 26]
Figure pat00032

<수학식 16>과 <수학식 26>을 통해 알 수 있듯이, QTOT(y)는 φS(y)에 관한 함수이기 때문에 QG 모델을 생성하기 위해서는 적분변수 dy를 dφS(y)로 변환하여야 하며, 이 과정은 계산된 드레인 전류 <수학식 25>를 <수학식 27>과 같이 나타냄으로써 적분 변수의 치환이 가능해진다.
[수학식 27]
Figure pat00033

게이트 전하(QG) 모델은 <수학식 27>을 <수학식 26>에 반영한 후 표면 전압(φ(x=0)=φS)을 채널길이 방향(y)에 대해 소스에서 드레인까지 적분을 함으로써 생성될 수 있으며, 생성된 게이트 전하(QG) 모델은 <수학식 28>과 같이 나타낼 수 있다.
[수학식 28]
Figure pat00034
Figure pat00035
Figure pat00036

드레인 전하(QD) 모델은 도 5에 도시된 바와 같이, <수학식 29>를 이용하여 생성할 수 있는데, <수학식 27>에서 채널길이 방향(y)에 대해 y를 0부터 y까지 부분적분 하여 얻어진 <수학식 30>을 이용하여 생성할 수 있다.
[수학식 29]
Figure pat00037

[수학식 30]
Figure pat00038

즉, 드레인 전하(QD) 모델은 <수학식 30>을 <수학식 29>에 대입하고, 표면 전압(φ(x=0)=φS)을 채널길이 방향(y)에 대해 소스에서 드레인까지 적분함으로써 생성되는데, 생성된 드레인 전하(QD) 모델은 <수학식 31>과 같이 나타낼 수 있다.
[수학식 31]
Figure pat00039
Figure pat00040

소스 전하(QS) 모델은 도 5에 도시된 바와 같이, <수학식 32>를 이용하여 생성할 수 있다.
[수학식 32]
Figure pat00041

상술한 과정에 의하여 게이트 전하(QG) 모델, 드레인 전하(QD) 모델 및 소스 전하(QS) 모델을 생성되면, 생성된 게이트 전하(QG) 모델, 드레인 전하(QD) 모델 및 소스 전하(QS) 모델을 이용하여 게이트 커패시턴스(CGi) 모델, 게이트-드레인 커패시턴스(CGDi) 모델 및 게이트-소스 커패시턴스(CGSi) 모델을 생성한다(S370).
이때, 게이트 커패시턴스(CGi) 모델, 게이트-드레인 커패시턴스(CGDi) 모델 및 게이트-소스 커패시턴스(CGSi) 모델은 게이트 전하(QG) 모델, 드레인 전하(QD) 모델 및 소스 전하(QS) 모델을 게이트 전압에 관해 각각 미분함으로써 생성할 수 있다.
게이트 커패시턴스(CGi) 모델은 게이트 전하(QG) 모델을 이용하여 <수학식 33>과 같이 생성될 수 있다.
여기서, 게이트 커패시턴스(CGi) 모델은 <수학식 22>의 가우스 법칙으로부터 φSS(VCH=0)-VGS, φSD(VCH=VDS)-VGS와의 관계를 알 수 있고, 이 관계로부터 게이트 전압에 대한 표면 전압 미분식을 알 수 있기 때문에 <수학식 33>와 같이 생성될 수 있다.
[수학식 33]
Figure pat00042
Figure pat00043
Figure pat00044
Figure pat00045
Figure pat00046
Figure pat00047

게이트-드레인 커패시턴스(CGDi) 모델은 드레인 전하(QD) 모델을 이용하여 <수학식 34>와 같이 생성될 수 있다.
[수학식 34]
Figure pat00048
Figure pat00049

게이트-소스 커패시턴스(CGSi) 모델은 소스 전하(QS) 모델을 이용하여 <수학식 35>와 같이 생성될 수 있다.
[수학식 35]
Figure pat00050

이와 같이, 본 발명은 비정질 산화물 반도체 TFT의 커패시턴스 모델을 수치 반복 방법이 아닌 해석적인 수식으로 나타냄으로써, 커패시턴스 계산 속도를 향상시켜 계산 시간을 줄이고, 해석적인 커패시턴스 수식으로 나타낼 수 있어 시뮬레이션 커패시턴스 모델에 적용할 수 있다.
도 6 내지 도 8은 본 발명에 따른 방법으로 생성된 커패시턴스 모델을 이용하여 계산된 결과를 나타낸 것으로, 커패시턴스를 계산하는 모델 파라미터는 도 9와 같다.
도 9에 도시된 모델 파라미터들 중 W, L, TOX, TIGZO는 TFT의 구조적인 파라미터들이고 μBAND, NC, φF0는 비정질 산화물 반도체 박막 물질에서 물리 및 재료공학적 방법으로 추출된 파라미터를 참고 문헌을 통해 결정한 것이다. COX는 비정질 산화물 반도체 TFT의 측정된 커패시턴스이고, VFB는 평탄밴드 전압이며, Neff1, kTeff1, Neff2, kTeff2는 계산된 커패시턴스와 측정값을 맞추기 위해 바꾸어가는 파라미터들로, 앞서 설명한 유효상태밀도와 유효캐리어농도의 유효특성에너지에 해당한다.
도 6은 본 발명에 따른 방법으로 계산된 게이트 커패시턴스와 측정값을 비교한 그래프를 나타낸 것이다.
여기서, 측정값은 측정 수단 예를 들어, Agilent 4156C semiconductor parameter analyzer나 4284 LCR meter를 이용하여 측정할 수 있으며, 이 뿐만 아니라 이에 상응하는 다양한 측정 수단이 활용될 수 있음은 물론이다.
도 7은 본 발명에 따른 방법으로 계산된 게이트-드레인 커패시턴스 그래프를 나타낸 것이고, 도 8은 본 발명에 따른 방법으로 계산된 게이트-소스 커패시턴스 그래프를 나타낸 것이다.
도 6 내지 도 8을 통해 알 수 있듯이, 본 발명의 게이트 커패시턴스 모델에 의해 계산된 값과 측정값이 문턱전압 이상에서 소정의 차이가 나지만 전체적으로 유사한 것을 알 수 있으며, 또한 게이트 커패시턴스 모델을 구성하고 있는 파라미터들을 바꾸어가며 측정된 준정적(quasi-static) 게이트 커패시턴스와 맞출 수 있다.
그리고, 본 발명의 모델을 통하여 게이트-드레인 커패시턴스와 게이트-소스 커패시턴스 분리도 가능하다.
도 10은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 커패시턴스 모델링 장치에 대한 구성을 나타낸 것이다.
도 10을 참조하면, 본 발명의 모델링 장치(1000)는 입력부(1010), 계산부(1020), 근사화부(1030) 및 커패시턴스 모델 생성부(1040)를 포함한다.
입력부(1010)는 복수의 파라미터들에 대한 정보를 입력받는다.
여기서, 입력받는 복수의 파라미터들은 채널의 폭(W), 채널의 길이(L), 게이트 절연층의 두께(TOX), 게이트 절연층의 커패시턴스(Cox), 전도대(conduction band) 이동도(μBAND), 전도대에 위치한 유효상태밀도(NC), 평탄밴드 전압(VFB), 열평형 상태에서의 벌크-페르미 전압(φF0), 문턱전압 미만에서의 전도대 최저에너지에서의 유효상태밀도(Neff1), 문턱전압 미만에서의 유효캐리어밀도의 유효특성에너지(kTeff1), 문턱전압 이상에서 전도대 최저에너지에서의 유효상태밀도(Neff2), 문턱전압 이상에서의 유효캐리어밀도의 유효특성에너지(kTeff2)를 포함할 수 있다.
계산부(1020)는 밴드갭 내 상태밀도(subgap DOS)에 속박되어 있는 전하밀도를 계산하고, 근사화부에 의해 근사화된 값을 이용하여 단위 면적당 총 전하와 채널 이동도를 계산할 수도 있다.
여기서, 밴드갭 내 상태밀도는 제1 상태에 대응하는 deep state와 제2 상태에 대응하는 tail state를 포함할 수 있으며, 계산부(1020)는 상술한 수학식들을 이용하여 밴드갭 내 상태밀도(subgap DOS)에 속박된 단위부피당 전하밀도, 단위 면적당 총 전하와 채널 이동도를 계산할 수 있다.
근사화부(1030)는 게이트-소스 간 전압이 문턱전압 미만인 경우와 이상인 경우 각각에 대하여 채널 내에 존재하는 전하밀도를 주요(dominant) 캐리어 성분으로 근사화한다.
이때, 채널 내에 존재하는 전하밀도는 subgap DOS의 제1 상태에 속박되어 있는 제1 전자농도, subgap DOS의 제2 상태에 속박되어 있는 제2 전자농도 및 전도대(conduction band)에 존재하는 자유전자농도를 포함할 수 있다.
근사화부(1030)는 게이트 전압이 문턱전압보다 작은 범위에서는 단위 부피당 전하밀도를 제2 전자농도로 근사할 수 있고, 게이트 전압이 문턱전압 근처인 경우에는 단위 부피당 전하밀도를 제2 전자농도와 자유전자농도의 합으로 근사할 수 있으며, 게이트 전압이 문턱전압 큰 범위에서는 단위 부피당 전하밀도를 자유전자농도로 근사할 수 있다.
커패시턴스 모델 생성부(1040)는 밴드갭 내 상태밀도 또는 밴드갭 내 상태밀도에 속박되어 있는 전하밀도, 단위면적당 총 전하 및 입력받은 복수의 파라미터들에 대한 정보에 기초하여 게이트 전하 모델, 드레인 전하 모델 및 소스 전하 모델을 생성하고, 생성된 게이트 전하 모델, 드레인 전하 모델 및 소스 전하 모델을 이용하여 게이트 커패시턴스 모델, 게이트-드레인 커패시턴스 모델 및 게이트-소스 커패시턴스 모델을 생성한다.
이때, 커패시턴스 모델 생성부(1040)는 계산부(1020)에 의하여 계산된 채널의 이동도를 더 고려하여 게이트 전하 모델, 드레인 전하 모델 및 소스 전하 모델을 생성할 수 있다.
이와 같이, 본 발명의 모델링 장치는 밴드갭 내 상태 밀도(subgap DOS), 전도대(conduction band)에 존재하는 자유전자, 이동도, TFT와 관련된 파라미터들을 고려하여 해석적인 커패시턴스를 모델링하고, 해석적인 커피시턴스 모델을 통하여 커패시턴스 계산이 편리하며, 커패시턴스 계산 속도를 향상시켜 계산 시간을 줄이고, 빠른 시뮬레이션을 가능하게 한다.
본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (13)

  1. 밴드갭 내 상태밀도(subgap DOS)에 속박되어 있는 전하밀도를 계산하는 단계;
    게이트 전압의 기 설정된 범위에 따라 채널 내에 존재하는 전하밀도를 주요(dominant) 캐리어 성분으로 근사화하는 단계;
    상기 근사화된 상기 전하밀도에 기초하여 단위면적당 총 전하를 계산하는 단계; 및
    상기 밴드갭 내 상태밀도, 상기 계산된 상기 단위면적당 총 전하 및 기 입력된 복수의 파라미터들에 대한 정보에 기초하여 커패시턴스 모델을 생성하는 단계
    를 포함하는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법.
  2. 제1항에 있어서,
    상기 근사화하는 단계는
    상기 게이트 전압이 문턱전압 미만인 경우와 이상인 경우 각각에 대하여 상기 전하밀도를 상기 주요 캐리어 성분으로 근사화하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법.
  3. 제1항에 있어서,
    상기 밴드갭 내 상태밀도는
    제1 상태와 제2 상태를 포함하고,
    상기 채널 내에 존재하는 전하밀도는
    상기 제1 상태에 속박되어 있는 제1 전자농도, 상기 제2 상태에 속박되어 있는 제2 전자농도 및 전도대(conduction band)에 존재하는 자유전자농도를 포함하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법.
  4. 제3항에 있어서,
    상기 근사화하는 단계는
    상기 게이트 전압이 문턱전압 미만인 경우 전하밀도를 상기 제2 전자농도로 근사화하고, 상기 문턱전압 이상인 경우 전하밀도를 상기 자유전자농도로 근사화하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법.
  5. 제1항에 있어서,
    상기 커패시턴스 모델을 생성하는 단계는
    상기 밴드갭 내 상태밀도, 상기 단위면적당 총 전하 및 상기 복수의 파라미터들에 대한 정보에 기초하여 게이트 전하 모델, 드레인 전하 모델 및 소스 전하 모델을 생성하는 단계; 및
    상기 생성된 상기 게이트 전하 모델, 상기 드레인 전하 모델 및 상기 소스 전하 모델을 이용하여 게이트 커패시턴스 모델, 게이트-드레인 커패시턴스 모델 및 게이트-소스 커패시턴스 모델을 생성하는 단계
    를 포함하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법.
  6. 제5항에 있어서,
    상기 게이트 전하 모델, 상기 드레인 전하 모델 및 상기 소스 전하 모델을 생성하는 단계는
    상기 밴드갭 내 상태밀도, 상기 근사화된 상기 전하밀도 및 상기 복수의 파라미터들에 대한 정보에 기초하여 드레인 전류를 계산하고, 상기 계산된 상기 드레인 전류와 상기 단위면적당 총 전하에 기초하여 상기 게이트 전하 모델, 상기 드레인 전하 모델 및 상기 소스 전하 모델을 생성하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법.
  7. 제1항에 있어서,
    상기 근사화된 상기 전하밀도를 이용하여 채널의 이동도를 계산하는 단계
    를 더 포함하고,
    상기 커패시턴스 모델을 생성하는 단계는
    상기 계산된 상기 채널의 이동도를 더 고려하여 상기 커패시턴스 모델을 생성하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법.
  8. 제1항 내지 제7항 중 어느 한 항의 방법을 실행하기 위한 프로그램이 기록되어 있는 것을 특징으로 하는 컴퓨터에서 판독 가능한 기록 매체.
  9. 복수의 파라미터들에 대한 정보를 입력받는 입력부;
    게이트 전압의 기 설정된 범위에 따라 채널 내에 존재하는 전하밀도를 주요(dominant) 캐리어 성분으로 근사화하는 근사화부;
    밴드갭 내 상태밀도(subgap DOS)에 속박되어 있는 전하밀도를 계산하고, 상기 근사화된 상기 전하밀도에 기초하여 단위면적당 총 전하를 계산하는 계산부; 및
    상기 밴드갭 내 상태밀도, 상기 계산된 상기 단위면적당 총 전하 및 기 입력된 복수의 파라미터들에 대한 정보에 기초하여 커패시턴스 모델을 생성하는 커패시턴스 모델 생성부
    를 포함하는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 장치.
  10. 제9항에 있어서,
    상기 밴드갭 내 상태밀도는
    제1 상태와 제2 상태를 포함하고,
    상기 채널 내에 존재하는 전하밀도는
    상기 제1 상태에 속박되어 있는 제1 전자농도, 상기 제2 상태에 속박되어 있는 제2 전자농도 및 전도대(conduction band)에 존재하는 자유전자농도를 포함하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 장치.
  11. 제10항에 있어서,
    상기 근사화부는
    상기 게이트 전압이 문턱전압 미만인 경우 전하밀도를 상기 제2 전자농도로 근사화하고, 상기 문턱전압 이상인 경우 전하밀도를 상기 자유전자농도로 근사화하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 장치.
  12. 제9항에 있어서,
    상기 커패시턴스 모델 생성부는
    상기 밴드갭 내 상태밀도, 상기 단위면적당 총 전하 및 상기 복수의 파라미터들에 대한 정보에 기초하여 게이트 전하 모델, 드레인 전하 모델 및 소스 전하 모델을 생성하고, 상기 생성된 상기 게이트 전하 모델, 상기 드레인 전하 모델 및 상기 소스 전하 모델을 이용하여 게이트 커패시턴스 모델, 게이트-드레인 커패시턴스 모델 및 게이트-소스 커패시턴스 모델을 생성하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 장치.
  13. 제9항에 있어서,
    상기 계산부는
    상기 근사화된 상기 전하밀도를 이용하여 채널의 이동도를 계산하고,
    상기 커패시턴스 모델 생성부는
    상기 계산된 상기 채널의 이동도를 더 고려하여 상기 커패시턴스 모델을 생성하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 장치.
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