KR101427714B1 - 커플링 계수를 이용한 비정질 반도체 박막 트랜지스터의 표면 전위와 밴드갭 내 상태밀도 추출 방법, 및 그 장치 - Google Patents

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Abstract

커플링 계수를 이용한 비정질 반도체 박막 트랜지스터의 표면 전위와 밴드갭 내 상태밀도 추출 방법, 및 그 장치가 개시된다. 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 표면 전위 추출 방법은 비정질 반도체 박막 트랜지스터의 표면 전위 추출 방법에 있어서, 상기 박막 트랜지스터의 게이트 전압에 따른 드레인 전류를 측정하는 단계; 상기 측정된 상기 드레인 전류 중 문턱전압(threshold voltage) 이하의 드레인 전류를 추출하는 단계; 및 상기 추출된 상기 드레인 전류의 미분에 기초하여 상기 박막 트랜지스터의 상기 게이트 전압에 따른 상기 표면 전위를 추출하는 단계를 포함하고, 상기 표면 전위를 추출하는 단계는 상기 추출된 상기 드레인 전류 및 상기 표면 전위에 포함된 커플링 계수(coupling factor)를 더 고려하여 상기 게이트 전압에 따른 상기 표면 전위를 추출할 수 있다.

Description

커플링 계수를 이용한 비정질 반도체 박막 트랜지스터의 표면 전위와 밴드갭 내 상태밀도 추출 방법, 및 그 장치 {Method for extracting subgap density of states and surface potentials of amorphous semiconductor thin-film transistor using coupling factor, and apparatus thereof}
본 발명은 비정질 반도체 박막 트랜지스터(TFT)의 표면 전위 추출에 대한 것으로, 상세하게는 측정된 드레인 전류와 커플링 계수(coupling factor)에 기초하여 측정된 전류만으로 표면 전위를 간단하고 빠르게 추출하고, 나아가 커플링 계수와 추출된 표면 전위에 기초하여 밴드갭 내 상태밀도를 추출할 수 있는 비정질 반도체 박막 트랜지스터의 표면 전위와 밴드갭 내 상태밀도 추출 방법 및 그 장치에 관한 것이다.
본 발명은 교육부 및 한국연구재단의 핵심연구지원사업, 도약연구지원사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2013005472, 2013003445, 과제명: 융합된 특성분석 플랫폼 구현과 차세대 디스플레이 및 센서용 고신뢰성 TFT 개발연구(1/3), 투명 유연 산화물 반도체 소자 모델 및 적층형 회로 개발(5 차년도/총 5 차년도)].
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비정질 산화물 반도체 박막 트랜지스터(TFT)는 높은 캐리어 이동도와 대면적에서의 박막의 균일성(uniformity) 그리고 신뢰성 관점에서의 안정성과 같은 장점들을 가지고 있다. 비정질 산화물 반도체 TFT는 이런 장점들 때문에 고해상도 AM(Active Matrix)-LCD 및 AM-OLED(Organic Light-Emitting Diode) 등 디스플레이 백플레인(display backplane)에 상용화되어 있는 비정질 Si TFT의 대체 소자로써 활발한 연구가 진행되고 있다. 실제로 최근 3-4년간 비정질 산화물 반도체 TFT인 a-IGZO(InGa-ZnO) TFT가 다양한 디스플레이 픽셀(pixel) 회로나 3-D 적층 회로 등에 적용됨으로써 이의 적용 가능성이 입증되었다.
이런 비정질 산화물 반도체 박막 트랜지스터는 밴드갭 내에 존재하는 상태밀도(subgap DOS)의 전기적인 영향이 크기 때문에 밴드갭 내 상태밀도를 추출하는 것이 소자의 특성을 분석하는 부분에 있어서 매우 중요한 역할을 하고 있다. 특히, 비정질 산화물 반도체 박막 트랜지스터의 성능과 집적 밀도를 향상시키기 위하여 밴드갭 내 상태밀도를 추출하는 것은 액티브 필름의 특성과 성능에 있어서 매우 중요하다.
종래 비정질 산화물 반도체 TFT의 밴드갭 내 상태밀도를 추출하는 방법으로는, 커패시턴스-전압(C-V) 특성을 이용한 추출, 다양한 파장을 사용함으로써 문턱 전압의 광에 의한 쉬프트(photo-induced shift)를 이용한 추출, 수치 시뮬레이션 기반 피팅(numerical simulation-based fitting) 등 다양한 방법이 있었다.
하지만, 종래 방법들은 복잡한 계산을 요구하거나, 광 또는 온도, 열 등의 영향에 의하여 전기적 성질이 변하는 문제로 인하여 비정질 산화물 반도체 TFT의 추출되는 밴드갭 내 상태밀도에 대한 신뢰성이 떨어지는 문제점이 있다.
또한, 종래 게이트 전압에 따른 표면 전위의 에너지 레벨을 추출하는 일 예의 방법은 커패시턴스-전압(C-V) 데이터를 측정하고, 측정된 C-V 데이터를 이용하여 게이트 전압에 따른 표면 전위를 추출하였다. 하지만, 이런 C-V 데이터를 이용한 표면 전위 추출 방법은 C-V 데이터를 이용하여 밴드갭 내 상태밀도를 추출하는 방법을 제외하고는 밴드갭 내 상태밀도를 추출하는데 사용되는 데이터 뿐만 아니라 C-V 데이터를 추가적으로 측정해야 하는 불편함이 있었다.
또한, 커패시턴스-전압(C-V) 데이터를 이용하여 밴드갭 내 상태밀도(DOS)를 추출하는 방법은 비정질 산화물 반도체 TFT의 스케일이 줄어듦에 따라, 정확한 DOS 추출이 어려워지는 문제가 있는데, 이는 커패시턴스-전압(C-V) 데이터를 이용하는 경우 C-V 데이터에 변동(fluctuation)이 많기 때문이다.
물론, 종래 측정된 전류-전압(I-V) 데이터를 이용하여 게이트 전압에 따른 표면 전위를 추출하는 방법도 사용하였으나, 이 방법은 반복적인 계산과 복잡한 계산을 요구하는 문제점이 있었다.
따라서, 하나의 측정 데이터로 표면 전위와 밴드갭 내 상태밀도를 간단하고 빠르게 추출할 수 있는 방법의 필요성이 대두된다.
한국등록특허공보 제10-1105273호 (등록일 2012.01.05)
본 발명은 상기와 같은 종래 기술의 문제점을 해결하고자 도출된 것으로서, 측정된 전류-전압 데이터와 커플링 계수(coupling factor)를 이용하여 표면 전위와 밴드갭 내 상태밀도를 추출할 수 있는 비정질 반도체 박막 트랜지스터의 표면 전위와 밴드갭 내 상태밀도 추출 방법 및 그 장치를 제공하는 것을 목적으로 한다.
구체적으로, 본 발명은 측정된 드레인 전류 중 문턱전압 이하의 드레인 전류와 커플링 계수를 이용하여 표면 전위를 추출하고, 커플링 계수를 미분하여 획득되는 채널 내의 커패시턴스와 추출된 표면 전위에 기초하여 밴드갭 내 상태밀도를 추출함으로써, 복잡한 수식 없이 표면 전위와 밴드갭 내 상태밀도를 추출할 수 있고, 커플링 계수를 미분한 미분 커플링 계수를 사용하기 때문에 문턱전압에 독립적이고, 광, 온도 또는 열에 의한 영향이 없는 정확한 밴드갭 내 상태밀도를 추출할 수 있다.
또한, 본 발명은 측정된 전류-전압 데이터만으로 표면 전위와 밴드갭 내 상태밀도를 간단하고 빠르게 추출할 수 있는 비정질 반도체 박막 트랜지스터의 표면 전위와 밴드갭 내 상태밀도 추출 방법 및 그 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 표면 전위 추출 방법은 비정질 반도체 박막 트랜지스터의 표면 전위 추출 방법에 있어서, 상기 박막 트랜지스터의 게이트 전압에 따른 드레인 전류를 측정하는 단계; 상기 측정된 상기 드레인 전류 중 문턱전압(threshold voltage) 이하의 드레인 전류를 추출하는 단계; 및 상기 추출된 상기 드레인 전류의 미분에 기초하여 상기 박막 트랜지스터의 상기 게이트 전압에 따른 상기 표면 전위를 추출하는 단계를 포함한다.
상기 표면 전위를 추출하는 단계는 상기 추출된 상기 드레인 전류 및 상기 표면 전위에 포함된 커플링 계수(coupling factor)를 더 고려하여 상기 게이트 전압에 따른 상기 표면 전위를 추출할 수 있다.
나아가, 본 발명에 따른 방법은 상기 추출된 상기 드레인 전류를 이용하여 상기 게이트 전압에 따른 커플링 계수를 계산하는 단계; 상기 계산된 상기 커플링 계수를 미분하고, 상기 미분된 상기 커플링 계수에 기초하여 채널 내의 커패시턴스를 획득하는 단계; 및 상기 획득된 상기 채널 내의 커패시턴스와 상기 추출된 상기 표면 전위에 기초하여 상기 박막 트랜지스터의 밴드갭 내 상태밀도를 추출하는 단계를 더 포함할 수 있다.
상기 채널 내의 커패시턴스는 상기 문턱전압 이하의 상기 게이트 전압에서 상기 밴드갭 내 상태밀도에 의해 생성된 커패시턴스일 수 있다.
본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 표면 전위 추출 장치는 비정질 반도체 박막 트랜지스터의 표면 전위 추출 장치에 있어서, 상기 박막 트랜지스터의 게이트 전압에 따른 드레인 전류를 측정하는 측정부; 상기 측정된 상기 드레인 전류 중 문턱전압(threshold voltage) 이하의 드레인 전류를 추출하는 전류 추출부; 및 상기 추출된 상기 드레인 전류의 미분에 기초하여 상기 박막 트랜지스터의 상기 게이트 전압에 따른 상기 표면 전위를 추출하는 표면 전위 추출부를 포함한다.
본 발명에 따르면, 측정된 드레인 전류 중 문턱전압 이하의 드레인 전류와 커플링 계수를 이용하여 표면 전위를 추출하고, 커플링 계수를 미분하여 획득되는 채널 내의 커패시턴스와 추출된 표면 전위에 기초하여 밴드갭 내 상태밀도를 추출함으로써, 복잡한 수식 없이 표면 전위와 밴드갭 내 상태밀도를 추출할 수 있고, 커플링 계수를 미분한 미분 커플링 계수를 사용하기 때문에 문턱전압에 독립적이고, 광, 온도 또는 열에 의한 영향이 없는 정확한 밴드갭 내 상태밀도를 추출할 수 있다.
또한, 본 발명은 측정된 전류-전압 데이터만으로 표면 전위와 밴드갭 내 상태밀도를 간단하고 빠르게 추출할 수 있다.
또한, 본 발명은 전류-전압 데이터를 이용하여 표면 전위를 간단하고 빠르게 추출할 수 있기 때문에 게이트 전압에 따른 표면 전위를 계산해야 하는 분야에 모두 적용할 수 있다.
도 1은 비정질 산화물 반도체 TFT에 대한 일 실시예의 사시도를 나타낸 것이다.
도 2는 도 1의 비정질 산화물 반도체 TFT에 대한 커패시턴스 등가 모델과 채널 영역에서 문턱전압 이전의 커패시턴스의 등가 모델을 나타낸 것이다.
도 3은 도 1의 비정질 산화물 반도체 TFT의 에너지 밴드 다이어그램을 나타낸 것이다.
도 4는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 표면 전위 추출 방법에 대한 동작 흐름도를 나타낸 것이다.
도 5는 도 4에서 추출된 표면 전위를 이용하여 밴드갭 내 상태밀도를 추출하는 일 실시예의 동작 흐름도를 나타낸 것이다.
도 6은 게이트 전압에 따라 측정된 드레인 전류의 특성 곡선에 대한 일 예를 나타낸 것이다.
도 7은 게이트 전압에 따른 커플링 계수와 커플링 계수를 이용하여 추출된 표면 전위에 대한 일 예의 그래프를 나타낸 것이다.
도 8은 본 발명에 따른 방법에 의해 추출된 밴드갭 내 상태밀도와 종래 일 실시예의 방법에 의해 추출된 밴드갭 내 상태밀도를 비교한 일 예의 그래프를 나타낸 것이다.
도 9는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 표면 전위 추출 장치에 대한 구성을 나타낸 것이다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백히 드러나게 될 것이다.
본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
이하에서는, 본 발명의 일 실시 예에 따른 커플링 계수를 이용한 비정질 반도체 박막 트랜지스터의 표면 전위와 밴드갭 내 상태밀도 추출 방법, 및 그 장치를 첨부된 도 1 내지 도 9를 참조하여 상세히 설명한다.
비정질 반도체 TFT는 채널이 비정질 실리콘 예를 들어, a-Si:H(hydrogenated amorphous Si)인 TFT를 의미하고, 비정질 산화물 반도체 TFT는 채널이 비정질 산화물인 TFT를 의미한다.　
비정질 TFT는 대면적에서의 균일성(uniformity)이 뛰어나지만, 밴드갭 내 상태밀도가 매우 많기 때문에 이동도가 0.5~1[cm2/Vs]정도로 매우 낮으며, 비정질 산화물 TFT는 비정질 실리콘에 비해 밴드갭 내 상태밀도가 적기 때문에 이동도가 1~100[cm2/Vs]로 개선되고, 밴드갭이 크기 때문에 투명한 TFT 채널 제작이 가능하며 유연성이 뛰어난 장점 등이 있다.
본 발명에서는 비정질 반도체 TFT 뿐만 아니라 비정질 산화물 반도체 TFT의 표면 전위와 밴드갭 내 상태밀도를 추출하고자 하는 것으로, 이하 본 발명의 상세한 설명에서는 설명의 편의를 위하여 비정질 산화물 반도체 TFT의 표면 전위와 밴드갭 내 상태밀도를 추출하는 것으로 설명한다.
그리고, 본 명세서에서 비정질 산화물 반도체 TFT를 중심으로 설명된 개념들은 비정질 반도체 TFT에 대부분 그대로 적용될 수 있다. 당업자라면　본 명세서 기재로부터 비정질 반도체　TFT에 적용하기 위해 변형할 내용을 자명하게 이해할 수 있을 것이다　
비정질 산화물 반도체 TFT는 AMLCD, AMOLED 등의 디스플레이 백플레인에 스위치나 구동 소자 등으로 상용화 되어 있는 a-Si TFT 대신에 높은 캐리어 이동도와 대면적에서의 박막의 균일성, 신뢰성 관점에서 안정성으로 인해 대체 소자로 각광받고 있다.
이런 비정질 산화물 반도체 TFT는 전기적 특성에 큰 영향을 미치는 밴드갭 내 상태밀도를 추출하는 것이 소자의 특성을 분석하는 부분에 있어서 매우 중요하고, 그리고, 비정질 산화물 반도체 TFT의 밴드갭 내 상태밀도는 광(빛), 온도, 열 등에 의한 외부 환경 요소에 의해 영향을 받을 수 있으며, 문턱전압에 의존적일 수 있다.
또한, 밴드갭 내 상태밀도는 표면 전위를 통해 계산되는 밴드갭 내 에너지 레벨에 따른 밴드갭 내 상태밀도로서, 게이트 전압에 따른 표면 전위를 추출하여야 하는데, 종래 표면 전위를 추출하는 방법은 커패시턴스-전압 데이터 또는 전류-전압 데이터를 이용한 복잡한 수식 또는 반복 등을 통해 추출하였다.
본 발명은 비정질 산화물 반도체 TFT의 표면 전위와 밴드갭 내 상태밀도를 추출하는데 있어서, 전류-전압 데이터로부터 계산된 커플링 계수를 이용하여 게이트 전압에 따른 표면 전위를 간단하고 빠르게 추출하며, 커플링 계수의 미분 방법을 이용하여 광, 온도, 열 등에 의한 요소의 영향을 제거하고 문턱전압에 독립적인 밴드갭 내 상태밀도를 정확하게 추출하고자 하는 것이다.
도 1은 비정질 산화물 반도체 TFT에 대한 일 실시예의 사시도를 나타낸 것이고, 도 2는 도 1의 비정질 산화물 반도체 TFT에 대한 커패시턴스 등가 모델과 채널 영역에서 문턱전압 이전의 커패시턴스의 등가 모델을 나타낸 것으로, 이하 본 발명에서는 비정질 산화물 반도체 TFT로 amorphous InGaZnO (a-IGZO) TFT의 사례를 예시하여 기술한다.
도 1과 도 2를 참조하면, 비정질 산화물 반도체 TFT는 구동 전원을 인가하기 위한 전극들(게이트 전극, 소스 전극, 드레인 전극)(120, 150, 160), 게이트 절연층(130), 비정질 산화물 반도체층(active layer)(140), 및 채널 보호층(ES)(170)을 포함한다.
게이트 전극(120)은 기판(110) 상의 일부에 형성되고, 드레인 전극(150) 및 소스 전극(160)과 일부 영역이 오버랩되어 형성될 수 있다.
게이트 절연층(130)은 게이트 전극(120)을 보호하고 게이트 전극(120)과 드레인 전극(150), 소스 전극(160)을 전기적으로 분리하기 위한 층으로, 미리 결정된 유전율(εOX)을 갖는 물질을 이용하여 미리 결정된 두께(TOX)만큼 형성된다.
이 때, 게이트 절연층(130)에 의해 커패시턴스(COX)가 형성될 수 있으며, 형성되는 커패시턴스(COX)는 게이트 절연층(130)의 물리적인 구조를 이용하여 획득될 수 있다. 즉, 게이트 절연층(130)에 의해 형성되는 커패시턴스(COX)는 게이트 절연층(130)에 사용되는 물질의 유전율과 두께를 이용하여 획득될 수 있다. 예컨대 커패시턴스(COX)는 해당 물질의 유전율(εOX)과 두께(TOX)의 비율(εOX / TOX)에 의해 획득될 수 있다.
비정질 산화물 반도체층(AOS; amorphous oxide semiconductor)(140)은 게이트 절연층(130) 상에 미리 결정된 유전율(εIGZO)을 갖는 물질을 이용하여 미리 결정된 두께(TIGZO)만큼 형성된다.
이 때, 비정질 산화물 반도체층(140)에 대한 일 예로, a-IGZO일 수 있다.
비정질 산화물 반도체층(140)의 채널 영역에 형성되는 커패시턴스는 전도대(conduction band) 상에 존재하는 자유 전자(free carrier)에 의해 형성되는 자유 전자 커패시턴스(CFREE)와 밴드갭 내 상태밀도에 존재하는 국소 전자(localized electron)에 의해 형성되는 국소 전자 커패시턴스(CLOC)를 포함한다.
이 때, 채널 내에 형성되는 커패시턴스(CFREE, CLOC)는 게이트 전압(VGS)이 문턱전압(threshold voltage; VT) 이전의 영역에서 밴드갭 내에 트랩된(trapped) 전자 전하 밀도가 자유 전자 전하 밀도보다 우세하기 때문에 채널 내에 형성되는 커패시턴스는 밴드갭 내 상태밀도에 존재하는 국소전자(localized electron)에 의해 형성되는 국소 전자 커패시턴스(C LOC)가 될 수 있다. 즉, 문턱전압 이전의 영역에서 채널 내의 커패시턴스는 밴드갭 내 상태밀도에 존재하는 국소 전자(localized electron)에 의해 형성되는 국소 전자 커패시턴스(CLOC)가 된다.
드레인 전극(150)과 소스 전극(160)은 비정질 산화물 반도체층(140) 상에 형성되며, 드레인 전극(150)과 소스 전극(160)은 일정 간격(L)만큼 이격되도록 형성된다.
채널 보호층(170)은 드레인 전극(150)과 소스 전극(160) 사이에 노출된 채널 또는 액티브 영역을 보호하기 위해 드레인 전극(150)과 소스 전극(160) 사이에 노출된 채널 또는 액티브 영역을 적어도 포함하도록 형성된다.
이 때, 채널 보호층(170)은 도 1에서 ESL(etch stopper layer)일 수 있으며, 채널 보호층(170)은 비정질 산화물 반도체층(140)과 드레인 전극(150), 소스 전극(160) 사이에 형성되는 것으로 표시되어 있지만 이에 한정하지 않으며, 노출된 비정질 산화물 반도체층(140), 드레인 전극(150)과 소스 전극(160)의 상부 일부에 형성될 수도 있다.
그리고, 게이트 전극, 소스 전극, 드레인 전극 및 비정질 산화물 반도체층은 일정 폭(W)을 가지도록 형성되는데, 상황에 따라 각 구성 요소의 폭은 상이하게 형성될 수도 있다.
본 발명은 도 1의 비정질 산화물 반도체 TFT에 대해서, 커플링 계수를 이용하여 게이트 전압에 따른 표면 전위를 추출하고, 추출된 표면 전위와 커플링 계수의 미분에 기초하여 밴드갭 내 상태밀도를 추출하고자 하는 것으로, 밴드갭 내 상태밀도는 도 2에 도시된 커패시턴스 모델을 가지는 비정질 산화물 반도체 TFT에 대하여, 문턱전압 이전 영역에서의 드레인 전류에 의해 계산된 커플링 계수의 미분을 통해 채널 내의 국소 전자 커패시턴스(CLOC)를 획득하고, 획득된 국소 전자 커패시턴스(CLOC)와 추출된 표면 전위에 기초하여 추출될 수 있다.
이런 본 발명에 따른 비정질 산화물 반도체 TFT에 대한 표면 전위 추출과 밴드갭 내 상태밀도를 추출하는 방법에 대해 도 3 내지 도 8을 참조하여 설명한다.
도 4는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 표면 전위 추출 방법에 대한 동작 흐름도를 나타낸 것이다.
도 4를 참조하면, 본 발명에 따른 표면 전위 추출 방법은 비정질 산화물 반도체 TFT에 대하여 게이트 전압에 따른 드레인 전류를 측정한다(S410).
게이트 전압에 따른 드레인 전류가 측정되면 측정된 드레인 전류 중 문턱 전압(VT) 이하(subthreshold voltage)의 드레인 전류를 추출한다(S420).
이 때, 추출되는 드레인 전류는 평탄 전압과 문턱 전압 사이의 게이트 전압에 따른 드레인 전류일 수 있다.
문턱 전압 이하의 드레인 전류가 추출되면, 커플링 계수(coupling factor)를 이용하여 추출된 드레인 전류와 표면 전위의 관계를 획득하고, 드레인 전류와 표면 전위의 관계에 의해 계산된 드레인 전류의 미분에 기초하여 게이트 전압에 따른 표면 전위를 추출한다(S430, S440).
도 4의 본 발명에 대한 방법에 대해 도 3, 도 6, 도 7을 참조하여 설명하면 다음과 같다.
도 3은 도 1의 비정질 산화물 반도체 TFT의 에너지 밴드 다이어그램을 나타낸 것으로, 이를 이용하여 표면 전위(ψS)와 커플링 계수의 관계에 대해 설명한다.
도 3에 도시된 에너지 밴드 다이어그램을 통해 알 수 있듯이, 게이트 전압(VGS)과 표면 전위는 아래 <수학식 1>과 같이 나타낼 수 있다.
[수학식 1]
Figure 112013101901976-pat00001

여기서, VFB는 평탄 전압(flat band voltage)을 의미하고, ψOX는 게이트 절연층(130)을 통한 전위를 의미하고, COX는 게이트 절연층(130)에 의해 형성되는 커패시턴스를 의미하고, QS는 기판 전하 밀도(substrate charge density)를 의미한다.
게이트 절연층(130)에 의해 형성되는 커패시턴스(COX)는 게이트 절연층(130)의 물리적인 구조를 이용하여 획득될 수 있으며, 게이트 절연층(130)에 사용되는 물질의 유전율과 두께를 이용하여 획득될 수 있다. 예컨대 커패시턴스(COX)는 해당 물질의 유전율(εOX)과 두께(TOX)의 비율(εOX / TOX)에 의해 획득될 수 있다.
게이트 전압에 따른 표면 전위는 문턱전압 이하의 드레인 전류와 관련된 커플링 계수(coupling factor)를 이용하여 나타낼 수 있는데, 표면 전위와 커플링 계수의 관계는 아래 <수학식 2>와 같이 나타낼 수 있다.
[수학식 2]
Figure 112013101901976-pat00002

여기서, m(VGS)는 게이트 전압에 따른 커플링 계수를 의미하며, 본 발명에서 사용되는 커플링 계수는 이 기술 분야에 종사하는 당업자라면 알 수 있기에 상세한 설명은 생략한다.
상기 수학식 1과 수학식 2를 이용하여 커플링 계수를 계산하면, 커플링 계수는 아래 <수학식 3>과 같이 나타낼 수 있다.
[수학식 3]
Figure 112013101901976-pat00003

이와 같이, 게이트 전압에 따른 표면 전위는 커플링 계수로 나타낼 수 있다.
이런 커플링 계수(m(VGS))는 게이트 전압이 문턱 전압 이전의 드레인 전류를 이용하여 계산될 수 있으며, 구체적으로는 평탄 전압과 문턱전압 사이의 드레인 전류를 이용하여 계산될 수 있다.
예컨대, 도 6에 도시된 일 예와 같이, 커플링 계수는 측정된 드레인 전류 중 평탄 전압(VFB)과 문턱전압(VT) 사이의 게이트 전압에 따라 측정된 드레인 전류를 이용하여 계산될 수 있다. 즉, 문턱 전압 이전 영역의 드레인 전류는 커플링 계수를 포함하는 수학식으로 표현될 수 있으며, 문턱 전압보다 작은 게이트 전압에 대한 드레인 전류(ID , sub)는 아래 <수학식 4>와 같이 나타낼 수 있다.
[수학식 4]
Figure 112013101901976-pat00004

여기서, Vth는 열전압(thermal voltage)을 의미하고 TFT 의 동작온도, 볼츠만 상수, 전자의 전하량을 이용하여 계산되는 상수 값이며, ID0는 게이트 전압이 문턱전압인 경우일 때의 드레인 전류를 의미한다.
이 때, 수학식 4에서의 지수 함수 변수는 상기 수학식 2를 이용하여 아래 <수학식 5>와 같이 나타낼 수 있고, 따라서 문턱 전압보다 작은 게이트 전압에 대한 드레인 전류(ID , sub)는 아래 <수학식 6>과 같이 나타낼 수 있다.
[수학식 5]
Figure 112013101901976-pat00005

[수학식 6]
Figure 112013101901976-pat00006

상기 수학식 6을 이용하여 표면 전위에 대한 수학식을 획득할 수 있으며, 획득되는 표면 전위는 아래 <수학식 7>과 같이 나타낼 수 있다.
[수학식 7]
Figure 112013101901976-pat00007

이런 표면 전위는 게이트 전압을 커플링 계수가 상수 값이 될 수 있을 정도로 충분히 작은 값인 미소 범위 또는 미소 스텝(small step)으로 유지하면 아래 <수학식 8>과 같이 나타낼 수 있다.
[수학식 8]
Figure 112013101901976-pat00008

따라서, 수학식 8을 이용하여 표면 전위에 대한 수학식을 획득할 수 있는데, 표면 전위는 아래 <수학식 9>와 같이 나타낼 수 있다.
[수학식 9]
Figure 112013101901976-pat00009

이와 같이, 표면 전위는 문턱전압 이하의 드레인 전류로부터 획득될 수 있고, 게이트 전압의 전압 스텝(voltage step; ΔVGS)에 따른 표면 전위는 아래 <수학식 10>과 같이 나타낼 수 있다.
[수학식 10]
Figure 112013101901976-pat00010

즉, 게이트 전압에 따른 표면 전위의 에너지 레벨은 게이트 전압의 전압 스텝을 이용한 문턱 전압 이전의 드레인 전류의 미분 값에 기초하여 추출될 수 있다.
이 때, 추출되는 게이트 전압에 따른 표면 전위는 게이트 전압에 따른 커플링 계수와 커플링 계수를 이용하여 추출된 표면 전위에 대한 일 예의 그래프를 나타낸 도 7에 도시된 바와 같이, 게이트 전압에 따라 계산된 커플링 계수(calculation)를 이용하여 피팅하고, 피팅된 커플링 계수(fitting)를 이용하여 추출될 수 있다.
이와 같이, 본 발명은 표면 전위에 포함되는 커플링 계수와 측정된 드레인 전류로부터 계산되는 커플링 계수를 이용하여 게이트 전압에 따른 표면 전위를 추출함으로써, 측정된 전류-전압 데이터만을 이용하여 표면 전위를 간단하고 빠르게 추출할 수 있으며, 측정된 드레인 전류 데이터만을 이용하여 밴드갭 내 상태 밀도를 추출하고자 하는 경우 표면 전위를 추출하기 위한 다른 데이터를 측정할 필요가 없는 장점이 있다.
커플링 계수와 측정된 드레인 전류를 이용하여 게이트 전압에 따른 표면 전위를 추출하고, 추출된 표면 전위를 이용하여 비정질 산화물 반도체 TFT의 밴드갭 내 상태 밀도를 추출할 수 있으며, 본 발명에서는 도 1과 도 2에 도시된 구성과 커패시턴스 모델을 가지는 비정질 산화물 반도체 TFT에 대하여, 문턱전압 이전 영역에서의 드레인 전류에 의해 계산된 커플링 계수의 미분을 통해 채널 내의 국소 전자 커패시턴스(CLOC)를 획득하고, 획득된 국소 전자 커패시턴스(CLOC)와 추출된 표면 전위에 기초하여 TFT의 밴드갭 내 상태밀도를 추출하는 것으로, 이에 대해 설명하면 다음과 같다.
도 5는 도 4에서 추출된 표면 전위를 이용하여 밴드갭 내 상태밀도를 추출하는 일 실시예의 동작 흐름도를 나타낸 것이다. 여기서, 밴드갭 내 상태밀도는 표면 전위를 추출하는 과정 이후에 수행되는 것을 설명하고 있지만, 이에 한정되지 않으며, 일부 단계가 병렬적으로 이루어질 수도 있다.
도 5를 참조하면, 밴드갭 내 상태밀도를 추출하는 과정은 도 4의 단계 S440에 의해 게이트 전압에 따른 표면 전위가 추출되면, 단계 S420에 의해 추출된 문턱전압 이전(subthreshold voltage)의 드레인 전류를 이용하여 게이트 전압에 따른 커플링 계수를 계산한다(S510).
이 때, 커플링 계수는 측정된 드레인 전류 중 문턱전압 이전의 드레인 전류를 이용하여 계산될 수 있으며, 구체적으로는 턴온 전압 또는 평탄 전압과 문턱전압 사이의 드레인 전류를 이용하여 계산될 수 있다. 이런 커플링 계수(m)는 게이트 전압에 따른 표면 전위(surface potential; ψS)를 제어(ψS=(V GS-V FB)/m)하기 위한 제어가능 인자로 사용될 수 있다.
예컨대, 도 6에 도시된 일 예와 같이, 커플링 계수는 -0.8[V]의 평탄 전압(VFB)과 4.4[V]의 문턱전압(VT) 사이의 게이트 전압에 따라 측정된 드레인 전류를 이용하여 계산된다.
그리고, 문턱전압 이전 영역에서는 밴드갭 내에 트랩된(trapped) 전자 전하 밀도가 자유 전자 전하 밀도보다 우세하기 때문에 커플링 계수는 도 2에서 상술한 바와 같이, 국소 전자 커패시턴스(CLOC)에 의존적이며, 따라서 게이트 전압에 따른 커플링 계수는 아래 <수학식 11>과 같이 나타낼 수 있다.
[수학식 11]
Figure 112013101901976-pat00011

커플링 계수가 계산되면 계산된 커플링 계수를 미분하고, 미분된 커플링 계수에 기초하여 채널 내의 커패시턴스 즉, 국소 전자 커패시턴스를 획득한다(S520, S530).
이 때, 밴드갭 내 상태밀도에 의해 형성되는 커패시턴스, 즉 게이트 전압에 의존적인 국소 전하에 의한 국소 전자 커패시턴스(CLOC)는 게이트 전압에 의존적인 커플링 계수를 미분한 미분 커플링 계수를 통해 획득될 수 있으며, 국소 전자 커패시턴스(CLOC)는 상기 수학식 11을 게이트 전압에 따라 미분함으로써, 아래 <수학식 12>, <수학식 13>과 같이 나타낼 수 있다.
[수학식 12]
Figure 112013101901976-pat00012

[수학식 13]
Figure 112013101901976-pat00013

상기 수학식 12와 수학식 13에서 알 수 있듯이, 국소 전자 커패시턴스(CLOC)는 커플링 계수의 미분을 통해 획득되고, 게이트 전압에 따른 표면 전위를 고려하여 획득될 수 있다. 상기 수학식 12와 수학식 13에서의 국소 전자 커패시턴스(CLOC)는 게이트 전압에 따른 표면 전위를 고려하여 획득되는 것으로 기재되어 있지만 이에 한정하지 않으며, 게이트 전압에 따른 국소 전자 커패시턴스가 획득될 수도 있다. 물론, 표면 전위가 고려되지 않고 게이트 전압에 따른 국소 전자 커패시턴스가 획득되는 경우에는 밴드갭 내 상태 밀도를 추출할 때 게이트 전압에 따른 표면 전위를 고려할 수 있다.
이 때, 미분 커플링 계수는 도 7에 도시된 피팅된 커플링 계수를 미분함으로써, 획득될 수 있다. 즉, 본 발명의 미분 커플링 계수는 드레인 전류를 측정하고, 측정된 드레인 전류 중 문턱전압 이전의 드레인 전류를 이용하여 커플링 계수를 계산하며, 계산된 커플링 계수의 미분에 의해 획득되기 때문에 국소 전자 커패시턴스는 실험적으로 측정된 데이터만으로 획득될 수 있다.
커플링 계수의 미분을 이용하여 국소 전자 커패시턴스(CLOC)가 획득되면, 획득된 채널 내의 커패시턴스와 단계 S440에서 추출된 표면 전위에 기초하여 밴드갭 내 상태 밀도를 추출한다(S540).
여기서, 채널 내의 커패시턴스와 표면 전위에 의해 추출되는 밴드갭 내 상태 밀도는 아래 <수학식 14>와 같이 나타낼 수 있다.
[수학식 14]
Figure 112013101901976-pat00014

상기 수학식 14를 통해 알 수 있듯이, 밴드갭 내 상태 밀도는 미분 커플링 계수, 게이트 전압에 따른 표면 전위 뿐만 아니라 비정질 산화물 반도체층의 두께(TIGZO), 게이트 절연층의 두께(TOX)와 같은 물리적인 구조 파라미터를 더 고려하여 추출되는 것을 알 수 있다.
이렇게 추출된 밴드갭 내 상태밀도는 아래 <수학식 15>와 같이 지수 형태(exponential form)로 딥 상태(deep states)와 테일 상태(tail states)가 중첩(superposition)되게 모델링될 수 있다. 일 예로, 도 8에 도시된 바와 같이, 본 발명에서 미분 커플링 계수를 이용하여 추출된 밴드갭 내 상태밀도(the proposed method)는 아래 <수학식 15>에 의해 모델링된 밴드갭 내 상태밀도(Model)로 표현될 수 있다.
[수학식 15]
Figure 112013101901976-pat00015

여기서, NDA는 딥 상태(deep state)에 위치한 상태밀도를 의미하고, k는 기 설정된 값으로 볼츠만(Boltzmann) 상수를 의미하고, NTA는 테일 상태(tail state)에 위치한 상태밀도를 의미하고, kTDA는 딥 상태(deep state)의 특성에너지를 의미하고, kTTA는 테일 상태(tail state)의 특성에너지를 의미한다.
또한, 도 8에서 알 수 있듯이, 본 발명의 방법에 의해 추출된 밴드갭 내 상태 밀도는 다중 주파수(multifrequency) C-V 방법(MFM)에 의해 추출된 밴드갭 내 상태 밀도와 차이가 있는 것을 알 수 있으며, 이 차이는 C-V 특성에 포함되어 있는 기생 커패시턴스와 기생 저항이 완전하게 보상되지 않았기 때문이다.
이와 같이, 본 발명에 따른 방법은 측정된 드레인 전류 중 문턱전압 이전 영역의 드레인 전류를 이용하여 커플링 계수를 계산하고, 계산된 커플링 계수를 미분한 미분 커플링 계수를 이용하여 국소 전자 커패시턴스를 획득하며, 획득된 국소 전자 커패시턴스와 측정된 드레인 전류를 이용하여 추출된 게이트 전압에 따른 표면 전위에 기초하여 밴드갭 내 상태밀도를 추출함으로써, 광, 온도 또는 열 등에 의한 영향을 배제할 수 있으며, 문턱전압에 독립적이면서 복잡한 수식 없이 간단하고 빠르게 밴드갭 내 상태밀도를 추출할 수 있다.
또한, 본 발명은 문턱전압에 독립적으로 밴드갭 내 상태밀도를 추출함으로써, 밴드갭 내 상태밀도의 불균일한 분포(non-uniform distribution)에 의하여 발생되는 문턱전압 이하의 비선형적인 기울기(nonlinear slope)를 가지는 TFT에 적용하기 이로운 장점을 가질 수 있다.
도 9는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 표면 전위 추출 장치에 대한 구성을 나타낸 것이다.
도 9를 참조하면, 본 발명에 따른 장치(900)는 측정부(910), 전류 추출부(920), 커플링 계수 계산부(930), 표면 전위 추출부(940), 획득부(950) 및 상태 밀도 추출부(960)를 포함한다.
측정부(910)는 비정질 산화물 반도체 TFT의 게이트 전압에 따른 드레인 전류를 측정한다.
전류 추출부(920)는 측정부(910)에 의해 측정된 비정질 산화물 반도체 TFT의 게이트 전압에 따른 드레인 전류 중 문턱전압 이전(subthreshold voltage)의 드레인 전류를 추출한다.
커플링 계수 계산부(930)는 전류 추출부(920)에 의해 추출된 문턱전압 이전의 드레인 전류를 이용하여 게이트 전압에 따른 커플링 계수를 계산한다.
이 때, 커플링 계수 계산부(930)는 비정질 산화물 반도체 TFT의 턴온 전압 또는 평탄 전압과 문턱전압 사이의 드레인 전류를 이용하여 계산될 수 있으며, 계산된 커플링 계수는 게이트 전압에 따른 표면 전위를 제어하기 위한 제어가능 인자로 사용될 수 있다.
커플링 계수 계산부(930)에 의해 계산되는 커플링 계수는 실험적으로 획득될 수 있으며, 미분 접근(differential approach) 방식에 의해 계산되기 때문에 문턱전압에 독립적이며, 실험적으로 커플링 계수를 피팅함으로써 획득될 수 있다.
표면 전위 추출부(940)는 전류 추출부(920)에 의해 추출된 문턱전압 이전의 드레인 전류의 미분에 기초하여 비정질 산화물 반도체 TFT의 게이트 전압에 따른 표면 전위를 추출한다.
이 때, 표면 전위 추출부(940)는 문턱전압 이전의 드레인 전류 뿐만 아니라 표면 전위에 포함된 커플링 계수를 더 고려하여 게이트 전압에 따른 표면 전위를 추출할 수 있다.
구체적으로, 표면 전위 추출부(940)는 추출된 문턱전압 이전의 드레인 전류에 포함된 커플링 계수와 표면 전위에 포함된 커플링 계수를 이용하여 문턱전압 이전의 드레인 전류와 표면 전위 간의 관계를 실험적으로 정리하고, 문턱전압 이전의 드레인 전류에 대한 미분을 수행함으로써, 상술한 수학식 10을 이용하여 게이트 전압에 따른 표면 전위를 추출할 수 있다.
이런 표면 전위 추출부(940)에 대한 기능은 상술한 표면 전위 추출 방법에서 상세히 설명하였기에 더 이상의 설명은 생략한다.
획득부(950)는 커플링 계수 계산부(930)에 의해 계산된 커플링 계수를 미분하고, 미분된 커플링 계수에 기초하여 비정질 산화물 반도체 TFT의 채널 내의 커패시턴스를 획득한다.
이 때, 획득부(950)는 커플링 계수의 미분을 통해 비정질 산화물 반도체 TFT의 국소 전자 커패시턴스(CLOC)를 획득할 수 있으며, 획득되는 국소 전자 커패시턴스는 게이트 전압에 따른 국소 전자 커패시턴스 일 수도 있고, 표면 전위의 에너지 레벨에 따른 국소 전자 커패시턴스일 수도 있다. 물론, 표면 전위의 에너지 레벨에 따른 국소 전자 커패시턴스인 경우, 획득부(950)는 표면 전위 추출부(940)에 의해 추출된 게이트 전압에 따른 표면 전위를 이용하는 것이 바람직하다.
획득부(950)에 의해 획득되는 채널 내의 커패시턴스는 밴드갭 내 상태밀도에 존재하는 국소 전하(localized charge)에 의해 형성되는 커패시턴스로서, 채널 내의 커패시턴스는 전도대(conduction band) 상에 존재하는 자유 전자(free carrier)에 의해 형성되는 커패시턴스(CFREE)와 밴드갭 내 상태밀도에 의해 형성되는 커패시턴스(CLOC)가 존재하지만, 문턱전압 이전 영역에서는 밴드갭 내에 트랩된(trapped) 전자 전하 밀도가 자유 전자 전하 밀도보다 우세하기 때문에 채널 내의 커패시턴스는 밴드갭 내 상태밀도에 의해 형성되는 커패시턴스(CLOC)만을 의미한다.
상태 밀도 추출부(960)는 획득부(950)에 의해 획득된 채널 내의 커패시턴스와 표면 전위 추출부(940)에 의해 추출된 게이트 전압에 따른 표면 전위에 기초하여 비정질 산화물 반도체 TFT의 밴드갭 내 상태밀도를 추출한다.
이 때, 상태 밀도 추출부(960)는 비정질 산화물 반도체층의 두께(TIGZO), 게이트 절연층의 두께(TOX)와 같은 비정질 산화물 반도체 TFT의 물리적인 구조 파라미터를 더 고려하여 상태밀도를 추출할 수 있다.
상태 밀도 추출부(960)는 상술한 수학식 14를 이용하여 비정질 산화물 반도체 TFT의 밴드갭 내 상태밀도를 추출할 수 있다.
본 발명의 일 실시예에 따른 비정질 반도체 박막 트랜지스터의 표면 전위와 밴드갭 내 상태 밀도 추출 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (7)

  1. 비정질 반도체 박막 트랜지스터의 표면 전위 추출 방법에 있어서,
    상기 박막 트랜지스터의 게이트 전압에 따른 드레인 전류를 측정하는 단계;
    상기 측정된 상기 드레인 전류 중 문턱전압(threshold voltage) 이하의 드레인 전류를 추출하는 단계; 및
    상기 추출된 상기 드레인 전류의 미분에 기초하여 상기 박막 트랜지스터의 상기 게이트 전압에 따른 상기 표면 전위를 추출하는 단계
    를 포함하는 비정질 반도체 박막 트랜지스터의 표면 전위 추출 방법.
  2. 제1항에 있어서,
    상기 표면 전위를 추출하는 단계는
    상기 추출된 상기 드레인 전류 및 상기 표면 전위에 포함된 커플링 계수(coupling factor)를 더 고려하여 상기 게이트 전압에 따른 상기 표면 전위를 추출하는 것을 특징으로 하는 비정질 반도체 박막 트랜지스터의 표면 전위 추출 방법.
  3. 제1항에 있어서,
    상기 추출된 상기 드레인 전류를 이용하여 상기 게이트 전압에 따른 커플링 계수를 계산하는 단계;
    상기 계산된 상기 커플링 계수를 미분하고, 상기 미분된 상기 커플링 계수에 기초하여 채널 내의 커패시턴스를 획득하는 단계; 및
    상기 획득된 상기 채널 내의 커패시턴스와 상기 추출된 상기 표면 전위에 기초하여 상기 박막 트랜지스터의 밴드갭 내 상태밀도를 추출하는 단계
    를 더 포함하는 것을 특징으로 하는 비정질 반도체 박막 트랜지스터의 표면 전위 추출 방법.
  4. 제3항에 있어서,
    상기 채널 내의 커패시턴스는
    상기 문턱전압 이하의 상기 게이트 전압에서 상기 밴드갭 내 상태밀도에 의해 생성된 커패시턴스인 것을 특징으로 하는 비정질 반도체 박막 트랜지스터의 표면 전위 추출 방법.
  5. 비정질 반도체 박막 트랜지스터의 표면 전위 추출 장치에 있어서,
    상기 박막 트랜지스터의 게이트 전압에 따른 드레인 전류를 측정하는 측정부;
    상기 측정된 상기 드레인 전류 중 문턱전압(threshold voltage) 이하의 드레인 전류를 추출하는 전류 추출부; 및
    상기 추출된 상기 드레인 전류의 미분에 기초하여 상기 박막 트랜지스터의 상기 게이트 전압에 따른 상기 표면 전위를 추출하는 표면 전위 추출부
    를 포함하는 비정질 반도체 박막 트랜지스터의 표면 전위 추출 장치.
  6. 제5항에 있어서,
    상기 표면 전위 추출부는
    상기 추출된 상기 드레인 전류 및 상기 표면 전위에 포함된 커플링 계수(coupling factor)를 더 고려하여 상기 게이트 전압에 따른 상기 표면 전위를 추출하는 것을 특징으로 하는 비정질 반도체 박막 트랜지스터의 표면 전위 추출 장치.
  7. 제5항에 있어서,
    상기 추출된 상기 드레인 전류를 이용하여 상기 게이트 전압에 따른 커플링 계수를 계산하는 커플링 계수 계산부;
    상기 계산된 상기 커플링 계수를 미분하고, 상기 미분된 상기 커플링 계수에 기초하여 채널 내의 커패시턴스를 획득하는 획득부; 및
    상기 획득된 상기 채널 내의 커패시턴스와 상기 추출된 상기 표면 전위에 기초하여 상기 박막 트랜지스터의 밴드갭 내 상태밀도를 추출하는 상태밀도 추출부
    를 더 포함하는 것을 특징으로 하는 비정질 반도체 박막 트랜지스터의 표면 전위 추출 장치.
KR1020130135421A 2013-11-08 2013-11-08 커플링 계수를 이용한 비정질 반도체 박막 트랜지스터의 표면 전위와 밴드갭 내 상태밀도 추출 방법, 및 그 장치 KR101427714B1 (ko)

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CN108766329A (zh) * 2018-05-31 2018-11-06 信利（惠州）智能显示有限公司 阈值电压监测方法及监测设备

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KR20070071200A (ko) * 2005-12-29 2007-07-04 엘지.필립스 엘시디 주식회사 화소의 액정 커패시턴스를 계산하는 시뮬레이션 알고리즘
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