KR102507771B1 - 비정질 산화물 반도체 박막 트랜지스터의 밴드갭 내 상태밀도 추출 방법 및 그 장치 - Google Patents
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Abstract
본 발명은 비정질 산화물 반도체 박막 트랜지스터의 밴드갭 내 상태밀도 추출 방법 및 그 장치에 관한 것이다. 본 발명의 일 실시예에 따른 방법은 비정질 산화물 반도체 트랜지스터에 대해, 광을 비 조사한 제1 상태의 드레인 전류(Idark)와 광을 조사한 제2 상태의 드레인 전류(Iphoto)를 이용하여 비정질 산화물 반도체 트랜지스터의 밴드갭 상태밀도를 추출하는 방법으로서, Idark와 Iphoto를 측정하는 단계; 게이트 전압(VG)에 종속한 Idark와 Iphoto의 차이를 이용하여, 밴드갭 내 상태밀도의 수학적 모델(g(E))을 도출하는 단계; 및 게이트 절연층과 비정질 산화물 반도체층 사이의 계면(surface)에 대한 계면 포텐셜(surface potential)의 정보(φs(VG))에 기반하여, 도출된 상태밀도의 수학적 모델(g(E))에서 에너지(E)와 게이트 전압(VG)의 관계를 매핑하는 단계;를 포함한다.
Description
본 발명은 비정질 산화물 반도체 박막 트랜지스터(TFT)의 밴드갭 내 상태밀도(subgap density-of-states; subgap DOS) 추출 기술에 관한 것으로서, 더욱 상세하게는 광 응답 특성을 이용하여 비정질 산화물 반도체 박막 트랜지스터의 밴드갭 내 광범위의 상태밀도를 추출할 수 있는 방법 및 그 장치에 관한 것이다.
비정질 산화물 반도체 박막 트랜지스터(TFT)는 높은 캐리어 이동도, 대면적에서의 박막의 균일성(uniformity), 신뢰성 관점에서의 안정성 등과 같은 여러 이점을 가진다. 이러한 이점들로 인해, 비정질 산화물 반도체 TFT는 고해상도 AM(Active Matrix)-LCD, AM-OLED(Organic Light-Emitting Diode) 등의 디스플레이 백플레인(display backplane)에 적용되는 비정질 실리콘 TFT의 대체 소자로써 활발한 연구가 진행되고 있다. 가령, 비정질 산화물 반도체 TFT 종류 중에 하나인 a-IGZO(InGa-ZnO) TFT가 다양한 디스플레이 픽셀(pixel) 회로나 3-D 적층 회로 등에 적용될 수 있다.
이러한 비정질 산화물 반도체 TFT는 밴드갭 내에 존재하는 상태밀도(subgap DOS)의 전기적인 영향이 크기 때문에 해당 밴드갭 내 상태밀도를 추출하는 것이 소자 특성 분석에 있어 매우 중요하다. 특히, 비정질 산화물 반도체 TFT에 대한 성능 및 집적 밀도의 향상을 위해, 스케일(scale)이 점점 줄어듦에 따라, 밴드갭 내 상태밀도를 추출하는 것은 액티브 필름의 특성과 성능에 있어서 매우 중요하다.
종래 비정질 산화물 반도체 TFT의 밴드갭 내 상태밀도를 추출하는 방법으로는 커패시턴스-전압(C-V) 특성을 이용한 추출 방법 등이 있다.
하지만, 종래 방법은 비정질 산화물 반도체 TFT의 밴드갭 내 일부에 대한 상태밀도를 추출함에 따라 그 신뢰성이 떨어지는 문제점이 있다. 따라서, 비정질 산화물 반도체 TFT의 밴드갭 내의 보다 광범위한 상태밀도, 예를 들어 전 범위의 상태밀도를 추출할 수 있는 새로운 방법이 필요한 실정이다.
상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여, 본 발명은 광 응답 특성을 이용하여 비정질 산화물 반도체 박막 트랜지스터의 밴드갭 내 광범위의 상태밀도를 추출할 수 있는 방법 및 그 장치를 제공하는데 그 목적이 있다.
다만, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 과제를 해결하기 위한 본 발명의 일 실시예에 따른 방법은 비정질 산화물 반도체 트랜지스터에 대해, 광을 비 조사한 제1 상태의 드레인 전류(Idark)와 광을 조사한 제2 상태의 드레인 전류(Iphoto)를 이용하여 비정질 산화물 반도체 트랜지스터의 밴드갭 상태밀도를 추출하는 방법으로서, Idark와 Iphoto를 측정하는 단계; 게이트 전압(VG)에 종속한 Idark와 Iphoto의 차이를 이용하여, 밴드갭 내 상태밀도의 수학적 모델(g(E))을 도출하는 단계; 및 게이트 절연층과 비정질 산화물 반도체층 사이의 계면(surface)에 대한 계면 포텐셜(surface potential)의 정보(φs(VG))에 기반하여, 도출된 상태밀도의 수학적 모델(g(E))에서 에너지(E)와 게이트 전압(VG)의 관계를 매핑하는 단계를 포함한다.
상기 매핑하는 단계는 계면 포텐셜의 정보(φs(VG))를 이용하여 게이트 전압(VG)에 따라 변하는 페르미 준위(EF)를 결정하며, 결정된 페르미 준위(EF)를 이용하여 에너지(E)와 게이트 전압(VG)의 관계를 매핑할 수 있다.
상기 매핑하는 단계는 결정된 페르미 준위(EF)에 따라 비정질 산화물 반도체층의 밴드갭 내에서 전자가 펌핑(pumping)되는 에너지 대역이 달라지는 것을 이용할 수 있다.
상기 매핑하는 단계는 게이트 전압(VG)이 제1 기준 전압 보다 큰 경우(제1 경우), 드레인 전류와 계면 포텐셜 간의 지수(exponential) 관계에 기반하여 계면 포텐셜의 정보(φs(VG))를 결정할 수 있다.
상기 매핑하는 단계는 게이트 전압(VG)이 제1 기준 전압 보다 작은 경우(제2 경우), 게이트 전압(VG)과 계면 포텐셜 간의 정비례 관계에 기반하여 계면 포텐셜의 정보(φs(VG))를 결정할 수 있다.
상기 제2 경우, 게이트 전압과 계면 포텐셜을 1:1로 매핑할 수 있다.
상기 매핑하는 단계는 게이트 전압(VG)이 제2 기준 전압(제1 기준 전압 > 제2 기준 전압) 보다 작은 경우(제3 경우), 시뮬레이션 기반 피팅을 통해 계면 포텐셜의 정보(φs(VG))를 결정할 수 있다.
상기 도출하는 단계는 Iphoto 및 Idark의 차이에 기반하여 광에 의해 전도대 에너지(Ec)로 펌핑(pumping)된 전자의 농도에 대한 수학적 모델을 구할 수 있으며, 구해진 전자 농도의 수학적 모델을 이용하여 상기 상태밀도의 수학적 모델(g(E))을 도출할 수 있다.
상기 도출하는 단계는 비정질 산화물 반도체층 내에 제1 상태에서 존재하는 전자의 농도(ndark)와 비정질 산화물 반도체층 내에 제2 상태에서 존재하는 전자의 농도(nphoto)에 대한 차이(nphoto-ndark)를 게이트 전압(VG)으로 미분함으로써 상기 상태밀도의 수학적 모델(g(E))을 도출할 수 있다.
상기 상태밀도의 수학적 모델(g(E))은 하기 식을 포함할 수 있다.
(단, q는 전하, tact는 드레인 전류의 측정 시간, W는 채널 폭, VDS는 소스 및 드레인 전극 사이의 인가 전압, μ는 전자이동도, L는 채널 길이를 각각 나타냄)
상기 매핑하는 단계는 하기 식을 이용할 수 있다.
(단, EC는 전도대의 최소 에너지 준위, EF는 페르미 준위, EFB는 플랫 밴드 에너지, q는 전하를 각각 나타냄)
상기 제1 경우, 드레인 전류(ID)와 계면 포텐셜 간의 지수(exponential) 관계에 따른 하기 식을 이용하여 계면 포텐셜의 정보(φs(VG))를 결정할 수 있다.
(단, Vth는 열 전압(thermal voltage), ID0는 게이트 전압(VG)이 문턱 전압(VT)인 경우에서의 드레인 전류를 각각 나타냄)
본 발명의 일 실시예에 따른 장치는 비정질 산화물 반도체 트랜지스터에 대해, 광을 비 조사한 제1 상태의 드레인 전류(Idark)와 광을 조사한 제2 상태의 드레인 전류(Iphoto)를 이용하여 비정질 산화물 반도체 트랜지스터의 밴드갭 상태밀도를 추출하는 장치로서, Idark 및 Iphoto에 대한 정보를 각각 저장한 메모리; 및 메모리에 저장된 정보를 이용하여, 상기 상태밀도의 추출을 제어하는 제어부;를 포함한다.
본 발명의 다른 일 실시예에 따른 장치는 비정질 산화물 반도체 트랜지스터에 대해, 광을 비 조사한 제1 상태의 드레인 전류(Idark)와 광을 조사한 제2 상태의 드레인 전류(Iphoto)를 이용하여 비정질 산화물 반도체 트랜지스터의 밴드갭 상태밀도를 추출하는 장치로서, Idark와 Iphoto를 측정하는 측정부; 및 측정부에서 측정된 정보를 이용하여, 상기 상태밀도의 추출을 제어하는 제어부;를 포함한다.
상기 제어부는, 게이트 전압(VG)에 종속한 Idark와 Iphoto의 차이를 이용하여, 밴드갭 내 상태밀도의 수학적 모델(g(E))을 도출할 수 있으며, 게이트 절연층과 비정질 산화물 반도체층 사이의 계면(surface)에 대한 계면 포텐셜(surface potential)의 정보(φs(VG))에 기반하여, 도출된 상태밀도의 수학적 모델(g(E))에서 에너지(E)와 게이트 전압(VG)의 관계를 매핑할 수 있다.
상기와 같이 구성되는 본 발명은 drift 전류 모델을 사용하여 광 응답 특성에 따른 드레인 전류를 통해 비정질 산화물 반도체층의 trap 농도를 추출할 수 있으며, 게이트 전압(VG)과 계면 포텐셜(surface potential) 간의 매핑(mapping)을 보다 광범위한 밴드갭 범위에서 진행할 수 있다. 그 결과, 본 발명은 비정질 산화물 반도체 박막 트랜지스터의 밴드갭 내 보다 광범위의 상태밀도를 간편하게 추출할 수 있는 이점이 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)의 단면 사시도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에 대해 전압이 인가되고 광(Incident Ray)이 조사되는 일 예를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 상태밀도 추출 방법의 동작 흐름도를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에 대한 에너지 밴드(energy band)의 일 예를 나타낸다.
도 5는 트랜지스터에 광을 비 조사한 제1 상태에서의 게이트 전압(VG)에 따른 드레인 전류(Idark)의 그래프와, 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에 광을 조사한 제2 상태에서의 게이트 전압(VG)에 따른 드레인 전류(Iphoto)의 그래프를 각각 나타낸다.
도 6은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에서 제1 및 제2 상태에 따른 전자의 모습을 나타낸다.
도 7은 S203에서 게이트 전압(VG)에 따른 다양한 계면 포텐셜 적용을 통한 상태밀도 추출의 과정을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에서 게이트 전압(VG)에 따른 계면 포텐셜(surface potential)(φs(VG))의 그래프를 나타낸다.
도 9는 본 발명의 일 실시예에 따른 상태밀도 추출 방법을 이용하여 추출(측정)한 에너지(E-EC)에 따른 상태밀도(g(E))(붉은색 마커)와, 모델을 기반으로 계산된 에너지(E-EC)에 따른 상태밀도(g(E))(파란색 그래프)를 나타낸다.
도 10은 본 발명의 일 실시예에 따른 상태밀도 측정 장치(200)의 구성을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에 대해 전압이 인가되고 광(Incident Ray)이 조사되는 일 예를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 상태밀도 추출 방법의 동작 흐름도를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에 대한 에너지 밴드(energy band)의 일 예를 나타낸다.
도 5는 트랜지스터에 광을 비 조사한 제1 상태에서의 게이트 전압(VG)에 따른 드레인 전류(Idark)의 그래프와, 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에 광을 조사한 제2 상태에서의 게이트 전압(VG)에 따른 드레인 전류(Iphoto)의 그래프를 각각 나타낸다.
도 6은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에서 제1 및 제2 상태에 따른 전자의 모습을 나타낸다.
도 7은 S203에서 게이트 전압(VG)에 따른 다양한 계면 포텐셜 적용을 통한 상태밀도 추출의 과정을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에서 게이트 전압(VG)에 따른 계면 포텐셜(surface potential)(φs(VG))의 그래프를 나타낸다.
도 9는 본 발명의 일 실시예에 따른 상태밀도 추출 방법을 이용하여 추출(측정)한 에너지(E-EC)에 따른 상태밀도(g(E))(붉은색 마커)와, 모델을 기반으로 계산된 에너지(E-EC)에 따른 상태밀도(g(E))(파란색 그래프)를 나타낸다.
도 10은 본 발명의 일 실시예에 따른 상태밀도 측정 장치(200)의 구성을 나타낸다.
본 발명의 상기 목적과 수단 및 그에 따른 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 경우에 따라 복수형도 포함한다. 본 명세서에서, "포함하다", “구비하다”, “마련하다” 또는 “가지다” 등의 용어는 언급된 구성요소 외의 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
본 명세서에서, “또는”, “적어도 하나” 등의 용어는 함께 나열된 단어들 중 하나를 나타내거나, 또는 둘 이상의 조합을 나타낼 수 있다. 예를 들어, “또는 B”“및 B 중 적어도 하나”는 A 또는 B 중 하나만을 포함할 수 있고, A와 B를 모두 포함할 수도 있다.
본 명세서에서, “예를 들어” 등에 따르는 설명은 인용된 특성, 변수, 또는 값과 같이 제시한 정보들이 정확하게 일치하지 않을 수 있고, 허용 오차, 측정 오차, 측정 정확도의 한계와 통상적으로 알려진 기타 요인을 비롯한 변형과 같은 효과로 본 발명의 다양한 실시 예에 따른 발명의 실시 형태를 한정하지 않아야 할 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소에 '연결되어’ 있다거나 '접속되어' 있다고 기재된 경우, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성 요소에 '직접 연결되어' 있다거나 '직접 접속되어' 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소의 '상에' 있다거나 '접하여' 있다고 기재된 경우, 다른 구성요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성요소가 다른 구성요소의 '바로 위에' 있다거나 '직접 접하여' 있다고 기재된 경우에는, 중간에 또 다른 구성요소가 존재하지 않은 것으로 이해될 수 있다. 구성요소 간의 관계를 설명하는 다른 표현들, 예를 들면, '～사이에'와 '직접 ～사이에' 등도 마찬가지로 해석될 수 있다.
본 명세서에서, '제1', '제2' 등의 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 해당 구성요소는 위 용어에 의해 한정되어서는 안 된다. 또한, 위 용어는 각 구성요소의 순서를 한정하기 위한 것으로 해석되어서는 안되며, 하나의 구성요소와 다른 구성요소를 구별하는 목적으로 사용될 수 있다. 예를 들어, '제1구성요소'는 '제2구성요소'로 명명될 수 있고, 유사하게 '제2구성요소'도 '제1구성요소'로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세히 설명하도록 한다.
비정질 산화물 반도체 박막 트랜지스터(amorphous oxide semiconductor thin-film transistor(TFT))는 AMLCD, AMOLED 등의 디스플레이 백플레인에 스위치나 구동 소자 등으로 상용화 되어 있는 비정질 실리콘 박막 트랜지스터(a-Si TFT) 대신에 높은 캐리어 이동도와 대면적에서의 박막의 균일성, 신뢰성 관점에서 안정성으로 인해 대체 소자로 각광받고 있다.
이런 비정질 산화물 반도체 TFT는 전기적 특성에 큰 영향을 미치는 밴드갭 내 상태밀도를 추출하는 것은 소자의 특성을 분석하는 부분에 있어서 매우 중요하다. 이에 본 발명은 광 조사 유무에 따라 측정된 각각의 드레인 전류의 차이를 이용하여, 비정질 산화물 반도체 TFT의 밴드갭 내 상태밀도를 보다 광범위하고 정확하게 추출하는 방법을 제시하고자 한다.
이하, 본 발명에서는 비정질 산화물 반도체 TFT로 amorphous InGaZnO(a-IGZO) TFT의 사례를 예시하여 기술한다.
도 1은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)의 단면 사시도를 나타낸다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT(100)는 구동 전원을 인가하기 위한 전극들(게이트 전극, 소스 전극, 드레인 전극)(120, 150, 160), 게이트 절연층(gate insulator)(130), 비정질 산화물 반도체층(active layer)(140), 및 채널 보호층(ES)(170)을 포함할 수 있다.
게이트 전극(120)은 전도성 재질을 포함하며, 기판(substrate)(110) 상의 일부에 마련될 수 있다. 이때, 게이트 전극(120)은 드레인 전극(160) 및 소스 전극(150)과 일부 영역이 오버랩 되게 형성될 수 있다.
게이트 절연층(130)은 절연 재질을 포함하며, 게이트 전극(120)을 보호하도록 게이트 전극(120) 상에 마련될 수 있다. 즉, 게이트 절연층(130)은 게이트 전극(120)을 다른 전극들, 즉 드레인 전극(160) 및 소스 전극(150)과 전기적으로 분리하기 위한 층일 수 있다.
게이트 절연층(130)은 미리 결정된 유전율(εOX)을 가지는 물질을 이용하여 미리 결정된 두께(TOX)만큼 형성될 수 있다. 이때, 게이트 절연층(130)에 의해 커패시턴스(COX)가 형성될 수 있으며, 형성되는 커패시턴스(COX)는 게이트 절연층(130)의 물리적인 구조를 이용하여 획득될 수 있다. 즉, 게이트 절연층(130)에 의해 형성되는 커패시턴스(COX)는 게이트 절연층(130)에 사용되는 물질의 유전율과 두께를 이용하여 획득될 수 있다. 예를 들어, 커패시턴스(COX)는 해당 물질의 유전율(εOX)과 두께(TOX)의 비율(εOX/TOX)에 의해 획득될 수 있다.
물론, 게이트 절연층(130)은 SiO2와 SiNx의 적층된 구조 등과 같이 복수개의 서로 다른 절연층이 적층된 구조를 가질 수도 있다. 이 경우, 게이트 절연층(130)에 의해 형성되는 커패시턴스는 제1 절연층에 사용되는 물질의 유전율(εOX1)과 두께(TOX1), 제2 절연층에 사용되는 물질의 유전율(εOX2)과 두께(TOX2)를 이용하여 획득할 수 있다. 즉, 제1 절연층에 사용되는 물질이 SiO2인 경우 SiO2의 유전율 (εSiO2)과 두께(TSiO2), 제2 절연층에 사용되는 물질이 SiNx인 경우, SiNx의 유전율 (εSiNx)과 두께(TSiNx)를 이용하여 획득할 수 있다.
비정질 산화물 반도체층(140)은 비정질 산화물 반도체(amorphous oxide semiconductor)를 포함하는 층으로서, 게이트 절연층(130) 상에 마련될 수 있다. 즉, 비정질 산화물 반도체층(140)은 게이트 절연층(130) 상에 미리 결정된 유전율(εIGZO)을 갖는 물질을 이용하여 미리 결정된 두께(TIGZO)만큼 형성될 수 있다. 이때, 비정질 산화물 반도체층(140)은 금속과 산소를 포함하는 반도체 재질일 수 있다. 예를 들어, 비정질 산화물 반도체층(140)은 a-IGZO일 수 있으나, 이에 한정되는 것은 아니다.
비정질 산화물 반도체층(140)의 채널 영역에 형성되는 커패시턴스는 전도대(conduction band) 상에 존재하는 자유 전자(free carrier)에 의해 형성되는 자유 전자 커패시턴스(CFREE)와 밴드갭 내 상태밀도에 존재하는 국소 전자(localized electron)에 의해 형성되는 국소 전자 커패시턴스(CLOC)를 포함한다.
추가적으로, 채널 영역에는 광 조사에 의한 광 반응에 의하여 밴드갭 내 상태밀도에서 형성되는 광 반응 커패시턴스(CLOC,ph)를 더 포함할 수 있다. 이때, 광 반응 커패시턴스(CLOC,ph)는 광의 조사에 따른 광 반응 에너지에 의해 밴드갭 내의 트랩으로부터 여기된 전하에 의해 형성되는 커패시턴스를 의미한다.
드레인 전극(160)과 소스 전극(150)은 전도성 재질을 포함하며, 비정질 산화물 반도체층(140) 상에 마련될 수 있다. 이때, 드레인 전극(160)과 소스 전극(150)은 일정 간격만큼 이격되게 형성될 수 있다.
채널 보호층(170)은 드레인 전극(160)과 소스 전극(150) 사이에 노출된 비정질 산화물 반도체층(140)을 보호하기 위한 층이다. 즉, 채널 보호층(170)은 채널 또는 액티브 영역을 보호하기 위해 드레인 전극(160)과 소스 전극(150) 사이에 노출된 채널 또는 액티브 영역을 포함하도록 형성될 수 있다.
이때, 채널 보호층(170)은 ES층(etch stopper layer)일 수 있다. 다만, 채널 보호층(170)은 도 1 등에서 비정질 산화물 반도체층(140)과 드레인 전극(160), 소스 전극(150) 사이에 형성되는 것으로 도시되어 있지만 이에 한정하지 않으며, 노출된 비정질 산화물 반도체층(140), 드레인 전극(160)과 소스 전극(150)의 상부 일부에 형성될 수도 있다.
또한, 게이트 전극(120), 소스 전극(150), 드레인 전극(160) 및 비정질 산화물 반도체층(140)은 일정 폭(W)을 가지도록 형성되는데, 상황에 따라 각 구성 요소의 폭은 상이하게 형성될 수도 있다. 예를 들어, 게이트 전극(120), 소스 전극(150), 드레인 전극(160)은 동일한 폭을 가지도록 형성될 수 있고, 비정질 산화물 반도체층(140)은 다른 폭을 가지도록 형성될 수 있다.
또한, 도 1에는 도시하진 않았지만, 소스 전극(150), 드레인 전극(160) 및 채널 보호층(170)의 상부에 패시베이션층(passivation layer)이 추가로 형성될 수도 있다.
도 2는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에 대해 전압이 인가되고 광(Incident Ray)이 조사되는 일 예를 나타낸다.
한편, 다양한 측정 및 실험을 위해, 비정질 산화물 반도체 TFT(100)를 제작하였으며, 제작된 비정질 산화물 반도체 TFT(100)에서, 기판(100)은 glass 재질로, 각 전극(120, 160, 170)은 Mo 재질로, 게이트 절연층(130)은 SiO2 재질로, 비정질 산화물 반도체층(140)은 a-IGZO 재질로, 채널 보호층(170)은 ES층으로 각각 형성하였다. 이하, 도 2 등에서, 비정질 산화물 반도체 TFT(100)의 각 구성에 대해서는 이들의 재질로도 표시할 수 있다.
도 2를 참조하면, 비정질 산화물 반도체 TFT(100)에서, 게이트 전극(120)과 소스 전극(150)의 사이에 게이트 전압(VG 또는 VGS)이 인가되며, 드레인 전극(160)과 소스 전극(150)의 사이에 드레인 전압(VD 또는 VDS)이 인가된다. 실험 시, 드레인 전압(VD)은 일정하게 인가되며, 게이트 전압(VG)은 다양한 범위로 스위프(sweep)되면서 인가된다(Vsweep).
이러한 인가 전압에 따라 드레인 전극(160)과 소스 전극(150)의 사이에는 다양한 드레인 전류(ID)가 흐르게 되며, 이러한 드레인 전류(ID)를 측정한다. 특히, 비정질 산화물 반도체 TFT(100)에 대한 광 조사 유무에 따른 드레인 전류를 각각 측정할 수 있다. 즉, 광을 비 조사한 제1 상태에서의 드레인 전류(Idark)와, 광을 조사한 제2 상태에서의 드레인 전류(Iphoto)를 각각 측정할 수 있다.
이하, 비정질 산화물 반도체 TFT(100)에 대하여, 광 조사 유무에 따라 측정된 드레인 전류를 이용하여 비정질 산화물 반도체 TFT(100)의 비정질 산화물 반도체층(140)의 밴드갭 내 상태밀도를 추출하는 방법을 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT(100)의 밴드갭 내 상태밀도 추출 방법에 대한 동작 흐름도를 나타낸다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 방법은 S201 내지 S203을 포함할 수 있다.
먼저, 제1 단계로서, 비정질 산화물 반도체 TFT(100)에 대하여, 광을 비 조사한 제1 상태에서의 드레인 전류(Idark)와, 미리 결정된 파장을 가지는 광원의 광을 조사하여 제2 상태에서의 드레인 전류(Iphoto)를 각각 측정한다(S201).
도 4는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에 대한 에너지 밴드(energy band)의 일 예를 나타낸다. 즉, 도 4는 도 1 및 2에서 세로 방향의 에너지 밴드를 도시화한 것이다.
도 4에서, “EC”는 전도대(conduction band)의 에너지 준위, “EV”는 가전자대(valence band)의 에너지 준위, “EF”는 페르미 준위(Fermi level)를 각각 나타낸다. 이때, 전도대와 가전자대 사이의 거리를 “밴드갭(band gap)”이라 지칭하며, EV<E<EC의 에너지 대역을 “밴드갭 내부” 또는 “밴드갭 내 대역”이라 지칭한다.
E<EF인 에너지 대역에서는 전자가 존재할 확률이 거의 100%이며, EF<E인 에너지 대역에서는 전자가 존재할 확률이 반대로 거의 0%이다. 밴드갭 내부에는 전자가 존재할 수 있는 에너지 상태가 존재하며, 이를 단위 체적당 및 단위 에너지당 전자 농도로 표현한 것을 “상태밀도(density-of-states; DOS)”라 지칭한다.
도 4의 비정질 산화물 반도체층(140)에서, EV<E<EF의 에너지 대역에 있는 전자 농도는 상태밀도를 따른다. 즉, 해당 에너지 대역에서의 단위 체적당 및 단위 에너지당 전자 농도는 상태밀도와 같으며, 이를 이용하면 비정질 산화물 반도체층(140)의 상태밀도를 추출할 수 있다.
게이트 전압(VG)이 인가되면, 게이트 절연층(gate insulator)(130)과 비정질 산화물 반도체층(a-IGZO)(140)에 각각 전압이 분배된다. 비정질 산화물 반도체층(140)에 양(+)의 전압이 더 크게 인가될수록 EF는 점점 상승한다. 다만, 도 4에서는 EF를 고정하고 대신 EC가 상대적으로 변화되도록 도시하였다.
EF가 상승할수록 비정질 산화물 반도체층(140)의 EC의 전자 농도는 점점 증가하게 된다. 특히, EC에 존재하는 전자들은 전류를 만들 수 있는 이동 캐리어(mobile carrier)에 해당한다. 이때, 드레인 전극(160)에 일정한 드레인 전압(VD)을 인가하면, Ec에 존재하는 이동 캐리어의 농도에 따라 전류가 결정될 수 있다. 즉, 일정한 드레인 전압(VD)을 인가한 상태에서, 게이트 전압(VG)를 점점 증가시키면, 드레인 전극(160)과 소스 전극(150) 사이에 흐르는 드레인 전류(ID)는 점점 증가하게 된다.
비정질 산화물 반도체 TFT(100)에 충분히 강한 파워의 광이 조사되면, 도 4에 도시된 바와 같이, 비정질 산화물 반도체층(140)에서 EC-EPH<E<EF의 에너지 대역에 존재하는 전자들은 모두 EC로 펌핑(pumping)된다. 즉, 광 조사에 따라, 비정질 산화물 반도체층(140)의 밴드갭 내에서 trapping된 전자들이 광 에너지(photon energy)에 따라 펌핑(pumping)될 수 있다. 이때, EPH는 광 조사에 따라 유입된 광 에너지(Photo energy)에 해당한다.
구체적으로, 광을 비 조사한 제1 상태의 경우, 기존에 비정질 산화물 반도체층(140)의 전도대에 존재하는 이동 캐리어의 농도에 의해 드레인 전류(Idark)가 흐른다. 즉, Idark는 게이트 전압(VG)에 종속적이며 식(1)과 같이 나타낼 수 있다.
식(1)에서, A는 액티브 영역(active area), q는 전하(electron charge), v는 전자 속도(electron velocity, drift velocity), ndark는 비정질 산화물 반도체층(140) 내에 제1 상태에서 존재하는 이동 캐리어의 농도(mobile carrier density in active layer under dark), tact는 액티브 영역(active area)의 두께, W는 소스 및 드레인 전극(160, 170)의 폭(width) 또는 채널 폭(channel width), VDS는 소스 및 드레인 전극 사이의 인가 전압(즉, 드레인 전압), μ는 전자이동도(field-effect mobility, electron mobility), L는 채널 길이(channel length, effective channel length)를 각각 나타낸다.
한편, 광을 조사한 제2 상태의 경우, 광에 의해 펌핑(pumping)된 전자들이 제1 상태 보다 추가되면서 드레인 전류(Iphoto)가 흐른다. 마찬가지로, Iphoto도 게이트 전압(VG)에 종속적이며 식(2)과 같이 나타낼 수 있다.
식(2)에서, nphoto는 비정질 산화물 반도체층(140) 내에 제2 상태에서 존재하는 이동 캐리어의 농도(mobile carrier density in active layer under photo illumination)를 나타낸다.
도 5는 트랜지스터에 광을 비 조사한 제1 상태에서의 게이트 전압(VG)에 따른 드레인 전류(Idark)의 그래프와, 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에 광을 조사한 제2 상태에서의 게이트 전압(VG)에 따른 드레인 전류(Iphoto)의 그래프를 각각 나타낸다.
게이트 전압(VG)에 종속하는 Idark 및 Iphoto는 Agilent 4156C semiconductor parameter analyzer 등과 같은 다양한 측정 장비를 이용하여 측정할 수 있으며, 그 측정 결과는 도 5와 같이 나타낼 수 있다.
즉, 도 5에 도시된 바와 같이, 광 조사 유무에 따라 측정되는 비정질 산화물 반도체 TFT(100)의 드레인 전류 값은 상이하고, Iphoto가 동일 게이트 전압(VG)에서 Idark 보다 높은 값을 갖는 것을 알 수 있다.
다음으로, 측정된 Iphoto와 Idark의 차이를 이용하여 비정질 산화물 반도체층(140) 내의 밴드갭 내 상태밀도에 대한 수학적 모델(g(E))을 도출할 수 있다(S202).
도 6은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에서 제1 및 제2 상태에 따른 전자의 모습을 나타낸다.
도 6을 참조하면, 에너지 위치에 따른 trap 농도를 추출하기 위해, 게이트 전압(VG)을 인가한 상태에서 광이 조사되면 펌핑(pumping)된 전자들은 추가적인 drift 전류를 형성한다. 이러한 특성을 통해, 광이 조사된 상태의 전류(Iphoto)와 광이 조사되지 않은 상태의 전류(Idark)의 차이는 광에 의해 trap으로부터 펌핑(pumping)된 전자의 농도임을 알 수 있다. 게이트 전압(VG)에 따른 Iphoto-Idark의 변화량을 통해 게이트 전압(VG)에 따른 비정질 산화물 반도체층(140)의 active charge의 변화량을 알 수 있으며, 이를 통해 게이트 전압(VG)에 따른 trap 농도를 추출할 수 있다.
즉, Iphoto와 Idark를 측정한 후, 이들의 차이(Iphoto-Idark)를 이용하여 광에 의해 펌핑(pumping)된 전자의 농도를 다음의 식(3)과 같이 정의할 수 있다.
이때, 도 6을 참조하면, EC로 펌핑(pumping)된 전자의 농도는 EC-EPH<E<EF의 에너지 범위 내에 있는 모든 상태밀도의 합에 해당한다. 다만, 상태밀도를 구하기 위해서는 하나의 에너지 레벨에 대한 전자 농도의 정보가 필요하므로, 식(3)을 게이트 전압(VG)으로 미분하여, 다음의 식(4)와 같이 나타낼 수 있다.
식(4)에서, E는 에너지를 나타내며, g(E)는 상태밀도로서 그 수학적 모델을 나타낸다. 즉, g(E)는 비정질 산화물 반도체층(140) 내에 제1 상태에서 존재하는 전자의 농도(ndark)와 비정질 산화물 반도체층 내에 제2 상태에서 존재하는 전자의 농도(nphoto)에 대한 차이(nphoto-ndark)를 미분함으로써 그 수학적 모델을 도출할 수 있다. 이때, nphoto-ndark에 대한 게이트 전압(VG)의 미분은 게이트 전압(VG)에 종속하는 S201에서 측정된 Iphoto와 Idark 간의 차이(Iphoto-Idark)를 이용하여 나타낼 수 있다.
다만, 측정된 드레인 전류로부터 구체적인 상태밀도를 구하기 위해선 Iphoto와 Idark 간의 차이(Iphoto-Idark)로 나타낸 식(4)에서, 게이트 전압(VG)과 에너지(E) 간의 관계를 매핑(mapping)해야 한다.
이에 따라, 제3 단계로서, 도출된 상태밀도의 수학적 모델(g(E))에서 에너지(E)와 게이트 전압(VG)의 관계를 매핑할 수 있다(S203).
게이트 절연층(130)과 비정질 산화물 반도체층(140) 간의 경계(즉, 계면)를 “surface”라 지칭하며, 이 지점의 포텐셜(potential)을 “계면 포텐셜(surface potential)”이라 지칭한다. 이러한 계면 포텐셜은 게이트 전압(VG)에 종속하며 이를 “φs(VG)”로 표시할 수 있다. 즉, 인가된 게이트 전압(VG)은 비정질 산화물 반도체 TFT(100) 내부에 분배되면서, φs(VG)의 크기가 결정된다.
계면(surface)의 이동 캐리어 농도는 φs(VG)과 지수(exponential) 관계를 가지며, 이를 다음의 식(5)와 같이 나타낼 수 있다.
식(5)에서, n은 이동 캐리어(mobile carrier)의 농도, n0는 flat band 상태(fS(VG)=0)에서의 이동 캐리어의 농도, Vth는 열 전압(thermal voltage)을 각각 나타낸다. 이때, Vth는 비정질 산화물 반도체 TFT(100)의 동작온도, 볼츠만 상수, 전자의 전하량을 이용하여 계산되는 상수 값이다.
계면(surface)의 이동 캐리어 농도가 φs(VG)과 지수(exponential) 관계를 가지므로, 드레인 전류(ID)도 φs(VG)과 지수(exponential) 관계를 가지며, 이를 다음의 식(6)과 같이 나타낼 수 있다.
식(6)에서, ID0는 flat band 상태(fS(VG)=0)에서의 드레인 전류를 나타낸다.
또한, 식(6)을 다음의 식(7)과 같이 φs(VG)에 대한 식으로 변경할 수 있다.
이러한 식(7)을 이용하면, 측정된 드레인 전류로부터 φs(VG)를 구할 수 있다.
한편, φs(VG)가 변하는 만큼 계면(surface)의 EF도 변하게 된다. 즉, φs(VG)가 상승하는 만큼 계면(surface)의 EF도 상승한다.
종합하면, 게이트 전압(VG)은 φs(VG)에 영향을 미치며, φs(VG)는 EF에 영향을 미친다. 즉, VG 
φs(VG) 
EF를 각각 결정할 수 있다. 게이트 전압(VG)에 따라 EF가 변하므로, 비정질 산화물 반도체층(140)의 밴드갭 내부에서 전자가 펌핑(pumping)되는 에너지 대역도 EC-EPH<E<EF(VG)와 같이 게이트 전압(VG)에 따라 달라진다.
즉, VG에 따라 φs(VG)가 결정되며, 결정된 φs(VG)에 따라 EF가 결정될 수 있다. 이에 따라, 에너지(E)는 다음의 식(8)과 같이 나타낼 수 있다.
식(8)에서, EC는 전도대의 최소 에너지 준위(conduction energy minimum), EF는 페르미 준위, EFB는 플랫 밴드 에너지(flat band energy), q는 전하(electron charge)를 각각 나타낸다.
즉, 식(4)에 따른 상태밀도의 수학적 모델은 EF 하나의 에너지 준위(level)에 대한 전자 농도와 같으며, 식(8)을 식(4)에 적용함으로써 에너지(E)와 게이트 전압(VG)의 관계가 매핑된 구체적인 상태밀도를 얻을 수 있다. 이때, 에너지(E)는 EC를 0으로 기준을 정할 수 있다.
도 7은 S203에서 게이트 전압(VG)에 따른 다양한 계면 포텐셜 적용을 통한 상태밀도 추출의 과정을 나타낸다.
한편, S203에서, 식(5) 내지 식(7)에 따라 상술한 드레인 전류와 계면 포텐셜 간의 지수(exponential) 관계에 기반하여 측정된 드레인 전류를 통해 φs(VG)를 결정하여 에너지(E)와 게이트 전압(VG)의 관계를 매핑하는 것(도 7에서 ①)은 게이트 전압(VG)이 제1 기준 전압 보다 큰 경우(제1 경우)에만 적용될 수 있다. 이때, 제1 기준 전압은 측정 장비의 해상도 문제로 드레인 전류가 더 이상 측정되지 않는 게이트 전압이다.
제1 경우와 달리, 게이트 전압(VG)이 제1 기준 전압 보다 작은 경우(제2 경우), 게이트 전압(VG)이 작아져 드레인 전류가 매우 작아지면서 드레인 전류를 측정하는 측정 장비의 해상도(resolution) 문제로 인해 그 정확한 값을 측정할 수 없게 된다. 이 경우, φs(VG)를 구하기 위해서는 드레인 전류의 측정 값이 아닌 이론적인 내용을 적용해야 한다.
즉, 드레인 전류가 측정이 안될 정도로 게이트 전압(VG) 작은 영역에서, 비정질 산화물 반도체층(140)의 EF는 밴드갭의 중앙 부근에 위치하게 될 것이다. 이때, 재료적 특성으로 인해, 상태밀도 농도가 매우 낮기 때문에 대부분의 게이트 전압(VG)은 계면 포텐셜(surface potential)을 변화시키는데 활용된다.
즉, 게이트 전압(VG)이 인가됨에 따라 게이트 절연층(130)과 게이트(120) 사이에 charge가 형성될 것이다. 이에 따라, 비정질 산화물 반도체층(140)과 게이트 절연체(130) 사이인 계면에 반대되는 같은 양의 전하(charge)가 형성되어야 한다. 이때, 계면에 전하(charge)를 형성시키는 요인은 2가지이다. 첫 번째는 계면 포텐셜(surface potential) 변화에 따른 전도대(conduction band) 상에 존재하는 자유 전자(free carrier)의 농도를 변화시키는 경우이고(식 (5)에서), 두 번째는 계면상에 subgap내에 존재하는 trap에 대한 전자들의 trapping/detrapping에 의한 요인이다. Fermi level(EF)보다 낮은 에너지 대역에 있는 트랩(trap)에는 전자들이 trapping될 것이고, 반대로 높은 에너지 대역에 있는 트랩(trap)에는 전자들이 detrapping될 것이다. 이때, 만약 트랩(trap)이 존재하지 않거나 매우 작다면, 게이트 전압(VG)의 대부분은 계면 포텐셜(surface potential)의 변화를 주면서 전도대(conduction band) 상에 존재하는 자유 전자(free carrier)를 반응시킬 것이다.
따라서, 이러한 제2 경우에서는 게이트 전압(VG)과 계면 포텐셜(surface potential) 간의 정비례 관계가 성립하며, 이러한 관계에 기반하여 φs(VG)를 결정하여 에너지(E)와 게이트 전압(VG)의 관계를 매핑할 수 있다. 가령, 인가된 게이트 전압(VG)이 그대로 계면 포텐셜(surface potential)에 인가되는 것으로 보아, 게이트 전압(VG)과 계면 포텐셜을 1:1로 매핑할 수 있다(도 7에서 ②).
한편, 게이트 전압(VG)이 더욱 작아져 제2 기준 전압(제1 기준 전압 > 제2 기준 전압) 보다 작은 경우(제3 경우), EF가 EV된 T근처에 도달하면, 재료적 특성으로 인해 이동 캐리어 농도는 매우 작지만 상태밀도 농도는 다시 높아지게 된다. 이러한 제3 경우, TCAD 등과 같은 시뮬레이션을 이용해, 즉 수치 시뮬레이션 기반 피팅(numerical simulation-based fitting)을 통해 φs(VG)를 결정하여 에너지(E)와 게이트 전압(VG)의 관계를 매핑할 수 있다(도 7에서 ③).
즉, 동일한 구조와 상태밀도로 설정한 시뮬레이션을 활용하여 φs(VG)를 결정할 수 있다. 이때, EV 근방의 상태밀도는 시뮬레이션(TCAD) 내에서 임의의 값으로 설정(입력)한 뒤 φs(VG)를 계산하고, 상태밀도(출력)를 얻는다. 이후, 시뮬레이션(TCAD) 입력으로 설정한 상태밀도와 출력으로 얻은 상태밀도를 비교하며 입/출력이 같아질 때까지 되풀이(iteration) 과정을 거침으로써, 해당 영역에서의 φs(VG)를 결정할 수 있다.
도 8은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터(100)에서 게이트 전압(VG)에 따른 계면 포텐셜(surface potential)(φs(VG))의 그래프를 나타낸다.
상술한 제1 경우 내지 제3 경우에 따라 결정된 게이트 전압(VG)에 따른 φs(VG)는 도 8과 같이 나타낼 수 있다. 즉, 본 발명은 상술한 제1 경우 외에 제2 경우 및/또는 제3 경우를 추가적으로 적용함으로써, 비정질 산화물 반도체층(140)의 보다 광범위한 에너지 영역의 밴드갭 상태밀도를 얻을 수 있다. 또한, 제1 경우 내지 제3 경우를 모두 적용하는 경우, 비정질 산화물 반도체층(140)의 밴드갭 전 에너지 영역의 상태밀도를 얻을 수도 있다.
또한, 도 9는 본 발명의 일 실시예에 따른 상태밀도 추출 방법을 이용하여 추출(측정)한 에너지(E-EC)에 따른 상태밀도(g(E))(붉은색 마커)와, 모델을 기반으로 계산된 에너지(E-EC)에 따른 상태밀도(g(E))(파란색 그래프)를 나타낸다.
도 9에서, gTA(E), gDA(E), gTD(E), gDD(E)는 다음과 같다.
도 10은 본 발명의 일 실시예에 따른 상태밀도 측정 장치(200)의 구성을 나타낸다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 장치(200)는 입력부(210), 측정부(220), 디스플레이(230), 메모리(240) 및 제어부(250)를 포함할 수 있다.
입력부(210)는 다양한 사용자의 입력에 대응하여, 입력데이터를 발생시키며, 다양한 입력수단을 포함할 수 있다. 가령, 입력부(210)는 사용자로부터 상태밀도 추출 방법 수행을 위한 다양한 입력을 받을 수 있다. 예를 들어, 입력부(210)는 키보드(key board), 키패드(key pad), 돔 스위치(dome switch), 터치 패널(touch panel), 터치 키(touch key), 터치 패드(touch pad), 마우스(mouse), 메뉴 버튼(menu button) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
측정부(220)는 비정질 산화물 반도체 TFT(100)에 대하여 다양한 드레인 전류를 측정할 수 있다. 특히, 측정부(220)는 광이 비 조사된 상태에서 게이트 전압(VG)에 따른 Idark를 측정할 수 있으며, 미리 결정된 파장을 가지는 광원의 광을 조사하여 게이트 전압(VG)에 따른 Iphoto를 측정할 수 있다.
예를 들어, 측정부(220)는 Agilent 4156C semiconductor parameter analyzer 등의 측정 수단을 포함할 수 있다.
디스플레이(230)는 다양한 영상 데이터를 화면으로 표시한다. 가령, 디스플레이(230)는 상태밀도 추출 방법 수행의 과정 및 그 결과 등을 표시할 수 있다. 이러한 디스플레이(130)는 비발광형 패널이나 발광형 패널로 구성될 수 있다. 예를 들어, 디스플레이(130)는 액정 디스플레이(LCD; liquid crystal display), 발광 다이오드(LED; light emitting diode) 디스플레이, 유기 발광 다이오드(OLED; organic LED) 디스플레이, 마이크로 전자기계 시스템(MEMS; micro electro mechanical systems) 디스플레이, 또는 전자 종이(electronic paper) 디스플레이 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 디스플레이(230)는 입력부(220)와 결합되어 터치 스크린(touch screen) 등으로 구현될 수 있다.
메모리(240)는 상태밀도 측정 장치(200)의 동작에 필요한 각종 정보를 저장한다. 가령, 저장 정보로는 상술한 수학식에 관련된 정보, 게이트 전압(VG)에 따른 Idark 및 Iphoto 등의 데이터, 상술한 상태밀도 측정 방버에 관련된 프로그램 정보 등이 포함될 수 있다. 예를 들어, 메모리(240)는 그 유형에 따라 하드디스크 타입(hard disk type), 마그네틱 매체 타입(Sagnetic media type), CD-ROM(compact disc read only memory), 광기록 매체 타입(Optical Media type), 자기-광 매체 타입(Sagneto-optical media type), 멀티미디어 카드 마이크로 타입(Sultimedia card micro type), 플래시 저장부 타입(flash memory type), 롬 타입(read only memory type), 또는 램 타입(random access memory type) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 메모리(140)는 그 용도/위치에 따라 캐시(cache), 버퍼, 주기억장치, 보조기억장치, 또는 별도로 마련된 저장 시스템일 수 있으나, 이에 한정되는 것은 아니다.
제어부(250)는 상태밀도 측정 장치(200)의 다양한 제어 동작을 수행할 수 있다. 즉, 제어부(250)는 상술한 상태밀도 측정 방법의 수행을 제어할 수 있으며, 메모리(240)에 저장된 정보 또는 측정부(220)에서 측정된 정보를 기반으로 상태밀도 측정을 제어할 수 있다. 또한, 제어부(250)는 상태밀도 측정 장치(200)의 나머지 구성, 즉 입력부(210), 측정부(220), 디스플레이(230), 메모리(240) 등의 동작을 제어할 수 있다. 예를 들어, 제어부(250)는 하드웨어인 프로세서(processor) 또는 해당 프로세서에서 수행되는 소프트웨어인 프로세스(process) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 상태밀도 추출 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
본 발명은 drift 전류 모델을 사용하여 광 응답 특성에 따른 드레인 전류를 통해 비정질 산화물 반도체층(140)의 trap 농도를 추출할 수 있으며, 게이트 전압(VG)과 계면 포텐셜(surface potential) 간의 매핑(mapping)을 보다 광범위한 밴드갭 범위에서 진행할 수 있다. 그 결과, 본 발명은 비정질 산화물 반도체 박막 트랜지스터의 밴드갭 내 광범위의 상태밀도를 간편하게 추출할 수 있는 이점이 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술되는 청구범위 및 이 청구범위와 균등한 것들에 의해 정해져야 한다.
100: 비정질 산화물 반도체 박막 트랜지스터
110: 기판 120: 게이트 전극
130: 게이트 절연층 140: 비정질 산화물 반도체층
150: 소스 전극 160: 드레인 전극
170: 보호층 200: 상태밀도 측정 장치
210: 입력부 220: 측정부
230: 디스플레이 240: 메모리
250: 제어부
110: 기판 120: 게이트 전극
130: 게이트 절연층 140: 비정질 산화물 반도체층
150: 소스 전극 160: 드레인 전극
170: 보호층 200: 상태밀도 측정 장치
210: 입력부 220: 측정부
230: 디스플레이 240: 메모리
250: 제어부
Claims (14)
- 비정질 산화물 반도체 트랜지스터에 대해, 광을 비 조사한 제1 상태의 드레인 전류(Idark)와 광을 조사한 제2 상태의 드레인 전류(Iphoto)를 이용하여 비정질 산화물 반도체 트랜지스터의 밴드갭 상태밀도를 추출하는 방법으로서,
Idark와 Iphoto를 측정하는 단계;
게이트 전압(VG)에 종속한 Idark와 Iphoto의 차이를 이용하여, 밴드갭 내 상태밀도의 수학적 모델(g(E))을 도출하는 단계; 및
게이트 절연층과 비정질 산화물 반도체층 사이의 계면(surface)에 대한 계면 포텐셜(surface potential)의 정보(φs(VG))에 기반하여, 도출된 상태밀도의 수학적 모델(g(E))에서 에너지(E)와 게이트 전압(VG)의 관계를 매핑하는 단계;를 포함하며,
상기 매핑하는 단계는 계면 포텐셜의 정보(φs(VG))를 이용하여 게이트 전압(VG)에 따라 변하는 페르미 준위(EF)를 결정하며, 결정된 페르미 준위(EF)를 이용하여 에너지(E)와 게이트 전압(VG)의 관계를 매핑하는 방법.
- 삭제
- 제1항에 있어서,
상기 매핑하는 단계는 결정된 페르미 준위(EF)에 따라 비정질 산화물 반도체층의 밴드갭 내에서 전자가 펌핑(pumping)되는 에너지 대역이 달라지는 것을 이용하는 방법.
- 제1항에 있어서,
상기 매핑하는 단계는 게이트 전압(VG)이 제1 기준 전압 보다 큰 경우(제1 경우), 드레인 전류와 계면 포텐셜 간의 지수(exponential) 관계에 기반하여 계면 포텐셜의 정보(φs(VG))를 결정하는 방법.
- 제1항에 있어서,
상기 매핑하는 단계는 게이트 전압(VG)이 제1 기준 전압 보다 작은 경우(제2 경우), 게이트 전압(VG)과 계면 포텐셜 간의 정비례 관계에 기반하여 계면 포텐셜의 정보(φs(VG))를 결정하는 방법.
- 제5항에 있어서,
상기 제2 경우, 게이트 전압과 계면 포텐셜을 1:1로 매핑하는 방법.
- 제5항에 있어서,
상기 매핑하는 단계는 게이트 전압(VG)이 제2 기준 전압(제1 기준 전압 > 제2 기준 전압) 보다 작은 경우(제3 경우), 시뮬레이션 기반 피팅을 통해 계면 포텐셜의 정보(φs(VG))를 결정하는 방법.
- 제1항, 제3항 내지 제7항 중 어느 한 항에 있어서,
상기 도출하는 단계는 Iphoto 및 Idark의 차이에 기반하여 광에 의해 전도대 에너지(Ec)로 펌핑(pumping)된 전자의 농도에 대한 수학적 모델을 구하며, 구해진 전자 농도의 수학적 모델을 이용하여 상기 상태밀도의 수학적 모델(g(E))을 도출하는 방법.
- 제8항에 있어서,
상기 도출하는 단계는 비정질 산화물 반도체층 내에 제1 상태에서 존재하는 전자의 농도(ndark)와 비정질 산화물 반도체층 내에 제2 상태에서 존재하는 전자의 농도(nphoto)에 대한 차이(nphoto-ndark)를 게이트 전압(VG)으로 미분함으로써 상기 상태밀도의 수학적 모델(g(E))을 도출하는 방법.
- 삭제
- 제1항, 제3항 내지 제7항 중 어느 한 항에 있어서,
상기 매핑하는 단계는 하기 식을 이용하는 방법.
(단, EC는 전도대의 최소 에너지 준위, EF는 페르미 준위, EFB는 플랫 밴드 에너지, q는 전하를 각각 나타냄)
- 제4항에 있어서,
상기 제1 경우, 드레인 전류(ID)와 계면 포텐셜 간의 지수(exponential) 관계에 따른 하기 식을 이용하여 계면 포텐셜의 정보(φs(VG))를 결정하는 방법.
(단, Vth는 열 전압(thermal voltage), IDO는 게이트 전압(VG)이 문턱 전압(VT)인 경우에서의 드레인 전류를 각각 나타냄)
- 비정질 산화물 반도체 트랜지스터에 대해, 광을 비 조사한 제1 상태의 드레인 전류(Idark)와 광을 조사한 제2 상태의 드레인 전류(Iphoto)를 이용하여 비정질 산화물 반도체 트랜지스터의 밴드갭 상태밀도를 추출하는 장치로서,
Idark 및 Iphoto에 대한 정보를 각각 저장한 메모리; 및
메모리에 저장된 정보를 이용하여, 상기 상태밀도의 추출을 제어하는 제어부;를 포함하며,
상기 제어부는,
게이트 전압(VG)에 종속한 Idark와 Iphoto의 차이를 이용하여, 밴드갭 내 상태밀도의 수학적 모델(g(E))을 도출하며,
게이트 절연층과 비정질 산화물 반도체층 사이의 계면(surface)에 대한 계면 포텐셜(surface potential)의 정보(φs(VG))에 기반하여, 도출된 상태밀도의 수학적 모델(g(E))에서 에너지(E)와 게이트 전압(VG)의 관계를 매핑하고,
상기 매핑 시에, 계면 포텐셜의 정보(φs(VG))를 이용하여 게이트 전압(VG)에 따라 변하는 페르미 준위(EF)를 결정하며, 결정된 페르미 준위(EF)를 이용하여 에너지(E)와 게이트 전압(VG)의 관계를 매핑하는 장치.
- 비정질 산화물 반도체 트랜지스터에 대해, 광을 비 조사한 제1 상태의 드레인 전류(Idark)와 광을 조사한 제2 상태의 드레인 전류(Iphoto)를 이용하여 비정질 산화물 반도체 트랜지스터의 밴드갭 상태밀도를 추출하는 장치로서,
Idark와 Iphoto를 측정하는 측정부; 및
측정부에서 측정된 정보를 이용하여, 상기 상태밀도의 추출을 제어하는 제어부;를 포함하며,
상기 제어부는,
게이트 전압(VG)에 종속한 Idark와 Iphoto의 차이를 이용하여, 밴드갭 내 상태밀도의 수학적 모델(g(E))을 도출하며,
게이트 절연층과 비정질 산화물 반도체층 사이의 계면(surface)에 대한 계면 포텐셜(surface potential)의 정보(φs(VG))에 기반하여, 도출된 상태밀도의 수학적 모델(g(E))에서 에너지(E)와 게이트 전압(VG)의 관계를 매핑하고,
상기 매핑 시에, 계면 포텐셜의 정보(φs(VG))를 이용하여 게이트 전압(VG)에 따라 변하는 페르미 준위(EF)를 결정하며, 결정된 페르미 준위(EF)를 이용하여 에너지(E)와 게이트 전압(VG)의 관계를 매핑하는 장치.
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|---|---|---|---|
| KR1020200137589A KR102507771B1 (ko) | 2020-10-22 | 2020-10-22 | 비정질 산화물 반도체 박막 트랜지스터의 밴드갭 내 상태밀도 추출 방법 및 그 장치 |
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| KR1020200137589A KR102507771B1 (ko) | 2020-10-22 | 2020-10-22 | 비정질 산화물 반도체 박막 트랜지스터의 밴드갭 내 상태밀도 추출 방법 및 그 장치 |
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|---|---|
| KR20220053301A KR20220053301A (ko) | 2022-04-29 |
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| KR1020200137589A KR102507771B1 (ko) | 2020-10-22 | 2020-10-22 | 비정질 산화물 반도체 박막 트랜지스터의 밴드갭 내 상태밀도 추출 방법 및 그 장치 |
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Citations (3)
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| KR101368972B1 (ko) * | 2013-04-12 | 2014-03-03 | 국민대학교산학협력단 | 광 미분 이상계수를 이용한 비정질 산화물 반도체 박막 트랜지스터의 밴드갭 내 상태밀도 추출 방법 및 그 장치 |
| KR101378112B1 (ko) | 2013-02-26 | 2014-03-26 | 국민대학교산학협력단 | 비정질 산화물 반도체 박막 트랜지스터의 밴드갭 내 상태밀도 추출 방법 및 그 장치 |
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