KR101427713B1 - 채널 전도 계수를 이용한 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법 및 그 장치 - Google Patents

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Abstract

채널 전도 계수를 이용한 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법 및 그 장치가 개시된다. 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법은 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법에 있어서, 상기 박막 트랜지스터의 게이트 전압에 따른 커패시턴스를 측정하는 단계; 상기 측정된 상기 커패시턴스를 이용하여 상기 게이트 전압에 따른 채널의 전도 계수(conduction factor)를 추출하는 단계; 및 상기 추출된 상기 채널의 전도 계수에 기초하여 진성 밴드갭 내 상태밀도를 추출하는 단계를 포함하고, 상기 진성 밴드갭 내 상태밀도를 추출하는 단계는 상기 소스 전극과 상기 드레인 전극 간의 물리적인 길이를 상기 채널의 전도 계수를 변수로 하는 길이로 대체하여, 상기 채널의 전도 계수를 고려한 상기 진성 밴드갭 내 상태밀도를 추출할 수 있다.

Description

채널 전도 계수를 이용한 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법 및 그 장치 {Method for extracting intrinsic subgap density of states of amorphous oxide semiconductor thin-film transistor using channel conduction factor and apparatus thereof}
본 발명은 비정질 산화물 반도체 박막 트랜지스터(TFT)의 진성 밴드갭 내 상태밀도(intrinsic subgap DOS(density-of-states)) 추출에 대한 것으로, 상세하게는 게이트 전압에 따른 채널의 전도 계수(conduction factor)를 고려하여 진성 밴드갭 내 상태밀도를 추출할 수 있는 채널 전도 계수를 이용한 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법 및 그 장치에 관한 것이다.
본 발명은 교육부 및 한국연구재단의 교육과학기술부 기초연구사업-중견연구자(핵심연구), 교육과학기술부 기초연구사업-중견연구자(도약연구)의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2013R1A2A2A05005472, 2013-003445 과제명: 융합된 특성분석 플랫폼 구현과 차세대 디스플레이 및 센서용 고신뢰성 TFT 개발 연구, 투명유연 산화물 반도체소자 모델 및 적층형 회로개발].
비정질 산화물 반도체 박막 트랜지스터(TFT)는 높은 캐리어 이동도(carrier mobility)와 대면적에서의 박막의 균일성(uniformity) 그리고 신뢰성 관점에서의 안정성과 같은 장점들을 가지고 있다. 비정질 산화물 반도체 TFT는 이런 장점들 때문에 고해상도 AM(Active Matrix)-LCD 및 AM-OLED(Organic Light-Emitting Diode) 등 디스플레이 백플레인(display backplane)에 상용화되어 있는 비정질 Si TFT의 대체 소자로써 활발한 연구가 진행되고 있다. 실제로 최근 3-4년간 비정질 산화물 반도체 TFT인 a-IGZO(InGa-ZnO) TFT가 다양한 디스플레이 픽셀(pixel) 회로나 3-D 적층 회로 등에 적용됨으로써 이의 적용 가능성이 입증되었다.
이런 비정질 산화물 반도체 박막 트랜지스터는 밴드갭 내에 존재하는 상태밀도(subgap DOS)의 전기적인 영향이 크기 때문에 밴드갭 내 상태밀도를 추출하는 것이 소자의 특성을 분석하는 부분에 있어서 매우 중요한 역할을 하고 있다. 특히, 소자의 밴드갭(EV < E < EC)에 대한 상태밀도의 모델링과 특성은 제조 과정과 레이아웃에 의한 신뢰성(reliability), 안정성(stability) 그리고 로버스트(robust) 회로, 시스템과 관련된 장기적인 성능(long-term performance)을 평가하는데 있어서 매우 중요하다.
종래 밴드갭 내 상태밀도를 추출하는 한 방법으로, 커패시턴스-전압(C-V) 측정을 통한 단위 볼륨(unit volume) 당 밴드갭 내 상태밀도를 추출할 때, 밴드갭 내 상태밀도는 물리적인 채널 길이(metallurgical channel length), 폭, 액티브층(active layer)의 두께에 의해 계산된 볼륨에 의해 노말라이즈(normalize) 된다.
하지만, 종래 상태밀도 추출 방법은 노말라이즈를 하는데 사용되는 볼륨이 게이트 전압과 무관하게 물리적인 구조 파라미터를 이용하여 계산된 일정한 값을 가지기 때문에 추출되는 밴드갭 내 상태밀도가 부정확한 문제점이 있다.
즉, 채널 영역은 게이트 전압에 따라 채널의 전도도가 달라지고, 밴드갭 내 상태밀도를 추출하는데 있어서 사용되는 볼륨 값은 이런 채널의 전도 상태를 고려한 게이트 전압에 따른 볼륨 값을 사용해야 하는데, 종래 방법은 게이트 전압에 따른 채널 전도 상태를 고려하지 않고 일정한 볼륨 값을 사용하기 때문에 추출되는 밴드갭 내 상태밀도가 부정확한 문제를 가지고 있다.
따라서, 게이트 전압에 따른 채널의 전도 상태를 고려하여 밴드갭 내 상태밀도를 추출할 수 있는 방법의 필요성이 대두된다.
한국등록특허공보 제10-1105273호(등록일 2012.01.05)
본 발명은 상기와 같은 종래 기술의 문제점을 해결하고자 도출된 것으로서, 게이트 전압에 따른 채널의 전도 계수(conduction factor)를 고려하여 진성 밴드갭 내 상태밀도를 추출할 수 있는 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법 및 그 장치를 제공하는 것을 목적으로 한다.
구체적으로, 본 발명은 박막 트랜지스터의 커패시턴스를 측정하고, 측정된 커패시턴스를 이용하여 게이트 전압에 따른 채널의 전도 계수를 추출하며, 추출된 전도 계수를 이용하여 게이트 전압에 따른 볼륨 값을 계산하고, 계산된 게이트 전압에 따른 볼륨 값을 이용하여 진성 밴드갭 내 상태밀도를 추출할 수 있다.
또한, 본 발명은 실험적인 측정 데이터만을 이용하여 진성 밴드갭 내 전체 상태밀도를 빠르고 간단하게 추출할 수 있는 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법 및 그 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법은 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법에 있어서, 상기 박막 트랜지스터의 게이트 전압에 따른 커패시턴스를 측정하는 단계; 상기 측정된 상기 커패시턴스를 이용하여 상기 게이트 전압에 따른 채널의 전도 계수(conduction factor)를 추출하는 단계; 및 상기 추출된 상기 채널의 전도 계수에 기초하여 진성 밴드갭 내 상태밀도를 추출하는 단계를 포함한다.
상기 진성 밴드갭 내 상태밀도를 추출하는 단계는 상기 박막 트랜지스터의 게이트 전극과 소스 전극 간의 오버랩(overlap)되는 길이, 상기 게이트 전극과 드레인 전극 간의 오버랩되는 길이를 더 고려하여 상기 진성 밴드갭 내 상태밀도를 추출할 수 있다.
상기 진성 밴드갭 내 상태밀도를 추출하는 단계는 상기 소스 전극과 상기 드레인 전극 간의 물리적인 길이를 상기 채널의 전도 계수를 변수로 하는 길이로 대체하여, 상기 채널의 전도 계수를 고려한 상기 진성 밴드갭 내 상태밀도를 추출할 수 있다.
상기 전도 계수를 추출하는 단계는 상기 박막 트랜지스터의 물리적인 구조 파라미터들을 더 고려하여 상기 채널의 전도 계수를 추출할 수 있다.
본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 장치는 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 장치에 있어서, 상기 박막 트랜지스터의 게이트 전압에 따른 커패시턴스를 측정하는 측정부; 상기 측정된 상기 커패시턴스를 이용하여 상기 게이트 전압에 따른 채널의 전도 계수(conduction factor)를 추출하는 전도 계수 추출부; 및 상기 추출된 상기 채널의 전도 계수에 기초하여 진성 밴드갭 내 상태밀도를 추출하는 상태밀도 추출부를 포함한다.
본 발명에 따르면, 박막 트랜지스터의 커패시턴스를 측정하고, 측정된 커패시턴스를 이용하여 게이트 전압에 따른 채널의 전도 계수를 추출하며, 추출된 전도 계수를 이용하여 게이트 전압에 따른 볼륨 값을 계산하고, 계산된 게이트 전압에 따른 볼륨 값을 이용하여 진성 밴드갭 내 상태밀도를 추출할 수 있다.
이런 본 발명에 따른 방법은 밴드갭 내 상태밀도를 추출하는데 있어서 볼륨 값으로 노말라이즈하는 모든 방법에 적용될 수 있다. 예컨대, 커패시턴스-전압 측정에 의해 밴드갭 내 상태밀도를 추출하는 방법, 광원 조사 유무에 의해 측정된 커패시턴스를 이용하여 밴드갭 내 상태밀도를 추출하는 방법, 전류-전압 측정에 의해 밴드갭 내 상태밀도를 추출하는 방법, 컨덕턴스를 이용하여 밴드갭 내 상태밀도를 추출하는 방법, 미분 이상계수를 이용하여 밴드갭 내 상태밀도를 추출하는 방법 등 밴드갭 내 상태밀도를 추출하는 모든 방법에 적용할 수 있다.
또한, 본 발명은 게이트 전압에 따른 채널의 전도 계수를 반영하여 진성 밴드갭 내 상태밀도를 추출하기 때문에 추출된 진성 밴드갭 내 상태밀도의 정확성을 향상시킬 수 있다.
또한, 본 발명은 반복적인 과정(iteration procedure)과 복잡한 계산(complicated calculation) 없이 실험적인 측정 데이터만을 이용하여 진성 밴드갭 내 상태밀도를 간단하고 빠르게 추출할 수 있으며, 추출된 진성 밴드갭 내 상태밀도에 대한 신뢰성을 향상시킬 수 있다.
도 1은 비정질 산화물 반도체 TFT에 대한 일 실시예의 사시도를 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 진성 밴드갭 내 상태밀도 추출 방법에 대한 동작 흐름도를 나타낸 것이다.
도 3은 본 발명의 다른 일 실시예에 따른 비정질 산화물 반도체 TFT의 진성 밴드갭 내 상태밀도 추출 방법에 대한 동작 흐름도를 나타낸 것이다.
도 4는 TFT의 측정된 커패시턴스에 대한 일 예의 그래프를 나타낸 것이다.
도 5는 채널 전도도를 고려한 저항과 커패시턴스 모델을 포함하는 비정질 산화물 반도체 TFT의 일 실시예 단면도를 나타낸 것이다.
도 6은 게이트 전압에 따른 채널의 전도 계수에 대한 일 예의 그래프를 나타낸 것이다.
도 7은 암실과 광원 조사에 의해 측정된 게이트 전압에 따른 커패시턴스에 대한 일 예의 그래프를 나타낸 것이다.
도 8은 평탄 전압 이전 영역과 이후 영역 각각에 대한 커패시턴스 모델을 포함하는 비정질 산화물 반도체 TFT의 일 실시예 단면도를 나타낸 것이다.
도 9는 본 발명을 적용하기 전과 적용한 후에 추출된 밴드갭 내 상태밀도에 대한 일 예의 그래프를 나타낸 것이다.
도 10은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 진성 밴드갭 내 상태밀도 추출 장치에 대한 구성을 나타낸 것이다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백히 드러나게 될 것이다.
본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
이하에서는, 본 발명의 일 실시 예에 따른 채널 전도 계수를 이용한 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법 및 그 장치를 첨부된 도 1 내지 도 10을 참조하여 상세히 설명한다.
비정질 산화물 반도체 TFT는 AMLCD, AMOLED 등의 디스플레이 백플레인에 스위치나 구동 소자 등으로 상용화 되어 있는 a-Si TFT 대신에 높은 캐리어 이동도와 대면적에서의 박막의 균일성, 신뢰성 관점에서 안정성으로 인해 대체 소자로 각광받고 있다.
이런 비정질 산화물 반도체 TFT는 전기적 특성에 큰 영향을 미치는 밴드갭 내 상태밀도를 추출하는 것이 소자의 특성을 분석하는 부분에 있어서 매우 중요하며, 특히 밴드갭(EV < E < EC) 내 전체 상태밀도의 모델링과 특성은 제조 과정과 레이아웃에 의한 신뢰성, 안정성 그리고 로버스트(robust) 회로와 시스템의 장기적인 성능을 평가하는데 있어서 매우 중요하다.
본 발명은 게이트 전압에 따라 달라지는 채널의 전도 계수를 고려하여 진성 밴드갭 내 상태밀도를 추출함으로써, 추출되는 진성 밴드갭 내 상태밀도의 정확성을 향상시키고, 실험적인 커패시턴스 측정 데이터만을 이용하여 반복적인 과정(iteration procedure)과 복잡한 계산(complicated calculation) 없이 진성 밴드갭 내 상태밀도를 간단하고 빠르게 추출하는 것을 그 요지로 한다.
도 1은 비정질 산화물 반도체 TFT에 대한 일 실시예의 사시도를 나타낸 것으로, 이하 본 발명에서는 비정질 산화물 반도체 TFT로 amorphous InGaZnO(a-IGZO) TFT의 사례를 예시하여 기술한다.
도 1을 참조하면, 비정질 산화물 반도체 TFT는 구동 전원을 인가하기 위한 전극들(게이트 전극, 소스 전극, 드레인 전극)(120, 150, 160), 게이트 절연층(130) 및 비정질 산화물 반도체층(active layer)(140)을 포함한다.
물론, 도 1에 도시하진 않았지만 비정질 산화물 반도체 TFT는 드레인 전극(150)과 소스 전극(160) 사이에 노출된 채널 또는 액티브 영역을 보호하기 위한 채널 보호층을 포함할 수도 있다.
게이트 전극(120)은 기판(110) 상의 일부에 형성되고, 드레인 전극(150) 및 소스 전극(160)과 일부 영역이 오버랩되어 형성된다. 예컨대, 도 1에 도시된 LOV는 게이트 전극(120)과 드레인 전극(150), 소스 전극(160) 간의 오버랩되는 길이를 의미한다.
이 때, 게이트 전극(120)은 일정 길이로 형성될 수 있다.
게이트 절연층(130)은 게이트 전극(120)을 보호하고 게이트 전극(120)과 드레인 전극(150), 소스 전극(160)을 전기적으로 분리하기 위한 층으로, 미리 결정된 유전율(εOX)을 갖는 물질을 이용하여 미리 결정된 두께(TOX)만큼 형성된다.
이 때, 게이트 절연층(130)에 의해 커패시턴스(COX)가 형성될 수 있으며, 형성되는 커패시턴스(COX)는 게이트 절연층(130)의 물리적인 구조를 이용하여 획득될 수 있다. 즉, 게이트 절연층(130)에 의해 형성되는 커패시턴스(COX)는 게이트 절연층(130)에 사용되는 물질의 유전율과 두께를 이용하여 획득될 수 있으며, 해당 물질의 유전율(εOX)과 두께(TOX)의 비율(εOX / TOX)에 의해 획득될 수 있다.
비정질 산화물 반도체층(AOS; amorphous oxide semiconductor)(140)은 게이트 절연층(130) 상에 미리 결정된 유전율(εIGZO)을 갖는 물질을 이용하여 미리 결정된 두께(TIGZO)만큼 형성되며, 비정질 산화물 반도체층(140)은 액티브층으로 명명될 수도 있다.
이 때, 비정질 산화물 반도체층(140)에 대한 일 예로, a-IGZO일 수 있고, 비정질 산화물 반도체층(140)에 의해 커패시턴스(CIGZO)가 형성될 수 있으며, 형성되는 커패시턴스(CIGZO)는 비정질 산화물 반도체층(140)의 물리적인 구조를 이용하여 획득될 수 있다. 즉, 비정질 산화물 반도체층(140)에 의해 형성되는 커패시턴스(CIGZO)는 비정질 산화물 반도체층(140)에 사용되는 물질의 유전율과 두께를 이용하여 획득될 수 있으며, 해당 물질의 유전율(εIGZO)과 두께(TIGZO)의 비율(εIGZO / TIGZO)에 의해 획득될 수 있다.
드레인 전극(150)과 소스 전극(160)은 게이트 절연층(130)의 일부 상에 형성되며, 드레인 전극(150)과 소스 전극(160)은 일정 간격(Lm)만큼 이격되어 형성된다. 즉, 드레인 전극(150)과 소스 전극(160)은 물리적인 채널 길이(metallurgical channel length)(Lm)만큼 이격되어 형성된다.
이 때, 드레인 전극(150)과 소스 전극(160)은 일정 폭(W)을 가지도록 형성될 수 있다.
본 발명은 이와 같은 기하학적 구조 또는 물리적인 구조를 가지는 비정질 산화물 반도체 TFT의 진성 밴드갭 내 상태밀도를 추출하고자 하는 것으로, 게이트 전압에 따라 달라지는 채널의 전도도(conductivity)를 고려하여 밴드갭 내 상태밀도를 추출하는데 사용되는 볼륨 값을 게이트 전압에 따라 계산하고, 계산된 게이트 전압에 따른 볼륨 값을 이용하여 진성 밴드갭 내 상태밀도를 추출하고자 하는 것이다.
이런 본 발명에 따른 비정질 산화물 반도체 TFT의 진성 밴드갭 내 상태밀도를 추출하는 방법에 대해 도 2 내지 도 9를 참조하여 설명한다.
도 2는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 진성 밴드갭 내 상태밀도 추출 방법에 대한 동작 흐름도를 나타낸 것이다.
도 2를 참조하면, 본 발명에 따른 방법은 비정질 산화물 반도체 TFT의 게이트 전압에 따른 커패시턴스를 측정한다(S210).
여기서, 커패시턴스는 측정 수단 예를 들어, Agilent 4156C semiconductor parameter analyzer나 HP4284 LCR meter를 이용하여 측정할 수 있으며, 이 뿐만 아니라 이에 상응하는 다양한 측정 수단이 활용될 수 있음은 물론이다.
게이트 전압에 따른 커패시턴스가 측정되면, 측정된 커패시턴스를 이용하여 게이트 전압에 따른 채널의 전도 계수(conduction factor)를 추출한다(S220).
이 때, 측정된 커패시턴스가 암실에서 측정된 커패시턴스와 광원 조사에 의해 측정된 커패시턴스가 존재하는 경우에는 암실에서 측정된 커패시턴스를 이용하여 게이트 전압에 따른 채널의 전도 계수를 추출할 수 있으며, 이에 대해서는 도 3에서 상세히 설명한다.
여기서, 채널의 전도 계수를 추출하는 과정에 대해 도 4 내지 도 6을 참조하여 설명한다.
도 4는 TFT의 측정된 커패시턴스에 대한 일 예의 그래프를 나타낸 것으로, 게이트 전극과 소스 전극 간 커패시턴스(G to S), 게이트 전극과 드레인 전극 간 커패시턴스(G to D), 게이트 전극과 공통으로 묶인 소스 전극/드레인 전극 간 커패시턴스(G to S/D)를 측정한 그래프이다.
도 4의 그래프는 측정된 커패시턴스(CG)를 전체 커패시턴스의 최대 값(Cmax)로 노말라이즈한 그래프로서, 측정된 커패시턴스는 도시된 바와 같이, 게이트 전압(VG)이 TFT가 오프되는 VOFF 전압보다 작은 구간에서는 전체 커패시턴스의 최소 값(Cmin)을 가지면서, 측정된 커패시턴스의 최소 값은 커패시턴스를 측정하는 배열 형태(configuration)에 크게 좌우되는 것을 알 수 있다. 이와 같이 VOFF 전압보다 작은 구간에서 측정된 커패시턴스가 상이한 것은 액티브 영역이 완전히 공핍(depletion)되어 소스 전극과 게이트 전극의 연결이 끊긴 상태가 되기 때문이다.
따라서, 도 5a에 도시된 게이트 전압에 따른 저항과 커패시턴스를 포함하는 모델을 통해 알 수 있듯이, 게이트 전압이 VOFF 전압보다 작은 컷 오프(cut-off) 상태에서 액티브 영역은 전체 커패시턴스에 영향을 주지 않는 것을 알 수 있으며, 이로 인해 채널의 전도 계수(α)가 0에 가까운 것을 알 수 있다. 그리고, 게이트 전극과 소스 전극 그리고 게이트 전극과 드레인 전극 간에 오버랩되는 부분의 커패시턴스는 오버랩 커패시턴스(Cov=Cov,S+Cov,D)로 모델링될 수 있다.
반면, 최대 커패시턴스는 도 4를 통해 커패시턴스를 측정하는 배열 형태(configuration)와는 무관하게 동일한 것을 알 수 있는데, 이는 도 5c에 도시된 바와 같이 게이트 전압이 문턱 전압(VT)보다 큰 경우 축적 모드(accumulation mode)에 의하여, 소스 전극과 드레인 전극 사이의 액티브 영역(또는 채널 영역)이 전도성(conductive)으로 변화되고, 따라서 커패시턴스의 측정 배열 형태와 무관하게 전체 커패시턴스에 영향을 주기 때문이다. 따라서, 게이트 전압이 문턱 전압(VT)보다 큰 경우 채널의 전도 계수(α)가 1에 가까운 것을 알 수 있다.
그리고, 게이트 전압이 VOFF 전압과 VT 전압 사이(VOFF<VG<VT)인 경우 액티브 영역은 부분적으로 전도성을 가지게 되고, 이는 도 5b에 도시된 바와 같이 액티브 영역을 저항과 커패시턴스로 모델링할 수 있다. 따라서, VOFF<VG<VT에서 측정된 커패시턴스는 소스 전극과 드레인 전극 가까이에 형성된 커패시턴스에 의해 결정된다.
VOFF<VG<VT에서, 채널의 전도성은 게이트 전압이 증가하면서 증가하며, 채널의 전도 계수(α(VG))는 전체 커패시턴스 중 액티브 영역의 채널 커패시턴스(CCH)와 직관적으로 매핑될 수 있다. 본 발명에서, 채널 커패시턴스(CCH)를 액티브 영역 중 소스 전극 측에 형성되는 커패시턴스 C?H,S(VG)와 드레인 전극 측에 형성되는 커패시턴스 C?H,D(VG)의 합으로 가정하고, 액티브 영역에서 소스 전극과 드레인 전극은 대칭 구조를 가지고 있기 때문에 액티브 영역 중 소스 전극 측에 커패시턴스가 형성되는 길이(Leff(VG)/2)와 드레인 전극 측에 커패시턴스가 형성되는 길이(Leff(VG)/2)가 동일하다고 볼 수 있다. 즉, Leff(VG)는 게이트 전압에 의한 채널 전도성에 의하여 액티브 영역 중 커패시턴스가 형성되는 길이를 의미하는 것으로, 게이트 전압이 문턱 전압보다 크게 되면 액티브 영역 전체에 커패시턴스가 형성되기 때문에 Leff(VG)는 소스 전극과 드레인 전극 간의 물리적인 길이(Lm)가 된다.
따라서, 측정된 커패시턴스(CG)는 채널 커패시턴스(CCH)와 오버랩 커패시턴스(Cov)의 합으로 표현될 수 있으며, VOFF<VG<VT에서 액티브 영역 또는 채널 영역에 대한 채널 전도 계수 α(VG)와 Leff(VG)는 아래 <수학식 1>, <수학식 2>와 같이 나타낼 수 있다.
[수학식 1]
Figure 112013085687024-pat00001

여기서, CG(VG)는 게이트 전압에 따라 측정된 커패시턴스를 의미하고, Cov는 게이트 전극과 소스 전극 간의 오버랩 커패시턴스와 게이트 전극과 드레인 전극 간의 오버랩 커패시턴스의 합을 의미하고, Cox는 게이트 절연층에 의해 형성되는 커패시턴스로서, 게이트 절연층에 사용되는 물질의 유전율(εOX)과 두께(TOX)의 비율(εOX / TOX)에 의해 획득될 수 있고, W는 드레인 전극 또는 소스 전극의 폭을 의미하고, Lm은 소스 전극과 드레인 전극 간의 물리적인 길이를 의미한다. 이와 같이, 채널의 전도 계수는 측정된 커패시턴스 뿐만 아니라 TFT의 물리적인 구조 파라미터들을 고려하여 추출될 수 있다.
[수학식 2]
Figure 112013085687024-pat00002

상기 수학식 1을 이용하여 도 6에 도시된 게이트 전압에 따른 채널 전도 계수를 추출할 수 있다.
다시 도 2를 참조하여, 도 6과 같이 게이트 전압에 따른 채널의 전도 계수가 추출되면 추출된 채널의 전도 계수를 이용하여 진성 밴드갭 내 상태밀도를 추출하는데 사용되는 볼륨 값을 계산한다(S230).
이 때, 종래 방법에서의 볼륨 값은 소스 전극과 드레인 전극의 폭(W), 소스 전극과 드레인 전극 간의 물리적인 길이(Lm), 액티브 층의 두께(TIGZO)의 곱으로 계산되는 반면, 본 발명에서의 볼륨 값은 소스 전극과 드레인 전극 간의 물리적인 길이(Lm)를 채널의 전도 계수를 이용한 진성 상태밀도를 추출하기 위한 길이(이하, "진성 길이"로 칭함)로 대체하여 계산할 수 있다.
진성 길이는 Leff(VG)일 수도 있지만, 게이트 전극과 소스 전극 그리고 게이트 전극과 드레인 전극의 오버랩되는 영역에서의 트랩에 의해 상태밀도에 영향을 줄 수 있기 때문에 대체되는 진성 길이는 아래 <수학식 3>과 같이 나타낼 수도 있다.
[수학식 3]
Figure 112013085687024-pat00003

여기서, LDOS(VG)는 게이트 전압에 따른 진성 길이를 의미하고, Lov는 게이트 전극과 소스 전극 또는 게이트 전극과 드레인 전극의 오버랩되는 길이를 의미한다.
따라서, 본 발명에서 진성 상태밀도를 계산하기 위해 사용되는 볼륨 값은 소스 전극과 드레인 전극의 폭(W), 게이트 전압에 따른 진성 길이(LDOS(VG)), 액티브 층의 두께(TIGZO)의 곱으로 계산된다.
게이트 전압에 따른 볼륨 값이 계산되면, 계산된 게이트 전압에 따른 볼륨 값을 이용하여 진성 밴드갭 내 상태밀도를 추출한다(S240).
이와 같이, 본 발명에서 추출되는 진성 밴드갭 내 상태밀도는 채널의 전도 계수만을 고려하여 계산된 볼륨 값을 이용하여 추출될 수도 있지만, 채널의 전도 계수와 게이트 전극과 소스 전극 또는 게이트 전극과 드레인 전극 간 오버랩되는 길이를 고려하여 계산된 볼륨 값을 이용하여 추출될 수도 있다.
이런 본 발명은 볼륨 값을 사용하여 상태밀도를 추출하는 모든 방법에 적용될 수 있다. 예컨대, 본 발명은 커패시턴스-전압 측정에 의해 밴드갭 내 상태밀도를 추출하는 방법, 광원 조사 유무에 의해 측정된 커패시턴스를 이용하여 밴드갭 내 상태밀도를 추출하는 방법, 전류-전압 측정에 의해 밴드갭 내 상태밀도를 추출하는 방법, 컨덕턴스를 이용하여 밴드갭 내 상태밀도를 추출하는 방법, 미분 이상계수를 이용하여 밴드갭 내 상태밀도를 추출하는 방법 등 밴드갭 내 상태밀도를 추출하는 모든 방법에 적용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 진성 밴드갭 내 상태밀도 추출 방법에 대한 동작 흐름도를 나타낸 것으로, 광원 조사 유무에 의해 측정된 커패시턴스를 이용하여 진성 밴드갭 내 상태밀도를 추출하는 방법에 대한 동작 흐름도를 나타낸 것이다.
도 3을 참조하면, 본 발명에 따른 방법은 비정질 산화물 반도체 TFT에 대하여 암실에서 게이트 전압에 따른 커패시턴스(이하, "암실 커패시턴스"라 칭함)을 측정하고, 미리 결정된 단일 광원을 TFT에 조사하여 게이트 전압에 따른 커패시턴스(이하, "광 반응 커패시턴스"라 칭함)를 측정한다(S310, S320).
단계 S310과 S320은 상황에 따라 그 수행 순서가 반대로 이루어질 수도 있다.
여기서, 커패시턴스는 측정 수단 예를 들어, Agilent 4156C semiconductor parameter analyzer나 HP4284 LCR meter를 이용하여 측정할 수 있으며, 이 뿐만 아니라 이에 상응하는 다양한 측정 수단이 활용될 수 있음은 물론이다.
단계 S320에서 비정질 산화물 반도체 TFT로 조사되는 단일 광원은 TFT의 에너지 밴드갭 보다 작은 범위의 에너지 예를 들어, 2.6[eV]의 에너지를 가지는 단일 광원일 수 있으며, 도 7에 도시된 일 예와 같이 2.6[eV]의 에너지를 가지는 녹색(green) 광원의 유무를 이용하여 암실 커패시턴스와 광 반응 커패시턴스를 측정할 수 있다.
비정질 산화물 반도체 TFT는 단일 광원 예를 들어, 532[nm]의 파장과 2.6[eV]의 에너지(Eph)를 가지는 녹색 단일 광원이 조사되면 광에 의한 여기(photonic excitation)로 인하여 특정 에너지 범위(EC-Eph<E<EF) 내의 국소 트랩(localized traps)으로부터 전자(localized trapped electron)가 생성되고, 생성된 전자로 인하여 게이트 전압에 따른 커패시턴스 특성이 달라지게 된다.
이 때, 평탄 전압(VFB) 이전 영역의 공핍 바이어스(depletion bias)(VOFF<VG<VFB)가 인가된 비정질 산화물 반도체 TFT에서는 단일 광원이 조사되면 밴드갭 내 도너 상태밀도(gD(E))의 트랩으로부터 여기된 자유 전자(free electron from donor-like state)에 의한 광 반응 전하가 주요(dominant)하고, 평탄 전압(VFB)과 문턱 전압(VT) 사이의 게이트 전압(VFB<VG<VT)이 인가되는 축적 모드(accumulation mode)의 비정질 산화물 반도체 TFT에서는 단일 광원이 조사되면 밴드갭 내 억셉터 상태밀도(gA(E))의 트랩으로부터 여기된 자유 전자(free electron from acceptor-like state)에 의한 광 반응 전하가 주요(dominant)하게 된다.
단계 S310에서 측정된 암실 커패시턴스를 이용하여 게이트 전압에 따른 채널의 전도 계수를 추출하고, 추출된 채널의 전도 계수를 이용하여 게이트 전압에 따른 볼륨 값을 계산한다(S330, S340).
단계 S330과 S340이 광 반응 커패시턴스를 측정하는 단계 이후에 수행되는 것으로 도시하였지만, 이에 한정하지 않고 단계 S350 또는 S360 이후에 수행될 수도 있다.
여기서, 채널의 전도 계수를 추출하는 방법과 게이트 전압에 따른 볼륨 값을 계산하는 방법은 도 2, 도 4 내지 도 6에서 상세히 설명하였기에 여기서는 그 설명을 생략한다.
채널의 전도 계수를 이용하여 게이트 전압에 따른 볼륨 값이 계산되면 평탄 전압(VFB) 이전 영역과 이후 영역에 대해 상이한 커패시턴스 모델을 적용한다(S350).
예컨대, 평탄 전압 이전 영역에 대해 도 8a에 도시된 제1 커패시턴스 모델을 적용하고, 평탄 전압 이후 영역에 대해 도 8b에 도시된 제2 커패시턴스 모델을 적용한다.
도 8a에 도시된 바와 같이, 평탄 전압 이전의 공핍 바이어스(VG<<VFB)가 인가될 때의 제1 커패시턴스 모델은 공핍 영역(depletion region)에 의해 형성되는 공핍 커패시턴스(Cdep), 비정질 산화물 반도체층인 액티브 영역에 의해 형성되는 액티브 커패시턴스(CIGZO)와 단일 광원의 조사에 의해 밴드갭 내 전체 상태밀도 중 도너 상태밀도의 국소 트랩으로부터 생성되는 광 반응 도너 커패시턴스(Cph ,D) 그리고, 게이트 절연층에 의해 형성되는 커패시턴스(Cox)를 포함하고, 공핍 커패시턴스(Cdep)와 광 반응 도너 커패시턴스(Cph ,D)는 병렬로 연결된다.
반면, 도 8b에 도시된 바와 같이, 평탄 전압 이후의 축적 모드에 대한 게이트 바이어스(VG>VFB)가 인가될 때의 제2 커패시턴스 모델은 축적 영역(accumulation region)에 의해 형성되는 축적 커패시턴스(Cacc)와 단일 광원의 조사에 의해 밴드갭 내 전체 상태밀도 중 억셉터 상태밀도의 국소 트랩으로부터 생성되는 광 반응 억셉터 커패시턴스(Cph ,A) 그리고, 게이트 절연층에 의해 형성되는 커패시턴스(Cox)를 포함하고, 축적 커패시턴스(Cacc)와 광 반응 억셉터 커패시턴스(Cph,A)는 병렬로 연결된다.
단계 S350에 의해 상이한 커패시턴스 모델이 적용되면, 단계 S310과 S320에서 측정된 암실 커패시턴스, 광 반응 커패시턴스와 제1 커패시턴스 모델에 기초하여 광 반응 도너 커패시턴스를 계산하고, 계산된 광 반응 도너 커패시턴스와 단계 S340에서 계산된 게이트 전압에 따른 볼륨 값에 기초하여 진성 밴드갭 내 도너 상태밀도를 추출한다(S360, S370).
이하, 광 반응 도너 커패시턴스를 계산하고, 계산된 광 반응 도너 커패시턴스와 채널의 전도 계수에 의해 계산된 볼륨 값을 이용하여 진성 밴드갭 내 도너 상태밀도를 추출하는 과정을 수학식을 참조하여 설명하면 다음과 같다.
평탄 전압 이전 영역에서의 게이트 전압(VG)에 따라 측정된 암실 커패시턴스(CmD)와 광 반응 커패시턴스(CmP)는 아래 <수학식 4>, <수학식 5>와 같이 나타낼 수 있다.
[수학식 4]
Figure 112013085687024-pat00004

[수학식 5]
Figure 112013085687024-pat00005

여기서, 오버랩 커패시턴스(COV)는 아래 <수학식 6>과 같이 나타낼 수 있다.
[수학식 6]
Figure 112013085687024-pat00006

여기서, 커패시턴스 CIGZO는 비정질 산화물 반도체 층 즉, 액티브 층에 사용되는 물질의 유전율(εIGZO)과 두께(TIGZO)의 비율(εIGZO / TIGZO)에 의해 획득될 수 있다. 상기 수학식 4과 수학식 5를 이용하여 계산되는 광 반응 도너 커패시턴스(Cph,D)는 아래 <수학식 7>과 같이 나타낼 수 있다.
[수학식 7]
Figure 112013085687024-pat00007

특정 에너지 레벨에 대한 진성 밴드갭 내 도너 상태밀도(gD(E))는 수학식 7에서 계산된 광 반응 도너 커패시턴스와 단계 S340에서 계산된 게이트 전압에 따른 볼륨 값을 이용하여 추출될 수 있는데, 아래 <수학식 8>과 <수학식 9>를 통해 추출될 수 있다.
[수학식 8]
Figure 112013085687024-pat00008

[수학식 9]
Figure 112013085687024-pat00009

여기서, ΔCph ,D는 평탄 전압 이전 영역에서 계산된 광 반응 도너 커패시턴스를 게이트 전압에 따라 미분한 것을 의미하며, LDOS(VG)는 게이트 전압에 따른 진성 길이를 의미하고, VG1과 VG2는 VOFF와 평탄 전압(VFB) 사이의 게이트 전압을 의미한다.
수학식 8과 수학식 9를 통해 알 수 있듯이, 진성 밴드갭 내 도너 상태밀도 (gD(E))는 광 반응 도너 커패시턴스의 미분과 채널 전도 계수를 이용하여 계산된 볼륨 값을 통해 추출할 수 있으며, 광 반응 도너 커패시턴스는 측정된 암실 커패시턴스와 광 반응 커패시턴스 그리고 비정질 산화물 반도체 TFT의 물리적인 구조 파라미터를 이용하여 계산될 수 있기 때문에 본 발명에서의 진성 밴드갭 내 도너 상태밀도는 결과적으로 실험적으로 측정된 값을 통해 추출될 수 있는 것을 알 수 있다. 즉, 진성 밴드갭 내 도너 상태밀도는 측정된 커패시턴스 중 평탄 전압 이전 영역의 커패시턴스, 물리적인 구조 파라미터들과 게이트 전압에 따른 채널의 전도 계수를 이용하여 추출할 수 있다..
진성 밴드갭 내 도너 상태밀도가 추출되면 측정된 암실 커패시턴스, 광 반응 커패시턴스 및 제2 커패시턴스 모델에 기초하여 광 반응 억셉터 커패시턴스를 계산하고, 계산된 광 반응 억셉터 커패시턴스와 단계 S340에서 계산된 게이트 전압에 따른 볼륨 값에 기초하여 진성 밴드갭 내 억셉터 상태밀도를 추출한다(S380, S390).
이하, 광 반응 억셉터 커패시턴스를 계산하고, 계산된 광 반응 억셉터 커패시턴스와 채널의 전도 계수에 의해 계산된 볼륨 값을 이용하여 진성 밴드갭 내 억셉터 상태밀도를 추출하는 과정을 수학식을 참조하여 설명하면 다음과 같다.
평탄 전압 이후 영역에서의 게이트 전압(VG)에 따라 측정된 암실 커패시턴스(CmD)와 광 반응 커패시턴스(CmP)는 아래 <수학식 10>, <수학식 11>과 같이 나타낼 수 있다.
[수학식 10]
Figure 112013085687024-pat00010

[수학식 11]
Figure 112013085687024-pat00011

상기 수학식 10과 수학식 11을 이용하여 광 반응 억셉터 커패시턴스(Cph,A)를 계산할 수 있으며, 계산되는 광 반응 억셉터 커패시턴스(Cph,A)는 아래 <수학식 12>와 같이 나타낼 수 있다.
[수학식 12]
Figure 112013085687024-pat00012

특정 에너지 레벨에 대한 진성 밴드갭 내 억셉터 상태밀도(gA(E))는 수학식 12에서 계산된 광 반응 억셉터 커패시턴스와 단계 S340에서 계산된 게이트 전압에 따른 볼륨 값을 이용하여 추출될 수 있는데, 아래 <수학식 13>과 <수학식 14>를 통해 추출될 수 있다.
[수학식 13]
Figure 112013085687024-pat00013

[수학식 14]
Figure 112013085687024-pat00014

여기서, ΔCph ,A는 평탄 전압 이후 영역에서 계산된 광 반응 억셉터 커패시턴스를 게이트 전압에 따라 미분한 것을 의미하고, VG3과 VG4는 평탄 전압(VFB)과 문턱 전압(VT) 사이의 게이트 전압을 의미한다.
수학식 13과 수학식 14를 통해 알 수 있듯이, 진성 밴드갭 내 억셉터 상태밀도(gA(E)) 또한 광 반응 억셉터 커패시턴스의 미분과 채널 전도 계수를 이용하여 계산된 볼륨 값을 통해 추출할 수 있으며, 광 반응 억셉터 커패시턴스는 측정된 암실 커패시턴스와 광 반응 커패시턴스 중 평탄 전압 이후 영역의 커패시턴스와 물리적인 구조 파라미터들을 이용하여 계산될 수 있기 때문에 본 발명에서의 진성 밴드갭 내 억셉터 상태밀도는 결과적으로 실험적으로 측정된 값을 통해 추출될 수 있는 것을 알 수 있다. 즉, 진성 밴드갭 내 억셉터 상태밀도는 측정된 커패시턴스 중 평탄 전압 이후 영역의 커패시턴스, 물리적인 구조 파라미터들과 게이트 전압에 따른 채널의 전도 계수를 이용하여 추출할 수 있다.
도 4의 과정을 통해 추출된 본 발명에 따른 진성 밴드갭 내 도너 상태밀도와 진성 밴드갭 내 억셉터 상태밀도는 도 9에 도시된 바와 같이, 본 발명의 채널 전도 계수를 이용하여 계산된 볼륨 값을 적용한 경우(본 발명)가 종래의 소스 전극과 드레인 전극 간의 물리적인 길이를 이용하여 계산된 볼륨 값을 적용한 경우(MPCV)에 비하여 정확성이 더 뛰어난 것을 알 수 있다.
또한, 본 발명에 의해 추출된 진성 밴드갭 내 도너 상태밀도와 진성 밴드갭 내 억셉터 상태밀도는 지수 형태(exponential form)로 테일 상태(tail state; gTD(E), gTA(E))와 딥 상태(deep state; gDD(E), gDA(E))가 중첩(superposition)되게 모델링 될 수 있다.
이 때, 본 발명의 방법에 의해 추출된 밴드갭 내 도너 상태밀도와 밴드갭 내 억셉터 상태밀도는 아래 <수학식 15>, <수학식 16>과 같이 테일 상태와 딥 상태가 지수 형태로 중첩되게 모델링(model)될 수 있다.
[수학식 15]
Figure 112013085687024-pat00015
[수학식 16]
Figure 112013085687024-pat00016

여기서, NDD는 딥 상태(deep state)에 위치한 도너 상태밀도를 의미하고, k는 기 설정된 값으로 볼츠만(Boltzmann) 상수를 의미하고, NTD는 테일 상태(tail state)에 위치한 도너 상태밀도를 의미하고, kTDD는 도너 상태밀도에 대한 딥 상태(deep state)의 특성에너지를 의미하고, kTTD는 도너 상태밀도에 대한 테일 상태(tail state)의 특성에너지를 의미하고, NDA는 딥 상태(deep state)에 위치한 억셉터 상태밀도를 의미하고, NTA는 테일 상태(tail state)에 위치한 억셉터 상태밀도를 의미하고, kTDA는 억셉터 상태밀도에 대한 딥 상태(deep state)의 특성에너지를 의미하고, kTTA는 억셉터 상태밀도에 대한 테일 상태(tail state)의 특성에너지를 의미한다.
예컨대, 도 9a에 도시된 바와 같이, 본 발명에 의해 추출된 진성 밴드갭 내 도너 상태밀도는 수학식 15에 의해 모델링된 모델(model)로 표현될 수 있고, 도 9b에 도시된 바와 같이, 본 발명에 의해 추출된 진성 밴드갭 내 억셉터 상태밀도 또한 수학식 16에 의해 모델링된 모델(model)로 표현될 수 있다.
이와 같이, 본 발명에 따른 방법은 게이트 전압에 따른 채널의 전도 계수를 이용하여 볼륨 값을 계산하고, 계산된 볼륨 값에 기초하여 진성 밴드갭 내 도너 상태밀도와 진성 밴드갭 내 억셉터 상태밀도를 추출할 수 있으며, 채널의 전도 계수를 고려함으로써, 추출되는 상태밀도의 정확성을 향상시킬 수 있다.
또한, 본 발명은 실험적인 측정 데이터만을 이용하여 진성 밴드갭 내 상태밀도를 추출할 수 있으며, 반복적인 과정(iteration procedure)과 복잡한 계산(complicated calculation) 없이 실험적인 측정 데이터만을 이용하여 진성 밴드갭 내 상태밀도를 간단하고 빠르게 추출할 수 있기 때문에 구조(structure), 재료(material), 공정에 의존적인 밴드갭 내 전체 상태밀도의 로버스트 특성을 획득하는데 강력한 툴로 사용될 수 있다.
나아가, 본 발명은 소자의 재료 구성, 동작환경, 제조공정, 기하학적 구조(또는 물리적인 구조), 및 인가된 전압에 따른 변화와 이들의 의존도를 모두 반영하는 것으로서 공정 개발을 통한 소자성능 최적화 및 신뢰성 확보에 매우 유용하게 사용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 진성 밴드갭 내 상태밀도 추출 장치에 대한 구성을 나타낸 것이다.
도 10을 참조하면, 본 발명에 따른 장치(1000)는 측정부(1010), 전도 계수 추출부(1020) 및 상태밀도 추출부(1030)를 포함한다.
측정부(1010)는 비정질 산화물 반도체 TFT의 게이트 전압에 따른 커패시턴스를 측정한다.
물론, 측정부(1010)는 상황에 따라 암실에서 비정질 산화물 반도체 TFT의 게이트 전압에 따른 암실 커패시턴스를 측정하고, 미리 결정된 파장의 단일 광원을 TFT에 조사하여 TFT의 광 반응 커패시턴스를 측정할 수도 있다.
이 때, 측정부(1010)는 Agilent 4156C semiconductor parameter analyzer나 HP4284 LCR meter 등의 측정 수단을 이용하여 암실 커패시턴스와 광 반응 커패시턴스를 측정할 수 있다.
전도 계수 추출부(1020)는 측정부에 의해 측정된 커패시턴스 예를 들어, 암실 커패시턴스를 이용하여 게이트 전압에 따른 채널의 전도 계수를 추출한다.
이 때, 전도 계수 추출부(1020)는 도 2에서 기술한 방식을 통해 채널의 전도 계수를 추출할 수 있으며, 추출되는 채널의 전도 계수는 게이트 전압이 VOFF 보다 작은 경우에는 0이 되고, VT 보다 큰 경우에는 1이 되며, VOFF<VG<VT 경우에는 상술한 수학식 1과 같이 될 수 있다.
상태밀도 추출부(1030)는 전도 계수 추출부(1020)에 의해 추출된 채널의 전도 계수에 기초하여 진성 밴드갭 내 상태밀도를 추출한다.
이 때, 상태밀도 추출부(1030)는 추출된 채널의 전도 계수를 이용하여 게이트 전압에 따른 볼륨 값을 계산할 수 있으며, 볼륨 값은 채널의 전도 계수와 소스 전극과 드레인 전극 간의 물리적인 길이를 고려하여 계산된 진성 길이를 이용하여 계산될 수도 있고, 채널의 전도 계수와 오버랩되는 길이(Lov)를 고려하여 계산된 진성 길이를 이용하여 계산될 수도 있다.
물론, 상태밀도 추출부(1030)는 광원 조사 유무에 의해 측정된 커패시턴스를 이용하여 진성 밴드갭 내 상태밀도를 추출하는 경우 비정질 산화물 반도체 TFT의 평탄 전압 이전 영역과 이후 영역에 대해 미리 결정된 상이한 커패시턴스 모델을 적용하고, 적용된 커패시턴스 모델과 측정된 암실 커패시턴스 및 광 반응 커패시턴스를 이용하여 계산된 광 반응 도너 커패시턴스와 광 반응 억셉터 커패시턴스를 계산한 후 계산된 광 반응 도너 커패시턴스와 계산된 볼륨 값을 이용하여 진성 밴드갭 내 도너 상태밀도를 추출하며, 계산된 광 반응 억셉터 커패시턴스와 계산된 볼륨 값을 이용하여 진성 밴드갭 내 억셉터 상태밀도를 추출할 수 있다. 이에 대한 상세한 설명은 도 4에서 설명하였기에 여기서 그 설명은 생략한다.
그리고, 본 발명에 따른 장치가 도 2 내지 도 9에서 설명한 기능을 모두 포함할 수 있다는 것은 이 기술 분야에 종사하는 당업자에게 있어서 자명하다.
본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (7)

  1. 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법에 있어서,
    상기 박막 트랜지스터의 게이트 전압에 따른 커패시턴스를 측정하는 단계;
    상기 측정된 상기 커패시턴스를 이용하여 상기 게이트 전압에 따른 채널의 전도 계수(conduction factor)를 추출하는 단계; 및
    상기 추출된 상기 채널의 전도 계수에 기초하여 진성 밴드갭 내 상태밀도를 추출하는 단계
    를 포함하는 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법.
  2. 제1항에 있어서,
    상기 진성 밴드갭 내 상태밀도를 추출하는 단계는
    상기 박막 트랜지스터의 게이트 전극과 소스 전극 간의 오버랩(overlap)되는 길이, 상기 게이트 전극과 드레인 전극 간의 오버랩되는 길이를 더 고려하여 상기 진성 밴드갭 내 상태밀도를 추출하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법.
  3. 제1항에 있어서,
    상기 진성 밴드갭 내 상태밀도를 추출하는 단계는
    상기 박막 트랜지스터의 소스 전극과 드레인 전극 간의 물리적인 길이를 상기 채널의 전도 계수를 변수로 하는 길이로 대체하여, 상기 채널의 전도 계수를 고려한 상기 진성 밴드갭 내 상태밀도를 추출하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법.
  4. 제1항에 있어서,
    상기 전도 계수를 추출하는 단계는
    상기 박막 트랜지스터의 물리적인 구조 파라미터들을 더 고려하여 상기 채널의 전도 계수를 추출하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 방법.
  5. 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 장치에 있어서,
    상기 박막 트랜지스터의 게이트 전압에 따른 커패시턴스를 측정하는 측정부;
    상기 측정된 상기 커패시턴스를 이용하여 상기 게이트 전압에 따른 채널의 전도 계수(conduction factor)를 추출하는 전도 계수 추출부; 및
    상기 추출된 상기 채널의 전도 계수에 기초하여 진성 밴드갭 내 상태밀도를 추출하는 상태밀도 추출부
    를 포함하는 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 장치.
  6. 제5항에 있어서,
    상기 상태밀도 추출부는
    상기 박막 트랜지스터의 게이트 전극과 소스 전극 간의 오버랩(overlap)되는 길이, 상기 게이트 전극과 드레인 전극 간의 오버랩되는 길이를 더 고려하여 상기 진성 밴드갭 내 상태밀도를 추출하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 장치.
  7. 제5항에 있어서,
    상기 상태밀도 추출부는
    상기 박막 트랜지스터의 소스 전극과 드레인 전극 간의 물리적인 길이를 상기 채널의 전도 계수를 변수로 하는 길이로 대체하여, 상기 채널의 전도 계수를 고려한 상기 진성 밴드갭 내 상태밀도를 추출하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 진성 밴드갭 내 상태밀도 추출 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101557935B1 (ko) 2014-12-24 2015-10-08 국민대학교산학협력단 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 수직방향 결정립 경계 위치를 추적하는 장치 및 방법
KR101684149B1 (ko) * 2015-07-14 2016-12-07 한국과학기술원 부유 기판구조를 갖는 mos 트랜지스터에서 게이트 전압에 의존하는 반전전하층의 길이를 보정하여 정확한 진성 이동도를 추출하는 방법 및 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100135049A (ko) * 2009-06-16 2010-12-24 삼성전자주식회사 비정질 반도체 ｔｆｔ의 전기적 특성을 산출하는 방법 및 장치
KR20120020013A (ko) * 2010-08-27 2012-03-07 삼성전자주식회사 비정질 반도체 박막 트랜지스터(ｔｆｔ)의 전기적 특성을 산출하는 방법 및 장치
KR20120139030A (ko) * 2011-06-16 2012-12-27 삼성디스플레이 주식회사 박막 트랜지스터의 파라메터 산출방법 및 이를 수행하는 산출장치
KR20130010518A (ko) * 2011-07-18 2013-01-29 국민대학교산학협력단 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법 및 그 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100135049A (ko) * 2009-06-16 2010-12-24 삼성전자주식회사 비정질 반도체 ｔｆｔ의 전기적 특성을 산출하는 방법 및 장치
KR20120020013A (ko) * 2010-08-27 2012-03-07 삼성전자주식회사 비정질 반도체 박막 트랜지스터(ｔｆｔ)의 전기적 특성을 산출하는 방법 및 장치
KR20120139030A (ko) * 2011-06-16 2012-12-27 삼성디스플레이 주식회사 박막 트랜지스터의 파라메터 산출방법 및 이를 수행하는 산출장치
KR20130010518A (ko) * 2011-07-18 2013-01-29 국민대학교산학협력단 비정질 산화물 반도체 박막 트랜지스터의 커패시턴스 모델링 방법 및 그 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101557935B1 (ko) 2014-12-24 2015-10-08 국민대학교산학협력단 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 수직방향 결정립 경계 위치를 추적하는 장치 및 방법
KR101684149B1 (ko) * 2015-07-14 2016-12-07 한국과학기술원 부유 기판구조를 갖는 mos 트랜지스터에서 게이트 전압에 의존하는 반전전하층의 길이를 보정하여 정확한 진성 이동도를 추출하는 방법 및 장치

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