JP4448533B2 - 半導体素子パラメータ抽出方法 - Google Patents
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Description
ラフネス散乱移動度は、反転層電荷とゲート酸化膜界面の相互作用で決まるため、反転層の電荷中心とゲート絶縁膜との距離に依存する。また、この距離はゲート絶縁膜に垂直方向の電界によって変化する。したがって図3および図4で表されるようなバルク型MOSFETでは、移動度の散乱因子の依存性は通常、実効縦電界Eeffとよばれる量を軸にプロットした図を用いて評価される。ここで実効縦電界はチャネル中に形成された空乏層電荷密度をQdep、反転層電荷密度をQinv、シリコンの誘電率をεsiとするとき、以下の式によって表される。
この包絡線は、デバイス個々のゲート絶縁膜厚や不純物濃度によらず一定の値をとるためuniversal mobility curveとよばれ、これを抽出することによりラフネス散乱の素子パラメータは決定される。
一般に、図5、図6、図7、および図8で表されるような複数ゲート電極を有するトランジスタでは、バルク型トランジスタと同じ方法では実効縦電界を導出することが出来ないために移動度の実効縦電界依存性を評価することは困難であった。したがって、このようなトランジスタにおいてラフネス散乱素子パラメータを抽出する方法はこれまで知られてこなかった。
まず、各ゲートに1からnまでの番号を割り振り、j番目のゲートの電荷密度をQj、j番目のゲート界面に誘起される反転層電荷密度をQinvjと表記する。このときj番目のゲート界面における実効縦電界を以下の式で定義する。
一般に電磁気学において電圧は特定の基準値に対する変化量としてのみ意味を持つ量なので、(9)式中の各ゲート電極の電圧値は、ソースおよびドレイン電圧に対する相対値と解釈できる。したがって、(9)式で表される電圧値におけるトランジスタの内部の状態は(9)式のベクトルの各成分に同一の電圧を印加した次式で表される状態と同一であり
従って、split-CV法による測定でj番目のゲートに電圧Vjを与えてかつLow端子として測定する際には(13)式中X=−Vjとして測定すればj番目の電極に有限の電圧を与えた状態と同等の容量を計測することができる。さらに(13)式をXで微分すると(12)式の左辺はV0を変化させたもとでの容量も含む以下の式によっても表される。
ゲートの数がn個のトランジスタで各ゲート電圧が次式
(24)式の方程式はDirichet問題として広く知られている2次元Laplace方程式の境界値問題であり、以下の積分形で書き下される。
チャネル領域の反転層の電子または蓄積層の正孔の波動関数は以下のシュレディンガー方程式に従う。
また
n=2のダブルゲートトランジスタの一種である、SOTBトランジスタへの適用例について説明する。図12および図13にSilicon On Thin Buried Oxide(SOTBと略)トランジスタを図示する。このトランジスタはチャネルとシリコン基板が絶縁層によって分離されるSilicon On Insulatorトランジスタの一種であり、特長は、バックゲート電極側の絶縁膜が10 nm程度の薄いことを利用し、フロントゲート側にはチャネルを形成させてバックゲートはVt調節に使うことである。したがって実効縦電界はフロントゲートの側からみたもののみを抽出する。なおシリコンの面方位はゲートに垂直な方向を(100)面とする。
このときPoisson方程式は以下の解を持つ。
式8による定義によりEeff 1を以下のように書き換える。
図20では電圧V2を、V1を変化させたもとでの実効移動度をプロットした図である。これらの曲線によって出来る包絡線から移動度の素子パラメータは抽出される。なお、ここで、V2は、図中のVbgに対応し、図中のEeffはV1およびV2によって決定されるので、V1の変化は、Eeffの変化に対応する。
図7に示されるような、ゲートの数が3でチャネルの領域が直接基板に接しているトランジスタについては、図7の16aのゲートに電圧を印加したもとでは、Fang-Howard型変分波動関数 Ψ(x)=Axe−λx,(0≦x≦∞)
およびバルクトランジスタで用いられている計算手法を用い、16bのゲートに対して電圧を印加したもとでは、上記の式(46)、(47)で説明したゲートの数が二つの場合の計算を適用した。この結果実施の形態1と同様に電流電圧式を得、51段インバータによるリングオシレータの動作波形を再現した。
(実施の形態3)
図8に示されるような、ゲートの数が4のトランジスタについては、相対する二つのゲート間にのみ電圧を変化させ、残りのゲートは上記で説明したフラットバンド電圧を印加する条件下では、上記で説明したゲートの数が二つの場合の計算式(46)、(47)を適用することが出来る。また、四つのゲートに同時に電圧を印加した場合には、式(29)に従って波動関数は以下のようになる。
2…トランジスタから抽出した、各散乱機構による移動度、
3…素子パラメータ抽出用のトランジスタの移動度以外の素子パラメータ、
4…抽出した素子パラメータから、算出されるトランジスタの電流・電圧特性、
5…抽出した電流電圧特性のSPICEパラメータへの実装、
6…SPICEパラメータの回路シミュレータへの実装、
7…本発明実施例における回路シミュレータ実装用のラフネス散乱素子パラメータ抽出過程、
8…素子パラメータ抽出用のトランジスタの容量および電流電圧特性測定、
9…素子パラメータ抽出用のトランジスタの不純物濃度、構造パラメータの既知の値の入力、もしくはシミュレータへの初期値の入力、
10…数値シミュレーションによる容量特性の算出、
11…容量特性の計算値と測定値の比較、
12…蓄積層容量の計算値と測定値の比較からフラットバンド電圧を決定、
13…素子パラメータ抽出用のトランジスタの実効縦電界算出、
14…測定による素子パラメータ抽出用のトランジスタの移動度算出、
15…移動度を実効縦電界でプロットすることによりラフネス散乱素子パラメータを抽出、
16… ゲート電極、
16a…三つのゲートをもつトランジスタの、シリコン基板に平行なゲート電極、
16b…三つのゲートをもつトランジスタの、シリコン基板に垂直なゲート電極、
17…ゲート酸化膜、
18…ソースおよびドレイン電極、
19…シリコン基板、
20…複数ゲートを有するトランジスタのチャネル領域、
21…複数ゲートを有するトランジスタの上部ゲートに相対するゲート絶縁膜、
22…n個のゲートを有するトランジスタの各ゲート電極に印加する電圧を入力、
23…各ゲート電極における電荷密度の初期値を入力、
24…Poisson方程式を計算、
25…シュレディンガー方程式を計算しチャネルにおける電荷を算出、
26…Poisson方程式とシュレディンガー方程式の計算値から各ゲート電極の電荷密度を算出、
27…各ゲート電極の電荷密度を算出値と初期値を比較。
Claims (4)
- チャネル部の周囲に設けられた複数のゲート電極を有する電界効果トランジスタにおいて、前記複数のゲート電極と前記チャネル部とに挟まれ、前記チャネル部上に設けられた各々のゲート絶縁膜に対して、前記各々のゲート絶縁膜に対して垂直方向の容量電圧特性を計算する容量電圧特性算出ステップと、
算出された前記容量電圧特性と、予め測定により得られた前記各々のゲート絶縁膜に対する容量電圧特性とを用いて前記電界効果トランジスタが有するフラット・バンド電圧を求めるステップと、
測定により求めた前記前記電界効果トランジスタの反転層容量、蓄積層容量、および空乏層容量と前記フラット・バンド電圧とを用いて実効縦電界を算出するステップと、
前記反転層容量と、前記電界効果トランジスタのソース・ドレイン間の電流電圧特性から算出される実効移動度とを用いて前記電界効果トランジスタのゲート絶縁膜界面におけるラフネス散乱移動度を抽出するステップと、を有し、
抽出された前記ラフネス散乱移動度をデバイス‐回路シミュレータに入力し前記複数のゲート電極を有する電界効果トランジスタを具備してなる半導体回路の回路特性を抽出することを特徴とする半導体素子パラメータ抽出方法。 - 前記容量電圧特性の算出は、前記各々のゲート絶縁膜に対して垂直方向の電子または正孔の波動関数に量子効果を取り入れ、
さらに前記電界効果トランジスタのゲート部におけるゲート空乏化現象を古典近似することを特徴とする請求項1に記載の半導体素子パラメータ抽出方法。 - 前記フラット・バンド電圧を求めるステップは、
予め測定用に準備した蓄積型トランジスタの蓄積層容量の実測値と、算出された前記容量電圧特性とを比較することによって、複数のゲート絶縁膜と、それぞれのゲートに対応した複数の電圧の組として決まるフラット・バンド電圧を算出することを特徴とする請求項1に記載の半導体素子パラメータ抽出方法。 - 前記複数ゲート電極のうち、相対向する二つのゲート電極およびそれぞれに接して設けられた二つのゲート絶縁膜と、それらに挟まれたチャネル部に対して、
予め測定用に準備した蓄積型トランジスタを測定して得られた蓄積層容量と、予め測定用に準備した反転型トランジスタを測定して得られた反転層容量および前記二つのゲート電極の一方のゲート空乏容量と、前記容量電圧特性算出ステップによって得られる容量特性の計算値とを比較することによって、それぞれのゲート絶縁膜の膜厚と前記チャネル部の膜厚とを算出し、算出されたそれぞれの膜厚を前記デバイス‐回路シミュレータに入力して半導体回路特性を抽出することを特徴とする請求項1に記載の半導体素子パラメータ抽出方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007301276A JP4448533B2 (ja) | 2007-11-21 | 2007-11-21 | 半導体素子パラメータ抽出方法 |
US12/024,107 US7890898B2 (en) | 2007-11-21 | 2008-01-31 | Method for semiconductor circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007301276A JP4448533B2 (ja) | 2007-11-21 | 2007-11-21 | 半導体素子パラメータ抽出方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009129043A JP2009129043A (ja) | 2009-06-11 |
JP4448533B2 true JP4448533B2 (ja) | 2010-04-14 |
Family
ID=40643296
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007301276A Expired - Fee Related JP4448533B2 (ja) | 2007-11-21 | 2007-11-21 | 半導体素子パラメータ抽出方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7890898B2 (ja) |
JP (1) | JP4448533B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5405054B2 (ja) * | 2008-06-18 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の解析及び設計装置、及び半導体装置の解析及び設計方法 |
ES2357930B1 (es) * | 2009-08-20 | 2012-03-12 | Universidad De Santiago De Compostela | Método de fabricación de estructuras semiconductoras considerando efectos cu�?nticos. |
FR2949564B1 (fr) * | 2009-08-28 | 2012-01-06 | Commissariat Energie Atomique | Procede et dispositif d'evaluation des performances electriques d'un transistor fdsoi |
KR20120129670A (ko) * | 2011-05-20 | 2012-11-28 | 한국전자통신연구원 | 트랜지스터의 모델링 방법 및 장치 |
FR2987134B1 (fr) * | 2012-02-16 | 2014-11-28 | Commissariat Energie Atomique | Procede et dispositif de mesure de l'evolution dans le temps des performances electriques d'un transistor fdsoi |
CN102738871B (zh) * | 2012-07-20 | 2014-09-10 | 腾讯科技(深圳)有限公司 | 对移动设备进行充电处理的方法及系统 |
CN104881520B (zh) * | 2015-05-04 | 2017-12-01 | 复旦大学 | 一种三栅FinFET电势和亚阈值摆幅的提取方法 |
KR101880388B1 (ko) * | 2017-01-24 | 2018-07-19 | 광주과학기술원 | 트랜지스터의 모델링 방법 |
FR3066826B1 (fr) * | 2017-05-23 | 2019-07-05 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de caracterisation electrique de transistor mos sur soi |
JP7476036B2 (ja) | 2020-08-28 | 2024-04-30 | 住友電気工業株式会社 | プログラム及びシミュレーション装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4361292B2 (ja) * | 2003-02-19 | 2009-11-11 | Okiセミコンダクタ株式会社 | 半導体装置の評価用teg |
JP4867157B2 (ja) * | 2004-11-18 | 2012-02-01 | ソニー株式会社 | 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ |
JP2008098400A (ja) * | 2006-10-12 | 2008-04-24 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
-
2007
- 2007-11-21 JP JP2007301276A patent/JP4448533B2/ja not_active Expired - Fee Related
-
2008
- 2008-01-31 US US12/024,107 patent/US7890898B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20090132974A1 (en) | 2009-05-21 |
JP2009129043A (ja) | 2009-06-11 |
US7890898B2 (en) | 2011-02-15 |
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