JP4361292B2

JP4361292B2 - 半導体装置の評価用ｔｅｇ

Info

Publication number: JP4361292B2
Application number: JP2003041561A
Authority: JP
Inventors: 洋一林
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2003-02-19
Filing date: 2003-02-19
Publication date: 2009-11-11
Anticipated expiration: 2023-02-19
Also published as: US20040163071A1; USRE40597E1; JP2004253564A; US7000201B2

Description

【０００１】
【発明の属する技術分野】
本発明は，半導体装置，特にＳＯＩ構造を有する素子構造において，ＬＯＣＯＳ素子分離によって形成されるエッジ領域の寄生トランジスタの容量を抽出できる評価用ＴＥＧ（ＴｅｓｔＥｌｅｍｅｎｔＧｒｏｕｐ）構造と，抽出した容量値から寄生トランジスタの実効膜厚や不純物濃度を非破壊的に推定する方法に関するものである。
【０００２】
【従来の技術】
ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板を用いた半導体装置においては，半導体素子のシリコン層と素子分離に用いられるＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎＯｆＳｉｌｉｃｏｎ）酸化膜との接するエッジ部分に寄生トランジスタが形成される。図１０（ａ）に寄生トランジスタの構造を示す。
【０００３】
図１０（ａ）に示すようにバルク層１００上に，酸化膜層であるＢＯＸ層１１０，ＳＯＩ層１２０が順次形成されており，その上にゲート酸化膜１３０，電極１４０が形成されている。各素子はＬＯＣＯＳ１５０により分離されており，ＬＯＣＯＳバーズビーク部の円形で囲まれたＰ部に，寄生トランジスタが形成される。
【０００４】
この寄生トランジスタは，ＳＯＩのＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）の基本特性において，ハンプ（リーク電流の増加）特性となって現れる。このようなハンプ特性を評価する手段として，ウェハ断面を切断してモニタする断面ＳＥＭ観察方法や，サブスレショルド特性のプロセス依存性からプロセス要因を推定する方法が用いられている。図１１に様々なプロセスにより（プロセスパラメータをいろいろと振ったことにより）形成されたゲートのサブスレショルド特性について示した。
【０００５】
断面ＳＥＭ写真による推定は，直接，断面構造を確認するものであり，サブスレショルド特性からの推定は，ハンプが起き易いプロセス条件を変更して，ハンプの出方をモニタする評価法である。
【０００６】
また，ＳＯＩ構造に対応するものではないが，評価用ＴＥＧを用いた先行技術の例である特許文献を下記に記す。ゲート酸化膜の絶縁破壊に影響を与える要因である，ゲートの面積部分やゲート及びＬＯＣＯＳのバーズビーク部分の形状を独立したパラメータとして取り扱えるようにした評価用ＴＥＧにて，評価用のトランジスタを形成し，ゲート酸化膜の信頼性を評価する。この評価用ＴＥＧにおいては，実現不可能なゲート酸化膜のパターンでも，容易に作製，評価できるので，評価操作が簡便で，正確な結果を迅速に得ることができる。
【０００７】
【特許文献１】
特開平７−２６０８６７号公報
【０００８】
【発明が解決しようとする課題】
しかしならがら，従来の方法においては，
（１）断面ＳＥＭ観察ではウェハを破壊しなければならないので，特に高価なＳＯＩウェハでは問題となる。
（２）また，断面ＳＥＭ観察したウェハと電気測定したウェハの条件が必ずしも一致しない。これは，断面ＳＥＭ観察するためにウェハから切り出す試料は比較的大きな寸法が必要であるが，電気測定する試料は微細なものであり，同じ試料を用いることができないためである。
【０００９】
（３）更に，サブスレショルド特性のプロセス依存性（不純物濃度や酸化膜厚依存性など）からハンプの要因を推定する方法では，不純物濃度が薄いのか，エッジ領域のゲート酸化膜が厚いのかを判断するのが困難である。また，プロセス条件を振るために，複数枚のウェハを必要となってしまう。
といった問題点がある。
【００１０】
本発明は，従来の半導体装置の評価用ＴＥＧ，及び評価方法に関する上記問題点に鑑みてなされたものであり，本発明の目的は，寄生トランジスタの容量を簡単に抽出でき，非破壊的な方法で寄生トランジスタの形状を推定し，ハンプ特性の要因を短時間で推定できる，新規かつ改良された半導体装置の評価用ＴＥＧ，及び評価方法を提供することである。
【００１１】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，ＳＯＩ構造を有しＬＯＣＯＳ素子分離技術を用いて形成される半導体装置の評価用ＴＥＧ（パターン）において，ＬＯＣＯＳバーズビーク部（寄生領域）の長さを無視できる程度の電極幅を有し，かつ異なる電極幅を持つ，少なくとも２つの電極と，ＬＯＣＯＳバーズビーク部の長さと略同一の電極幅を有する電極と，を備えた半導体装置の評価用ＴＥＧが提供される。この各々の電極の長さ（奥行き方向の長さ）は，同一であり，更に各々の電極は測定用のパッドにつながっている。
【００１２】
ここで，ＬＯＣＯＳバーズビーク部（寄生領域）は，電極両端部のみに形成され，０．１μｍ程度の短い長さであり，電極幅が変化しても一定の長さを有する。つまりＬＯＣＯＳバーズビーク部の長さを無視できるとは，バーズビーク部に対して電極幅を非常に大きくすることによりバーズビーク部の幅を無視できるという意味でありバーズビーク部の長さと同程度とみなすことのできるＳＯＩ層の膜厚の略１０倍以上の長さであることが好ましい。また，ＬＯＣＯＳバーズビーク部の長さと略同一であるというのは，電極幅を非常に小さくすることによりバーズビーク部の幅が無視できなくなり，電極構造が中心部と端部とから成るものとして考えられるという意味であり，ＳＯＩ層の膜厚と同程度であることが好ましい。
【００１３】
各々の電極と基板間の容量値は，電極中心部の主領域成分と，寄生領域（エッジ領域）成分との和として考えられる。つまり，幅の広い電極では寄生領域成分を無視することができ，幅の短い電極では，寄生領域成分が無視できなくなる。そのため幅の広い電極では電極幅に比例して容量値が変化するので，電極幅に対する容量値の線形関係を求めることができ，その線形関係と幅の短い電極の容量値から寄生領域成分の容量値を求めることができる。
【００１４】
またＴＥＧは，複数のフィンガーを有する櫛形構造であることが好ましく，個数が多く電極面積を広くするほど測定精度を上げることができる。
【００１５】
更に評価用ＴＥＧは，１枚の基板からの本素子の取り数に影響を与えないように，量産時には基板内で実素子の形成されない箇所，例えばスクライブラインに配置するのが望ましい。
【００１６】
また，上記評価用ＴＥＧを用いて，ＳＯＩ構造を有しＬＯＣＯＳ素子分離技術を用いて形成される半導体装置における寄生トランジスタの容量値を求めることができ，更にその容量値から，寄生領域の酸化膜厚，寄生領域のＳＯＩ層膜厚，寄生領域のＳＯＩ層の不純物濃度のいずれか１つを算出し，実素子のＭＯＳ特性を評価する半導体装置の評価方法が提供される。
【００１７】
ここで，寄生領域の容量値は，寄生領域における断面層構造を矩形状に簡略化して求めることが好ましい。
【００１８】
まず，寄生領域の容量値は，各々の電極パッドと基板との間に所望の電圧を印加し，容量値を測定する工程と，広い電極幅を有する電極の容量測定値から，電極幅に対する容量値の線形関係を求める工程と，その線形関係から，ＬＯＣＯＳバーズビーク部が無視できない短い電極幅を有する電極の容量理論値を求める工程と，短電極幅を有する電極の容量測定値から，容量理論値を差し引く工程とを含む方法により求めることができる。
【００１９】
寄生領域の酸化膜厚は，蓄積領域における寄生領域の容量値を求める工程を含み，蓄積領域における寄生領域の容量値と寄生領域面積とから，寄生領域の酸化膜厚を計算することにより求めることができる。
【００２０】
寄生領域のＳＯＩ層膜厚は，主領域のＳＯＩ層膜厚から，酸化膜成長におけるシリコン側への成長比率と前記寄生領域の酸化膜厚との積を差し引くことにより求めることができる。
【００２１】
電極はポリシリコンにより形成されており，寄生領域の容量値より寄生領域における電極の空乏化度合いを算出し，ＭＯＳ特性を評価することができる。
【００２２】
寄生領域の電極空乏化度合いは，蓄積領域における寄生領域の容量値を求める工程と，蓄積領域における寄生領域の酸化膜厚を計算する工程と，反転領域における寄生領域の容量値を求める工程と，反転領域における寄生領域の酸化膜厚を計算する工程と，蓄積領域における寄生領域の酸化膜厚と反転領域における寄生領域の酸化膜厚とを比較する工程とを含むことにより求めることができる。
【００２３】
また，電極はポリシリコンにより形成されており，弱反転領域における寄生領域の容量値を求める工程と，寄生領域の酸化膜厚を求める工程と，寄生領域のＳＯＩ層膜厚を求める工程と，寄生領域のポリシリコン電極空乏化度合いを求める工程とを含み，更に，寄生領域の容量値と寄生領域の酸化膜厚と前記寄生領域のＳＯＩ層膜厚と前記電極空乏化度合いとをパラメータとして用いることにより，寄生領域のＳＯＩ層濃度を算出する工程と備える半導体装置の評価方法が提供される。
【００２４】
こうして得られた評価用ＴＥＧを用いることにより，寄生領域の容量値を求めることができ，その容量値から更に，寄生領域の酸化膜厚，ＳＯＩ層膜厚，電極中の空乏化度合い，寄生領域のＳＯＩ層濃度などのハンプ特性の要因となるパラメータを評価することが可能になる。
【００２５】
また，ウェハ検査工程にてハンプ特性が確認された場合にも，各ウェハに形成された評価用ＴＥＧにて，上記パラメータをチェックすることにより，即時に原因を突き止めて，ウェハプロセスへのフィードバックが可能となる。
【００２６】
更に，高価なウェハを切り出してＳＥＭ観察したり，様々なプロセスを用いて形成されたゲートのサブスレショルド特性から原因を推定する必要はないので，評価に要する時間が大幅に短縮され，量産時にはウェハのコストを低減することが可能となる。
【００２７】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体装置の評価用ＴＥＧ，及び評価方法の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２８】
（第１の実施の形態）
第１の実施の形態について，図１にＬＯＣＯＳ素子分離技術を用いたＳＯＩ構造のＭＯＳキャパシタを抽出できる評価用ＴＥＧの構造を示す。図１（ａ）が概略平面を示す説明図，図１（ｂ）は概略断面を示す説明図である。また，図２（ａ）にＬＯＣＯＳバーズビーク部（寄生領域）の断面を示す説明図，図２（ｂ）にＴＥＧの各電極についての容量等価図を示した。更に図３は，評価用ＴＥＧを用いて非破壊的に寄生素子の容量値を抽出する方法を表すための，電極幅と容量値との関係を示した説明図である。
【００２９】
図１（ａ）で示すように評価用ＴＥＧは，例えば３本のフィンガーを持つ櫛型パターンの第１の電極１０，第２の電極２０及び第３の電極３０が形成される。この第１の電極１０，第２の電極２０及び第３の電極３０は，第１の方向Ｓに同一の長さ（同一の電極長）を有し，第２の方向Ｔの長さ（電極幅）については，第１の電極１０，第２の電極２０は，比較的幅の広い電極幅Ｗ１，Ｗ２を有し，第３の電極３０は，ＬＯＣＯＳバーズビーク部と略同一の幅である極端に幅の狭い電極幅Ｗ３を有している。
【００３０】
この第１の電極１０，第２の電極２０及び第３の電極３０の１つのまとまりでＴＥＧを成している。ここで各電極フィンガーの長さＬも同じになっている。また，本実施の形態の評価用ＴＥＧにおける電極は，ポリシリコンにより形成されている。更に，櫛型構造の電極と基板間に電圧を印加し，第１の方向Ａや第２の方向Ｂに対して鉛直な第３の方向Ｕにおける容量を測定するための，パッド１０ａ，２０ａ，３０ａが各電極に形成されている。
【００３１】
この時，電極面積を大きくした方が容量測定の誤差を軽減できるので，パターン大きさの許す限り，電極フィンガー本数ｎを増やしたり，電極長を長くすることが好ましい。しかし，異なる電極幅を持つ各電極の電極長は，電極幅に対する容量値の関係を求めるために同じ長さに形成する必要がある。
【００３２】
図１（ｂ）は，図１（ａ）のある１つの電極幅（例えばＷ３）についてのパターンの概略断面図であり，バルク層１００上に，酸化膜層であるＢＯＸ層１１０が形成され，その上にＳＯＩ層１２０，ゲート酸化膜１３０，電極１４０が順次形成され，各フィンガー，また各電極間はＬＯＣＯＳ１５０により分離されている。図２（ａ）の円形に囲った部分にＬＯＣＯＳバーズビーク部（寄生領域）１６０の構造を示したが，電極１４０の両エッジ部分がこの構造になっており，実素子のＬＯＣＯＳバーズビーク部に形成される寄生トランジスタ構造と同様になっている。
【００３３】
図２（ｂ）にＴＥＧ電極（ＭＯＳゲート）の容量等価図を示す。ＢＯＸ層上は，電極主領域（ｍａｉｎ）部のＳＯＩ層容量（Ｃ_{ＳＯＩ，ｍａｉｎ}），ゲート酸化膜容量（Ｃ_{ｔｏｘ，ｍａｉｎ}）と，寄生領域（ｅｄｇｅ）部のＳＯＩ層容量（Ｃ_{ＳＯＩ，ｅｄｇｅ}），ゲート酸化膜容量（Ｃ_{ｔｏｘ，ｅｄｇｅ}）とが並列に繋がれた回路として考えることができる。
【００３４】
ＴＥＧの各電極の容量値とは，Ｖｇ，Ｖｓｕｂ間の第３の方向Ｕの容量を測定するものである。つまり，測定される電極全体の容量値Ｃ_{ｔｏｔａｌ}は，電極中心部の主領域成分Ｃ_ｍａｉｎとＬＯＣＯＳバーズビーク部の寄生領域成分Ｃ_ｅｄｇｅの和になる（Ｃ_{ｔｏｔａｌ}＝Ｃ_ｍａｉｎ＋Ｃ_ｅｄｇｅ）。Ｃ_ｍａｉｎはＷに比例し，Ｃ_ｅｄｇｅはＷに関係なく一定である。
【００３５】
長いＷのパターンから抽出されるＭＯＳゲート容量値は主領域（ｍａｉｎ）成分がほとんどで，寄生領域（ｅｄｇｅ）成分は無視できるほど小さい。逆に，Ｗの短いＭＯＳゲート容量値は，寄生領域成分が無視できなくなり，ｅｄｇｅ成分が主となり，ｍａｉｎ成分が小さい。そこで，寄生領域のＭＯＳ容量値（Ｃ_ｅｄｇｅ）の抽出方法として，図３に示すように，電極幅Ｗの長い，第１及び第２の電極に対する容量値（Ｃ１，Ｃ２）をプロットして，容量値を電極幅Ｗの線形関数として傾きを抽出し，次にＷの極端に短い第３の電極の容量値Ｃ３から，傾きから求めた理論値Ｃ３’（ｍａｉｎ成分）を差し引くことによりＣ_ｅｄｇｅを求める。抽出精度は第３の電極幅Ｗ３の小さなＣ３を用いるほど向上する。
【００３６】
ここで，ＴＥＧの各電極幅Ｗ（Ｗ1〜Ｗ３）パターンの具体的な数値例を示す。Ｗ１とＷ２はエッジ成分（ΔＷ）を無視できるほど十分長い値が要求される。ΔＷはＳＯＩ膜厚とほぼ同程度と仮定できるが，ＳＯＩ膜厚は，完全空乏型ＳＯＩで０．０２μｍ程度，部分空乏型ＳＯＩで０．２μｍ程度である。比較的長い電極幅Ｗ１，Ｗ２を有する第１及び第２の電極のそれぞれは，少なくともＬＯＣＯＳバーズビーク部における電極幅方向の長さの約１０倍以上の電極幅を有することが望ましく，例えば，本実施の形態においてＳＯＩ膜厚を０．０５μｍとすると，寄生領域のΔＷは０．０５μｍと仮定でき，この場合，Ｗ１＝１０μｍ，Ｗ２＝５μｍ，Ｗ３＝０．２μｍとすることが望ましい。
【００３７】
また，先にも述べたように，容量値を精度良く測定するには，ある程度の面積が必要になるので，電極長は１００μｍ程度以上，面積も２０００μｍ^２以上程度が望まれる。面積を大きくするために，電極長や電極フィンガー本数ｎを可能な限り大きくする。
【００３８】
上記で，ΔＷはＳＯＩ膜厚とほぼ同程度と仮定できるとしたが，その理由について記す。酸化膜成長は，酸素（Ｏ_２）とシリコン（Ｓｉ）が反応して酸化膜（ＳｉＯ_２）になるが，通常，等方性に酸化が進むため，深さ方向と同時に横方向にも同じ長さだけ酸化膜が成長する。従って，ＳＯＩ膜厚が０．０５μｍの場合，Ｓｉ／ＳｉＯ_２界面から深さ方向に酸化が進み，下地のＢＯＸ層と接続した時点では，横方向にも同じ長さだけ（ここでは０．０５μｍ）酸化が進むと想定できるのである。本来，エッジ部分の形状は三角形になるが，近似的にΔＷ＝ＳＯＩ膜厚とできると定義した。
【００３９】
次に，ＴＥＧのウェハ内での配置位置について説明する。実際には，プロセスバラツキによりウエハ面内で酸化膜厚さ，或いは熱処理温度に分布を持つので，それをモニタするために，図６（ａ）の量産前の配置図に示すように，ＴＥＧ６２もウエハ６０内に満遍なく配置するのが望まれる。しかし量産前の評価用ＴＥＧではそれが可能であるが，量産時には，異常かどうかを判断することのみに利用することが多く，実素子６１を形成する領域を大きく取りたいので，図６（ｂ）に示すように実素子が形成される領域を除く領域に形成されることが望ましい。また，図６（ｃ）に示すように，実素子が形成されたチップとチップ間とを分割するスクライブライン領域６３に本実施の形態の評価用ＴＥＧを配置するようにすれば，評価用ＴＥＧを実際に評価する実素子に隣接して設けることが可能となり，更に精度の高い評価を行うことが可能となる。
【００４０】
量産時における評価の流れを図７のフローチャートに示す。量産時には幾つかウエハを抜き取って，良品か不良品かをチェックする。ここでの抜き取りテストは，オフリーク（デバイスがオフ状態で流れるリーク電流）等の抜き取りチェックであり，不良だった場合，従来は何が悪くて異常になったのかすぐには判断がつかなかった。そこで，量産ロットのウエハの一部に評価用ＴＥＧを搭載することにより，即時にその容量値の値から正常か異常かを判断でき，原因究明の重要な切り分け材料になる。
【００４１】
こうして，上記ＴＥＧ構造とＭＯＳゲート電極容量抽出方法を用いることにより，主領域と寄生領域を切り分けた容量抽出が可能である。また，電気特性評価素子と，これらＷの異なる評価用ＴＥＧを同一のウェハ上に形成することにより，ウェハ間で異なるプロセスばらつきなどの影響を考えずに，Ｉ−Ｖ特性と容量特性を評価できる。また，１枚のウェハのみで非破壊的に評価可能であり，高価なＳＯＩウエハでは，非常に有効な方法である。
【００４２】
（第２の実施の形態）
第２の実施の形態では，第１の実施の形態で抽出した寄生素子の容量値から，寄生素子の実効的なゲート酸化膜厚さＴ_{ｏｘ，ｅｄｇｅ}を推定することができる方法について説明する。
【００４３】
図８（ａ）〜図９（ｆ）は，様々なパラメータについて，各種電極（ゲート）電圧に対するＭＯＳゲート容量値Ｃ_{ｔｏｔａｌ}の特性を測定したものである。また，図４（ａ）はエッジ部分の断面を示し，図４（ｂ）は図４（ａ）の構造を簡略化した断面を示す説明図である。
【００４４】
ここでまず図８（ａ）〜図９（ｆ）について説明する。図８（ａ）〜図９（ｆ）は，異常要因の切り分けに利用する。エッジ部分のゲート酸化膜厚さＴ_ｏｘが変化した場合は，ＭＯＳゲート容量値の蓄積側（図中の左側で，ｎＭＯＳでは負のＶ_ｇ側）に変化がある。すなわち，それ以外のＳＯＩ濃度Ｎ_ｓｏｉ，ＳＯＩ厚さＴ_ｓｏｉ，Ｐｏｌｙ（ポリシリコン）濃度，ＢＯＸ層厚，バルク濃度Ｎ_ｂｕｌｋが変化しても，蓄積側の特性が変化するのはＴ_ｏｘだけなので，もし，リーク電流異常があった不良品のＴＥＧデータで，蓄積側の容量値に変化があれば，Ｔ_ｏｘの膜厚が要因で異常になったと即時に推定できる。
【００４５】
同様に，Ｐｏｌｙ濃度が変化した場合は，反転側（Ｖ_ｇが正）のみに感度があるので，同じように切り分け出きる。ただ，Ｔ_ｓｏｉとＮ_ｓｏｉは蓄積領域から反転領域にさしかかる辺りで同じような容量特性を示すので，この辺りの特性に変化がある場合は，別の切り分け作業が必要になる。また，ＢＯＸ膜厚とＮ_ｂｕｌｋはかなり大きく変化させても，容量値への変化が小さいので，プロセスバラツキ程度では無視できると仮定した。
【００４６】
図８（ａ）〜図９（ｆ）からわかるように，ＳＯＩ構造のＭＯＳゲートキャパシタ特性において，ゲート酸化膜厚さＴ_ｏｘのみが，蓄積領域の容量値に感度がある。そこで，蓄積領域における容量値を第１の実施の形態の方法から抽出する。蓄積領域においては，電荷がゲート酸化膜を挟んで蓄積され，ゲート酸化膜成分の容量値が大きくなり，容量成分Ｃ_{ＳＯＩ，ｅｄｇｅ}，Ｃ_ｂｏｘ，Ｃ_ｂｕｌｋは無視できるので，蓄積領域におけるエッジ成分容量値＝ゲート酸化膜成分Ｃ_{ｏｘ，ｅｄｇｅ}とみなすことができる。容値を求める式Ｃ_ｅｄｇｅ＝ε・Ｓ_ｅｄｇｅ／Ｔ_{ｏｘ，ｅｄｇｅ}に抽出した蓄積領域における容量値，誘電率ε，エッジ成分面積Ｓ_ｅｄｇｅ（奥行きＬ×エッジ成分長さ△Ｗ）を与えて，エッジ成分の実効的なゲート酸化膜厚さＴ_{ｏｘ，ｅｄｇｅ}を求める。
【００４７】
このとき評価構造を図４（ｂ）に示すような矩形で構成される構造に置き換えて考える。実際の形状は複雑だと想定できるが，ここでの目的は，寄生トランジスタの容量値を正確に求めることでなく，寄生トランジスタの容量値が主領域トランジスタの容量値に比べて無視できないほどの大きさであるかどうかをチェックすることが主であるので，計算を容易にするために矩形に近似した。しかしながら，計算時間或いは多少の手間をかけることにより，矩形に拘らず，三角形や台形など任意な形を想定し，シミュレーション等により精度良く求めることもできる。
【００４８】
ここで△Ｗは，プロセスシミュレーションから計算した値や他の測定値を与える方法が考えられるが，簡単には，ＬＯＣＯＳがＢＯＸ層に接続していれば，先に述べたように，△Ｗ＝Ｔ_{ｓｏｉ，ｍａｉｎ}として扱っても良い。
【００４９】
ただし，通常は，ＬＯＣＯＳがＢＯＸ層に到達してからも，オーバ酸化しているのでＢＯＸ層からの浮き上がりと主領域方向への酸化が進むが，三角の端の部分は面積が小さいのですぐに酸化されてしまい，ΔＷ＜Ｔｓｏｉ，ｍａｉｎになると推定される。なお，ＬＯＣＯＳがＢＯＸ層に接続しているかどうかは，酸化工程でのモニタウェハの表面色などで酸化膜厚さを簡単に判別できる。
【００５０】
以上のように，ハンプ特性が現れ，その要因を調査しようとする時，評価用ＴＥＧを用いて容易にＳＯＩ寄生領域の実効ゲート酸化膜厚さを推定できるので，寄生領域のゲート酸化膜厚が異常かどうか判断でき，ハンプ特性の要因の切り分けに役立つ。複雑な形状を簡略な構造に置き換えて，そのパラメータを管理することで，量産時の特性管理にも便利である。また，量産ウェハにＴＥＧを搭載して，膜厚を管理することにより，偶発的に起こるプロセスバラツキによる膜厚変化も，モニタできる。
【００５１】
（第３の実施の形態）
第３の実施の形態は，第１及び第２の実施の形態を用いて，寄生領域の実効的なＳＯＩ層膜厚Ｔ_{ｓｏｉ，ｅｄｇｅ}を推定する方法について説明するものである。
【００５２】
図５はエッジ部分の構造を簡略化した断面と酸化膜成長の比率を示した説明図である。Ｓｉを酸化してＳｉ０_２を形成する過程は，Ｓｉ側に０．４４，Ｓｉ０_２側に０．５６の比率で成長することが知られている。そこで，第２の実施の形態で抽出したＴ_{ｏｘ，ｅｄｇｅ}を用いて，次の算術式から，Ｔ_{ｓｏｉ，ｅｄｇｅ}を求める。
【００５３】
ただし，厳密にはＢＯＸからの浮き上がりがあり，多少薄くなるが，オーバ酸化による浮き上がりの効果と△Ｗ減少の効果で容量値への影響は相殺するので，簡略できるものとする。詳細には，ＳＯＩ層エッジ部分の容量を求める式から，Ｃ_{ｓｏｉ，ｅｄｇｅ}＝ε・Ｓ_ｅｄｇｅ／Ｔ_{ｓｏｉ，ｅｄｇｅ}。ここで，ΔＷが減少するとＳ_ｅｄｇｅが減少するのと同時にＴ_{ｓｏｉ，ｅｄｇｅ}も薄くなるので，相殺され，Ｃ_{ｓｏｉ，ｅｄｇｅ}への影響は小さいと想定できるのである。
【００５４】
こうしてハンプ特性の要因を調査しようとする時，評価用ＴＥＧを用いて容易にＳＯＩ寄生領域の実効ＳＯＩ層膜厚を推定できるので，寄生領域のＳＯＩ層膜厚が異常かどうか判断でき，ハンプ特性要因の解明に役立つ。つまり，ＳＯＩ膜厚が薄くなると，しきい電圧が下がり，リーク電流が増加することが知られているので，ｍａｉｎ領域のトランジスタのＴ_ｓｏｉより，エッジ成分が薄く成り過ぎない様にプロセス条件を設定する。
【００５５】
（第４の実施の形態）
第４の実施の形態は，第１及び第２の実施の形態を用いて，寄生領域のゲート電極，例えば，ポリシリコン（Ｐｏｌｙ）中の空乏化度合いを推定する方法について説明するものである。
【００５６】
まず，Ｐｏｌｙ中の空乏化について説明する。先端プロセスにおけるゲートＰｏｌｙ中の不純物濃度の設定は，不純物イオン注入と熱処理によって通常形成する。この場合，イオン注入のエネルギー，ドーズ量が高いほど，高温熱処理にするほど，ゲート下のＳＯＩ層領域に不純物が混入してしまうので，混入しない程度に，インプラエネルギーを低く，或いはドーズ量も低く設定するのが一般的である。
【００５７】
その際，Ｐｏｌｙ中のＳＯＩ層側で不純物が埋まらず，空乏化することがある。Ｐｏｌｙの空乏化は見かけ上，ゲートに，ｎＭＯＳの場合，正電圧が印加された時にＴ_ｏｘが厚くなった状態の特性と似ている。空乏化が大きいほど，つまりＰｏｌｙ中の下側の不純物濃度が低いほど，反転側（ゲートに正電圧印加）の容量値が小さくなる，或いは不安定に振動する。
【００５８】
図９（ｅ）において，Ｐｏｌｙ中の濃度が１Ｅ２０ｃｍ^−３では，蓄積側と反転側で同等の容量値を示すが，Ｐｏｌｙ中の濃度が低下すると，反転側の容量値は蓄積側の容量値より下がり，ゲートＰｏｌｙが空乏化していることになる。反転側の容量値に感度のあるプロセスパラメータはＰｏｌｙ濃度だけなので，以下のような方法で，寄生素子部分のＰｏｌｙ中の空乏化度合いを評価する。
【００５９】
（１）第１の実施の形態を用いて蓄積側の容量値Ｃ_{ｅｄｇｅ−ａｃ}を抽出する。
（２）第２の実施の形態から蓄積側の膜厚Ｔ_{ｏｘ，ｅｄｇｅ−ａｃ}を計算する。
（３）第１の実施の形態を用いて反転側の容量値Ｃ_{ｅｄｇｅ−ｉｎ}を抽出する。
（４）第２の実施の形態から反転側の膜厚Ｔ_{ｏｘ，ｅｄｇｅ−ｉｎ}を計算する。
（５）Ｔ_{ｏｘ，ｅｄｇｅ−ｉｎ}＜Ｔ_{ｏｘ，ｅｄｇｅ−ａｃ}の時，その度合いからＰｏｌｙ中の空乏化の度合いを推定する。
【００６０】
以下に用いる蓄積領域，反転領域，弱蓄積／弱反転領域において，蓄積領域は，ｎチャネル型ＭＯＳならゲート電圧を負に，ｐチャネル型ＭＯＳならゲート電圧を正に印加した時に，チャネルに，前者なら正孔，後者なら電子が蓄積される領域で，ＳＯＩ膜厚やＳＯＩ濃度に関係なく，ほぼゲート酸化膜厚と断面積でＭＯＳ容量値が一定値になるように十分蓄積されるまでゲート電圧を印加した領域である。
【００６１】
反転領域は，ｎチャネル型ＭＯＳならゲート電圧を正に，ｐチャネル型ＭＯＳならゲート電圧を負に印加した時に，チャネルに，前者なら電子，後者なら正孔が溜って，基板の極性（前者はｐ型，後者はｎ型）とは逆に反転される領域で，ＳＯＩ膜厚やＳＯＩ濃度に関係なく，ほぼゲート酸化膜厚とポリ電極の空乏化度合いで容量値が決まるように十分反転するまで，ゲート電圧を印加した領域である。
【００６２】
弱蓄積／弱反転領域は，上記説明の十分蓄積した領域（或いはゲート電圧）に対して少し弱くなった領域（十分蓄積側の容量値からおよそ１０％下がった領域）から十分反転した領域（或いはゲート電圧）に対して少し弱くなった領域（十分反転側の容量値から下がった領域）までの領域で，ＳＯＩ膜厚やＳＯＩ濃度に依存して，容量値が変化する領域を指し，およそ１０％ゲート電極が空乏化した場合は，反転側の容量値が上下するので，十分反転側の容量値から１０％下がった領域の定義が困難になることから，蓄積領域から反転領域にさしかかるゲート電圧での領域と定義する。
【００６３】
十分蓄積領域（ゲート電圧）での容量値は，図１０（ｂ）に示すように，ほぼエッジ部分のゲート酸化膜厚をモニタしている。従って，この値から膜厚（Ｔ_{ｏｘ，ｅｄｇｅ−ａｃ}）が抽出可能である。逆に，十分反転領域（ゲート電圧）での容量値は，ゲート電極の空乏化部分Ｒの容量値も含まれるので，この値からＴ_{ｏｘ，ｅｄｇｅ−ａｃ}＋空乏化部分Ｒの膜厚Ｔ_{ｏｘ，ｅｄｇｅ−ｉｎ}が求まる。従って，Ｔ_{ｏｘ，ｅｄｇｅ−ｉｎ}−Ｔ_{ｏｘ，ｅｄｇｅ−ａｃ}から空乏化部分Ｒの膜厚（度合い）が推定できる。
【００６４】
具体的には，蓄積領域におけるゲート容量値は，ゲート酸化膜厚のみで決まるので，同様にゲート電圧を正に大きくした，反転領域におけるゲート容量値も，ゲート酸化膜厚さで決まる値になると考えられ，Ｐｏｌｙ中の空乏化が無視できる時，蓄積側と反転側の容量値はほぼ同じと考えられる。しかしながら，Ｐｏｌｙ中の空乏化が大きい場合，ゲート酸化膜厚が厚くなる効果（容量値が低下）と同様に見えるので，反転側の容量値は，蓄積側より小さくなる。その度合いから空乏化を推測する。例えば，蓄積側，反転側それぞれのＴ_ｏｘを求め，その差がゲート酸化膜上からＰｏｌｙ中に空乏化が進んだ長さと推定できる。このＰｏｌｙ中の空乏化は反転領域のみに見られる現象であり，それを利用している。
【００６５】
こうしてハンプ特性の要因を調査の際に，評価用ＴＥＧを用いて容易にＰｏｌｙ中の空乏化を推定できるので，異常であるかがすぐに判断でき，ハンプ特性要因の解明に役立つ。つまり，ゲートＰｏｌｙが空乏化しているとわかった場合，見かけ上ゲート酸化膜厚が厚くなり，リーク電流が増加するので，空乏化が起こらない様に不純物注入プロセス条件を設定する。
【００６６】
（第５の実施の形態）
第５の実施の形態は，第１〜４の実施の形態を用いて，寄生領域のＳＯＩ層中の実効濃度Ｎ_ｓｏｉを推定する方法について説明するものである。
【００６７】
図８（ｂ），図９（ｄ）から，弱蓄積／弱反転領域の容量値は，特にＳＯＩ層厚Ｔ_ｓｏｉとＳＯＩ濃度Ｎ_ｓｏｉに感度がある。従って，弱反転領域の容量値の変化が，Ｔ_ｓｏｉとＮ_ｓｏｉのどちらの影響か切り分けるのが困難である。そこで，エッジ成分のＳＯＩ層濃度の抽出を以下のように行う。
【００６８】
（１）第１の実施の形態を用いて弱反転領域の容量値Ｃ_ｅｄｇｅを抽出する。
（２）第２の実施の形態から蓄積側の膜厚Ｔ_{ｏｘ，ｅｄｇｅ}を計算する。
（３）第３の実施の形態を用いてＴ_{ｓｏｉ，ｅｄｇｅ}を抽出する。この値が正常でない場合，Ｎ_ｓｏｉでなく，Ｔ_{ｓｏｉ，ｅｄｇｅ}が影響していると考えられる。
（４）第４の実施の形態からＰｏｌｙ中の空乏化度合いを判定する。
（５）上記パラメータを用いて，１次元デバイスシミュレーションからＮ_ｓｏｉを見積もる。ただし，弱反転領域の容量値に対するＢＯＸ層厚さＴ_ｂｏｘと基板濃度Ｎ_ｂｕｌｋの影響は小さいので，無視できるとした。
【００６９】
こうしてハンプ特性の要因を調査の際に，評価用ＴＥＧを用いて容易にＳＯＩ寄生領域のＳＯＩ層中の不純物濃度を推定できるので，異常であるかがすぐに判断でき，ハンプ特性要因の解明に役立つ。また，ハンプ改善に追加すべき不純物濃度の見積もりにも役立つ。つまり，弱反転領域において容量値の変化がある場合，Ｔ_ｓｏｉとＮ_ｓｏｉのどちらの影響かを容易に切り分けられるので，即時にプロセス条件を設定できる。
【００７０】
以上，添付図面を参照しながら本発明にかかる半導体装置の評価用ＴＥＧ，及び評価方法の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００７１】
【発明の効果】
以上説明したように本発明によれば，評価用ＴＥＧを用いることにより，ＳＯＩ構造の半導体装置におけるゲート寄生領域の容量値を推定でき，その容量値からハンプ特性の要因となるパラメータを推定することが可能になる。また，各ウェハに形成された評価用ＴＥＧにて，非破壊的に上記パラメータをチェックすることにより，即時に原因を突き止めることができ，評価に要する時間が大幅に短縮され，ウェハのコストを低減することが可能となる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかり，（ａ）は上面から見た説明図，（ｂ）は概略断面を示す説明図である。
【図２】第１の実施の形態にかかり，（ａ）が寄生領域部分の概略断面を示す説明図，（ｂ）は（ａ）の容量値を示す説明図である。
【図３】第１の実施の形態にかかり，ＴＥＧゲート幅Ｗと主領域と寄生領域との合計容量値の関係を示した説明図である。
【図４】第２の実施の形態にかかり，（ａ）はエッジ部分の断面を示す説明図，（ｂ）は（ａ）の構造を簡略化した説明図である。
【図５】第３の実施の形態にかかり，エッジ部分の構造を簡略化した断面と酸化膜成長の比率を示した説明図である。
【図６】ウェハ内でのＴＥＧの配置を示す説明図であり，（ａ）が量産前の場合，（ｂ），（ｃ）は量産時の場合であり，特に（ｃ）は，スクライブラインに配置した場合の図である。
【図７】量産時における，ウェハを評価するフローチャートである。
【図８】様々なパラメータについて，ゲート電圧に対するＭＯＳゲート容量値Ｃ_{ｔｏｔａｌ}を示したものであり，（ａ）はＴ_ｏｘ依存性，（ｂ）はＮ_ｓｏｉ依存性，（ｃ）はＢＯＸ厚さ依存性を示すものである。
【図９】様々なパラメータについて，ゲート電圧に対するＭＯＳゲート容量値Ｃ_{ｔｏｔａｌ}を示したものであり，（ｄ）はＴ_ｓｏｉ依存性，（ｅ）はＰｏｌｙ濃度依存性，（ｆ）はＮ_ｂｕｌｋ依存性を示すものである。
【図１０】寄生トランジスタの構造を示す（ａ）はエッジ部分の断面を示す説明図，（ｂ）は（ａ）のＰ部を簡略化した説明図である。
【図１１】様々なプロセスによるゲートのサブスレショルド特性を示す説明図である。
【符号の説明】
１０第１の電極
２０第２の電極
３０第３の電極
１０ａパッド
２０ａパッド
３０ａパッド
１００バルク層
１１０ＢＯＸ層
１２０ＳＯＩ層
１３０ゲート酸化膜
１４０電極
１５０ＬＯＣＯＳ
Ｓ第１の方向
Ｔ第２の方向
Ｕ第３の方向

Claims

基板と絶縁層とＳＯＩ層とが順次積層されて構成されたＳＯＩ構造を有し，バーズビーク部が形成されるＬＯＣＯＳ素子分離技術を用いた半導体装置の評価用ＴＥＧにおいて；
第１の方向，及び前記第１の方向と交差する第２の方向にそれぞれ延在する第１の電極と，
前記第１の電極と離間して配置されるとともに，前記第１及び第２の方向にそれぞれ延在し，前記第１の方向の長さが前記第１の電極における前記第１の方向の長さと略同一で，前記第２の方向の長さが前記第１の電極における前記第２の方向の長さと異なる第２の電極と，
前記第１及び第２の電極と離間して配置されるとともに，前記第１及び第２の方向にそれぞれ延在し，前記第１の方向の長さが前記第１の電極における前記第１の方向の長さと略同一で，前記第２の方向の長さが前記第２の方向における前記バーズビーク部の長さと略同一である第３の電極と，
前記第１，第２，及び第３の電極に電気的に接続される複数の測定用パッドと，を有し，
前記第１及び第２の電極における前記第２の方向の長さは，前記バーズビーク部の前記第２の方向における長さに比べて大きく，前記バーズビーク部を無視できる程度のものであることを特徴とする半導体装置の評価用ＴＥＧ。
前記第１及び第２の電極の前記第２の方向の長さは，少なくとも前記ＳＯＩ層の膜厚の略１０倍以上の長さであることを特徴とする請求項１に記載の半導体装置の評価用ＴＥＧ。
前記第１，第２，及び第３の各々の電極は，複数のフィンガーを有する櫛型構造であることを特徴とする請求項１または２に記載の半導体装置の評価用ＴＥＧ。
前記バーズビーク部により規定される前記第３の電極の前記第２の方向の長さは，前記ＳＯＩ層の膜厚と同程度であることを特徴とする請求項１，２または３のいずれかに記載の半導体装置の評価用ＴＥＧ。
前記評価用ＴＥＧは，スクライブライン領域に配置されることを特徴とする請求項１，２，３または４のいずれかに記載の半導体装置の評価用ＴＥＧ。