JPH04116951A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH04116951A
JPH04116951A JP2237721A JP23772190A JPH04116951A JP H04116951 A JPH04116951 A JP H04116951A JP 2237721 A JP2237721 A JP 2237721A JP 23772190 A JP23772190 A JP 23772190A JP H04116951 A JPH04116951 A JP H04116951A
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polycell
power supply
integrated circuit
semiconductor integrated
terminals
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JP2237721A
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Satoru Tanizawa
谷澤　哲
Hideo Tokuda
得田　秀雄
Shigenori Ichinose
茂則 一ノ瀬
Katsuji Hirochi
広地　勝治
Takehito Doi
土井　岳人
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Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • G—PHYSICS
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    • G06F30/00—Computer-aided design [CAD]
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ポリセル構造を存する半導体集積回路、特にＥＣＬやＣ
ＭＬＶやＢ　ｉ　ＣＭＯ３系（７）ＬＳＩＧ：適した、
ユニットブロックを形成するポリセル構造単位よりなる
半導体集積回路に関し、 ＣＡＤによる効率の良い配線を可能とし、電源電圧の降
下をＣＡＤにより容易にモデル化して設は変更すること
で補償てきるポリセル構造を提供することを目的とし、 高さか共通で幅が各々異る複数のセルを、幅方向に、全
幅が所定値になるように高さをそろえて配列することに
より形成され、前記複数のセルよりなる領域内には各セ
ルで共通に使用される電源に対応した電源供給線が、高
さ方向上所定位置に、前記全幅にわたって延在するよう
に設けられ、その電源供給線への給電点か所定の位置に
決められてなるポリセル構造単位により構成される半導
体集積回路において、前記複数のセルの各々を、ポリセ
ル構造単位中に高さ位置の異る複数の端子列が少な（と
も二列形成されるように、高さ方向の位置が他のセルの
ものに対してそろった端子を設け、ポリセル構造単位中
で前記二列の端子列により画成される領域にポリセル相
互間を結ぶ配線を設けて構成し、 ポリセル構造単位中のセルの各々に、同一の高さ位置に
電源供給線に接続されて駆動電流をポリセル中の素子に
供給する抵抗領域を形成し、電源供給線と抵抗領域とを
接続するコンタクトホールの位置を、素子に供給される
電圧が所定値になるように設定して構成する。
〔産業上の利用分野〕
本発明はポリセル構造を存する半導体集積回路、特にＥ
ＣＬＬやＣＭＬ系のＬＳＩに適したユニットブロックを
形成するポリセル構造単位よりなる半導体集積回路に関
する。
近年、特に高速性能を追求するために、大きなパワーを
消費するＥＣＬ、ＣＭＬ、ＢｉＣＭＯ３などの高速プロ
セスに、ＣＡＤの手法を適用してＬＳＩを製造すること
が要求されている。
そのため、十分な容量の電源供給系を持ちながら同時に
フレキシビリティ〜に富むＣＡＤレイアウトを可能にす
る技術か必要となっている。
〔従来の技術〕
この要求に応えるため、本出願人は特願平２−６３７２
７号において、ユニットブロック及びユニットブロック
を基本とした階層構造を有する集積回路を提案した。
ユニットブロックは高さが共通で幅が各々異る複数のポ
リセルを幅方向に並べて構成した階層構造単位で、標準
化された幅を有することを特徴とする。ユニットブロッ
クを構成するセルの各々は、幅方向の寸法に略比例した
消費電力を存し、このためユニットブロック自体も、幅
を標準化されたことにより標準化された消費電力を有す
る。かかるユニットブロックをチップ上に配列すること
により、ＡＬＵ等の上位階層構造を高速動作可能なバイ
ポーラトランジスタを使って自在に設計することか可能
になる。
第４図はかかるユニットブロック１０の典型的な例を示
す。ユニットブロックはそれぞれ幅Ｗ　ｃ　。
Ｗｃ’・・・のポリセル１０ａを複数個、全体の幅ない
しＸ方向への長さがＬになるように配列して形成され、
高さ方向ないし、Ｙ方向の上下には第１及び第２の電源
導体１０ｂ、１０ｃが形成されている。
先にも述べたように、ユニットブロックは標準化された
幅りを存し、かかるユニットブロックを第５図に示すよ
うに複数個まとめてチップ上に配列し、各ポリセル相互
を結ぶ配線を形成することにより、ＡＬＵ等の上位階層
構造ないしマクロブロック１００が形成される。このよ
うな構造では、第５図中Ｙ方向に規則的に延在する固定
電源系を使ってマクロブロック１００中のユニットブロ
ックの各々に、ユニットブロック１０の配置がどうであ
れ、安定に、十分な量の電源電流を供給することが可能
になる。従って、第５図に示すようなユニットブロック
の概念にもとづいて構成された集積回路はＥＣＬやＣＭ
ＬやＢｉＣＭＯ３等のバイポーラ高速演算素子に特に好
適である。また、各マクロブロック間の配線をマクロブ
ロック相互間の隙間ないしグローバルチャネルｌＯ１を
使って自由に行うことができ、かかる構造の集積回路は
ＣＡＤによる設計に適している。
〔発明が解決しようとする課題〕
第６図は、ユニットブロックＩＯを構成するのに使われ
るポリセル１０ａの例を示す。この図の回路では電源電
圧ＶＣＣ及び電源電圧Ｖ−の他に別の電源電圧Ｖアが使
用され、これに対応して電源導体ｌＯｂがユニットブロ
ック１０のＹ方向上辺に沿って、また電源導体１０ｃ＋
、１０ｅ２かユニットブロック１０のＹ方向上下辺に沿
って相互に平行に形成される。
ところで、第６図に示すように、ポリセル１０ａ中には
各トランジスタＴｒｌ＝Ｔｒ５のエミッタ、コレクタ、
ベースに対応して多数の端子領域が形成されている。こ
れらの端子領域は従来ポリセルの高さ方向に特定の関係
を持つことなく設けられていた。このため、ユニットブ
ロック内で複数のポリセルを結んで配線を行う場合、配
線に関与しない端子領域を避けて通る複雑な配線パター
ンを発生させねばならず、ＣＡＤによって配線を行う際
の過程が面倒になる問題点があった。
また、従来一般に、半導体チップ上に形成された複雑な
電源配線パターン中では電源電圧に何らかの電圧降下か
生じており、その電圧降下の程度かチップ上の部位によ
って異るため、集積回路を構成するトランジスタの出力
レベルか例えばチップの中央部と周辺部で異り、直流マ
ージンが損なわれたり、伝播遅延値が正常値からずれた
りする問題が起ることかある。従来よりかかる電源電圧
の降下の補償はチップ全体の電源供給系のモデルを作り
、電圧降下のシュミレーションを行った結果に合わせて
チップ内各所に調整用抵抗を挿入することで行われてい
た。かかる調整用抵抗の抵抗値の設定は、予測される電
圧降下にもとづいて、抵抗を形成する拡散領域に注入さ
れる不純物の量を制御することでなされていたが、かか
る調整は面倒である問題点があった。また、電圧降下の
計算も複雑な電源レイアウトをもつスタンダードセルＬ
ＳＩなどではモデル化か複雑でＣＡＤ化は容易でなかっ
た。
本発明は、上記の問題点に鑑み、ＣＡＤによる効率の良
い配線を可能とし、電源電圧の降下をＣＡＤにより容易
に補償できるポリセル構造を提供することを目的とする
。
〔課題を解決するための手段〕
本発明は、上記の課題を、高さか共通で幅が各々異る複
数のセルを、幅方向に、全幅が所定値になるように高さ
をそろえて配列することにより形成され、前記複数のセ
ルよりなる領域内には各セルで共通に使用される電源に
対応した電源供給線が、高さ方向上所定位置に、前記全
幅にわたっ「 て延在するように設けられ、その電源供給線への給電点
か所定の位置に決められてなるポリセル構造単位により
構成される半導体集積回路において、前記複数のセルの
各々は、ポリセル構造単位中に高さ位置の異る複数の端
子列か少なくとも二列形成されるように、高さ方向の位
置が他のセルのものに対してそろった端子を設けられて
なり、ポリセル構造単位中で前記二列の端子列により画
成りされる領域にポリセル相互間を結ぶ配線を設けたこ
とを特徴とする半導体集積回路、及びポリセル構造単位
中のセルの各々に、同一の高さ位置に電源供給線に接続
されて駆動電流をポリセル中の素子に供給する抵抗領域
を形成されてなり、電源供給線と抵抗領域とを接続する
コンタクトホールの位置を、素子に供給される電圧が所
定値になるように設定されてなることを特徴とする半導
体集積回路により解決する。
〔作用〕
本発明によれば、二列の端子列によって画成されポリセ
ル構造単位中を幅方向に直線的に延在する領域を配線に
自由に使うことかできるため、ＣＡＤを使った効率の良
い配線が可能になる。また、各セルで端子の高さ方向の
位置をそろえたことにより、各セルで共通に使われるバ
イアス電源やクロック配線等をポリセル構造単位中に固
定バタンあるいは専用バタンとして形成でき、動作が安
定し、クロックスキューのそろった高性能チップを実現
できる。また、ポリセル構造単位中を幅方向に延在する
電源供給線にコンタクトホールを介して抵抗領域を接続
する構造を有することてＣＡＤによる電圧降下モデルの
自動挿出を可能とし、コンタクトホールの位置を予測さ
れる電圧降下量に応じて変化させることにより、自動的
に、セルの素子に所定の電源電圧を供給することか可能
になる。
〔実施例〕
以下、本発明を実施例にもとづいて詳細に説明する。
第１図は本発明の第一実施例を示し、第５図の構成を有
する半導体集積回路に使われる従来のユニットブロック
ＩＯを置換えるユニットブロック２０の構成を示す。
ユニットブロック２０は高さないし、Ｘ方向にそろった
高さを有し、Ｘ方向への幅が各々異るポリセル２０ａ、
２０ｂ、２０ｃ、２０ｄ、２０ｅ。
２Ｏｆ、２０ｇ・・・によりなり、その上辺に沿ってＸ
方向に第１の電源導体２０．が、またその下辺に沿って
Ｘ方向に第２の電源導体２０２がいずれも各ポリセル共
通に設けられている。電源導体２０、．２０２は、第５
図に示す半導体チップ上にマクロブロック１００相互間
に形成されるグローバルチャネル１０１に沿って設けら
れた固定電源系（図示せず）に接続されて電源電圧を供
給され、これを各セル２０ａ〜２０ｇに配分する。各セ
ルに供給された電源電圧は、電源導体２０２０、にコン
タクトホール２２を介して接続され抵抗として作用する
拡散領域２１を通ってセル中の回路素子に供給される。
各セル中の回路素子は例えばＡＮＤ回路やＮＡＮＤＡＮ
Ｄ回路いは０８回路やＮＯＲ回路、さらにラッチ回路等
の論理回路を形成し、−又は複数の入出力端子２３を有
するが、本発明によるユニットブロックではこれらの入
出力端子がＸ方向上一定の高さ位置に配列されて端子列
Ｃ＋、Ｃ＊を形成する端子列Ｃ，，Ｃ，の間には配線領
域ＷＲが形成され、この配線領域ＷＲに配線用導体パタ
ーンＷＬ、ＷＬ’等か端子２３を結んで形成される。配
線領域ＷＲは高さ方向にトランジスタ２〜３個分か入る
程度寸法を存するように形成される。
ここで注意すべきことは、配線領域ＷＲがユニットブロ
ック２０中をＸ方向に直線的に端から端まで延在してい
ることで、このため、端子２３間を線で結ぶ配線をＸ方
向及びＸ方向に直線的に延在する導体パターンにより行
うことか可能になる。勿論、Ｘ方向の導体パターンとＸ
方向の導体パターンは絶縁層（図示せず）を隔てて分離
された別のレベルに形成され、絶縁層中に形成されたコ
ンタクトホールにより接続されている。かかる直線的な
導体パターンはＣＡＤにより容易に発生させることかで
き、しかも配線領域中にはセルの端子２３が介在しない
ため配線に対する障害物が少なく、ＣＡＤを使った自由
な配線を行うことができる。
本発明の別の特徴は、電源電圧以外にも、各セルで共通
に使われるクロックやバイアス電圧等が共通のバスによ
りユニットブロック２０中をＸ方向に端から端まで延在
するように設けられ、同様にバイアスバス２５かユニッ
トブロック２０中をＸ方向に端から端まて延在するよう
に設けられる。
クロックバス２４に対応して各セルにはクロック端子Ｃ
Ｌが設けられ、このためユニットブロック２０中にはＸ
方向に、バス２４に沿って整列したクロック端子ＣＬの
端子列か形成される。この場合、ユニットブロック２０
中の特定のセル、今の場合はセル２０ｅでクロック信号
が発生され、ユニットブロック２０中に供給される。ま
た、セル２０ｄはバイアスセルとして使われ、Ｘ方向に
延在する別のバイアス（図示せず）を介して外部からコ
ンタクトホールＢに供給されたバイアス電圧を各セルに
配分する。この場合も、図示していないが、バイアス電
源に沿って各セルのバイアス電源端子が整列して形成さ
れることになる。
これらのバイアスバスあるいはクロックバスのため、ユ
ニットブロック２０中には高さ方向上所定位置に、バス
を通すためのチャネルを、予約チャネルとして形成して
もよい。
次に、チップ上の部位、例えば中央部と周辺部で異る可
能性のある電源電圧の降下量を補正するための本発明の
第二実施例を第２図を参照しながら説明する。
本実施例は半導体チップの電源供給端子から比較的離れ
た位置、すなわち電源電圧の降下か比較的大きい場所で
使うためのものであり、電源電圧の降下を補償するため
に、電源導体２０１゜２０２と拡散領域２１とを接続す
るコンタクトホール２２の位置が、ユニットブロックの
高さ方向上中央部寄りに△Ｘ、△Ｘ′で示すようにオフ
セットして形成されている。電源電圧の降下はＣＡＤを
使った設計の際シミュレーションにより容易に求めるこ
とができ、本発明実施例ではかかる電源電圧の降下をシ
ミュレーションの結果にもとづき、コンタクトホール２
２あるいは２２′の位置をオフセットするだけで簡単に
、従来行われていたような電源系の再設計を行うことな
く、補償することが可能になる。
第３図は第２図のユニットブロック２０中のセルか構成
する論理回路の例を示す回路図である。
第２図中でコンタクトホール２２．２２’の位置をオフ
セットさせることは、これらの回路図中の電源に直列接
続された抵抗ＲＤの値を降下量に応じて変化させること
に等価であることがわかる。
本発明は上記の実施例に限定されるものではなく、その
要旨内において様々な変形や変更が可能である。
〔発明の効果〕
本発明はユニットブロックを構成するポリセル中の端子
の高さ方向位置を、高さ方向位置のそろった端子列か形
成されるように設定し、端子列と端子列の間の領域を配
線領域として作用することにより、ＣＡＤによる効率の
良い配線が可能となり、また安定でクロックスキューの
そろった高性能チップが実現でき、また電源導体に接続
される抵抗領域を各セルに同一の高さ位置に形成し、電
源導体と抵抗領域を接続するコンタクトホールの位置を
シミュレーションで求められた電圧降下予測値に応じて
オフセットすることにより電圧降下を容易に補償するこ
とができる。
【図面の簡単な説明】
第１図は本発明の第一実施例によるユニットブロックの
構成を示す図、 第２図は本発明の第二実施例による、電源電圧の降下を
補償する構成を示す図、 第３図はＥＣＬ回路における電源電圧降下の補償の例を
示す図、 第４図は従来のユニットブロックの平面図、第５図は従
来の本発明で使う半導体集積回路のチップレイアウトを
示す図、 第６図は従来のポリセル構成の一例を示す図である。 図において、 ２０はポリセル構造単位、 ２０ａ〜２０ｇはセル、 ２０、．２０２は電源供給線、 ２１．２１’は抵抗領域、 ２２．２２’はコンタク Ｃ１Ｃ２は端子列、 ＷＲは配線領域、 ＷＬ、ＷＬ’は配線 を示す。 トホール、

Claims (4)

    【特許請求の範囲】
  1. （１）高さが共通で幅が各々異る複数のセル（２０ａ〜
    ２０ｇ）を、幅方向に、全幅が所定値になるように高さ
    をそろえて配列することにより形成され、前記複数のセ
    ルよりなる領域内には各セルで共通に使用される電源に
    対応した電源供給線（２０＿１〜２０＿２）が、高さ方
    向上所定位置に、前記全幅にわたって延在するように設
    けられ、その電源供給線への給電点が所定の位置に決め
    られてなるポリセル構造単位（２０）により構成される
    半導体集積回路において、 前記複数のセルの各々は、ポリセル構造単位中に高さ位
    置の異る複数の端子列（Ｃ１、Ｃ２）が少なくとも二列
    形成されるように、高さ方向の位置が他のセルのものに
    対してそろった端子を設けられてなり、ポリセル単位構
    造中で前記二列の端子列により画成される領域（ＷＲ）
    にポリセル相互間を結ぶ配線（ＷＬ、ＷＬ′）を設けた
    ことを特徴とする半導体集積回路。
  2. （２）請求項１記載の半導体集積回路において、ポリセ
    ル構造単位中のセル（２０ａ〜２０ｇ）の各々に、同一
    の高さ位置に電源供給線に接続されて駆動電流をポリセ
    ルの素子に供給する抵抗領域（２１、２１′）を形成さ
    れてなり、電源供給線（２０＿１、２０＿２）と抵抗領
    域とを接続するコンタクトホール（２２、２２′）の位
    置を、素子に供給される電圧が所定値になるように設定
    されてなることを特徴とする半導体集積回路。
  3. （３）請求項１記載の半導体集積回路において、前記ポ
    リセル構造単位中には複数のクロック端子が高さ方向の
    位置を所定高さ位置にそろえて形成されてなり、クロッ
    ク線が、前記複数のクロック端子を結んで、ポリセル構
    造単位中を、幅方向に、前記所定高さ位置において直線
    的に延在するように形成されたことを特徴とする半導体
    集積回路。
  4. （４）請求項１記載の半導体集積回路において、前記ポ
    リセル構造単位中には複数のクロック端子が高さ方向の
    位置を第１の所定高さ位置にそろえて形成されてなり、
    複数のバイアス端子が高さ方向の位置を第２の所定高さ
    位置にそろえて形成されてなり、クロック線が、前記複
    数クロック端子を結んで、ポリセル構造単位中を、幅方
    向に、前記第１の所定高さ位置において直線的に延在す
    るように形成されてなり、バイアス線が前記複数のクロ
    ック端子を結んで、ポリセル構造単位中を、幅方向に、
    前記第２の所定高さ位置において直線的に延在するよう
    に形成されてなることを特徴とする半導体集積回路。
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