JPH04280471A - マスタースライス方式の半導体集積回路装置 - Google Patents
マスタースライス方式の半導体集積回路装置Info
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- JPH04280471A JPH04280471A JP4211691A JP4211691A JPH04280471A JP H04280471 A JPH04280471 A JP H04280471A JP 4211691 A JP4211691 A JP 4211691A JP 4211691 A JP4211691 A JP 4211691A JP H04280471 A JPH04280471 A JP H04280471A
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- 238000000605 extraction Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 8
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- 238000009429 electrical wiring Methods 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、マスタースライス方
式の半導体集積回路装置に関するものである。
式の半導体集積回路装置に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置は多品種少量
生産の傾向にあり、また開発期間および製造期間の短縮
が強く求められている。そこで、マスタースライス方式
の半導体集積回路装置の需要が増大している。このマス
タースライス方式とは、複数のトランジスタや抵抗等の
素子からなる基本素子集合を予め半導体チップ上に形成
しておき、後に開発品種に応じて素子間に配線工程を施
すことにより所望の電気回路を有する半導体集積回路装
置を得る方式である。
生産の傾向にあり、また開発期間および製造期間の短縮
が強く求められている。そこで、マスタースライス方式
の半導体集積回路装置の需要が増大している。このマス
タースライス方式とは、複数のトランジスタや抵抗等の
素子からなる基本素子集合を予め半導体チップ上に形成
しておき、後に開発品種に応じて素子間に配線工程を施
すことにより所望の電気回路を有する半導体集積回路装
置を得る方式である。
【０００３】マスタースライス方式の半導体集積回路装
置には、２種類あり、基本素子集合を列状にいわゆるア
レイとして複数列配置し、各基本素子集合列間に配線領
域を設けたチャネル型のマスタースライス方式の半導体
集積回路装置と、基本素子集合を半導体チップのほぼ全
面に形成した全面素子形成型のマスタースライス方式の
半導体集積回路装置とがある。後者の全面素子形成型の
マスタースライス方式の半導体集積回路装置は、高い集
積度が得られ、さらにチャネル型のマスタースライス方
式の半導体集積回路装置に比較して配線チャネルの設定
自由度が高いことから、大規模集積に適しており、今後
、マスタースライス方式の主流となりつつある。さらに
、配線チャネルを可変可能な全面素子形成型のマスター
スライス方式の半導体集積回路装置は、回路の大規模集
積化に伴い、半導体集積回路装置にＲＡＭやＲＯＭを搭
載する要求が高まる中、ＲＡＭやＲＯＭを高密度に集積
できるため極めて有用である。
置には、２種類あり、基本素子集合を列状にいわゆるア
レイとして複数列配置し、各基本素子集合列間に配線領
域を設けたチャネル型のマスタースライス方式の半導体
集積回路装置と、基本素子集合を半導体チップのほぼ全
面に形成した全面素子形成型のマスタースライス方式の
半導体集積回路装置とがある。後者の全面素子形成型の
マスタースライス方式の半導体集積回路装置は、高い集
積度が得られ、さらにチャネル型のマスタースライス方
式の半導体集積回路装置に比較して配線チャネルの設定
自由度が高いことから、大規模集積に適しており、今後
、マスタースライス方式の主流となりつつある。さらに
、配線チャネルを可変可能な全面素子形成型のマスター
スライス方式の半導体集積回路装置は、回路の大規模集
積化に伴い、半導体集積回路装置にＲＡＭやＲＯＭを搭
載する要求が高まる中、ＲＡＭやＲＯＭを高密度に集積
できるため極めて有用である。
【０００４】このようなマスタースライス方式における
基本素子集合に要求されることは、１つはそれを構成す
る素子間を配線接続することにより、所望の半導体集積
回路装置を構成するゲート回路およびフリップフロップ
回路等の基本論理ブロックを効率良く形成できること、
もう１つは、各基本論理ブロック間の配線接続は、計算
機により自動配線設計されるので、この自動化を容易に
するために、ゲート回路およびフリップフロップ回路等
の回路構成のために基本論理回路ブロックを構成した素
子間に施される配線は、その基本論理ブロックの領域内
で行われることが要求される。
基本素子集合に要求されることは、１つはそれを構成す
る素子間を配線接続することにより、所望の半導体集積
回路装置を構成するゲート回路およびフリップフロップ
回路等の基本論理ブロックを効率良く形成できること、
もう１つは、各基本論理ブロック間の配線接続は、計算
機により自動配線設計されるので、この自動化を容易に
するために、ゲート回路およびフリップフロップ回路等
の回路構成のために基本論理回路ブロックを構成した素
子間に施される配線は、その基本論理ブロックの領域内
で行われることが要求される。
【０００５】以下、図３〜図５に基づいて、従来のマス
タースライス方式の半導体集積回路装置について説明す
る。図３は従来のマスタースライス方式の半導体集積回
路装置における基本素子ブロックの構成を示す平面図で
ある。図３において、ｂ１は基本素子ブロック、１ａ，
１ｂ，１ｃおよび１ｄはｐチャネル型ＭＯＳトランジス
タＰ’のゲート電極の端子取り出し領域、２ａ，２ｂ，
２ｃおよび２ｄはｎチャネル型ＭＯＳトランジスタＮ’
のゲート電極の端子取り出し領域、３ａ，３ｂ，３ｃ，
３ｄおよび３ｅはｐチャネル型ＭＯＳトランジスタＰ’
のソースまたはドレイン拡散領域、４ａ，４ｂ，４ｃ，
４ｄおよび４ｅはｎチャネル型ＭＯＳトランジスタＮ’
のソースまたはドレイン拡散領域である。また、Ｔ３
およびＴ４ はｐおよびｎチャネル型ＭＯＳトランジス
タＰ’およびＮ’の拡散領域の幅すなわちチャネル幅を
示す。
タースライス方式の半導体集積回路装置について説明す
る。図３は従来のマスタースライス方式の半導体集積回
路装置における基本素子ブロックの構成を示す平面図で
ある。図３において、ｂ１は基本素子ブロック、１ａ，
１ｂ，１ｃおよび１ｄはｐチャネル型ＭＯＳトランジス
タＰ’のゲート電極の端子取り出し領域、２ａ，２ｂ，
２ｃおよび２ｄはｎチャネル型ＭＯＳトランジスタＮ’
のゲート電極の端子取り出し領域、３ａ，３ｂ，３ｃ，
３ｄおよび３ｅはｐチャネル型ＭＯＳトランジスタＰ’
のソースまたはドレイン拡散領域、４ａ，４ｂ，４ｃ，
４ｄおよび４ｅはｎチャネル型ＭＯＳトランジスタＮ’
のソースまたはドレイン拡散領域である。また、Ｔ３
およびＴ４ はｐおよびｎチャネル型ＭＯＳトランジス
タＰ’およびＮ’の拡散領域の幅すなわちチャネル幅を
示す。
【０００６】また、・印はコンタクトホールまたはスル
ーホールを形成することができる位置を示し、×印はス
ルーホールを形成することができる位置を示す。なお、
コンタクトホールとは、ゲート電極およびソースまたは
ドレイン領域の各ノード間を導電層からなる第１層配線
により電気的に接続するため開口であり、またスルーホ
ールとは、第１層配線とこの第１層配線の上層に形成し
た第２層配線とを電気的に接続するための開口である。 なお、以下、・印および×印を配線グリッドという。
ーホールを形成することができる位置を示し、×印はス
ルーホールを形成することができる位置を示す。なお、
コンタクトホールとは、ゲート電極およびソースまたは
ドレイン領域の各ノード間を導電層からなる第１層配線
により電気的に接続するため開口であり、またスルーホ
ールとは、第１層配線とこの第１層配線の上層に形成し
た第２層配線とを電気的に接続するための開口である。 なお、以下、・印および×印を配線グリッドという。
【０００７】図３に示すように、ｐチャネル型ＭＯＳト
ランジスタＰ’のソースまたはドレイン領域３ａ〜３ｅ
の幅すなわちチャネル幅Ｔ３ は６配線グリッド幅を有
し、ｎチャネル型ＭＯＳトランジスタＮ’のソースまた
はドレイン領域４ａ〜４ｅの幅すなわちチャネル幅Ｔ４
は５配線グリッド幅を有する。また、配線グリッドの
位置は、この配線グリッド上に形成される第１層配線（
図示せず）が、互いに電気的に独立するために必要な間
隔を有している。複数個の基本素子ブロックを配置し、
配線グリッドを基本として、コンタクトホール，第１層
配線，スルーホールおよび第２層配線（図示せず）によ
り、基本素子ブロックを構成するｐおよびｎチャネル型
ＭＯＳトランジスタＰ’およびＮ’の各ノード間を電気
的に接続することによって、所望の半導体集積回路装置
を構成する種々の基本論理ブロックが形成される。また
、同様に各基本論理回路ブロック（図示せず）間の配線
接続も、配線グリッドを基本として、第１層配線，スル
ーホールおよび第２層配線により形成される。
ランジスタＰ’のソースまたはドレイン領域３ａ〜３ｅ
の幅すなわちチャネル幅Ｔ３ は６配線グリッド幅を有
し、ｎチャネル型ＭＯＳトランジスタＮ’のソースまた
はドレイン領域４ａ〜４ｅの幅すなわちチャネル幅Ｔ４
は５配線グリッド幅を有する。また、配線グリッドの
位置は、この配線グリッド上に形成される第１層配線（
図示せず）が、互いに電気的に独立するために必要な間
隔を有している。複数個の基本素子ブロックを配置し、
配線グリッドを基本として、コンタクトホール，第１層
配線，スルーホールおよび第２層配線（図示せず）によ
り、基本素子ブロックを構成するｐおよびｎチャネル型
ＭＯＳトランジスタＰ’およびＮ’の各ノード間を電気
的に接続することによって、所望の半導体集積回路装置
を構成する種々の基本論理ブロックが形成される。また
、同様に各基本論理回路ブロック（図示せず）間の配線
接続も、配線グリッドを基本として、第１層配線，スル
ーホールおよび第２層配線により形成される。
【０００８】図４はセット／リセット付Ｄ型フリップフ
ロップ回路の構成を示す回路図である。図４において、
５ａ〜５ｑはｐチャネル型ＭＯＳトランジスタ、６ａ〜
６ｑはｎチャネル型ＭＯＳトランジスタ、ＣＫはクロッ
ク信号入力端子、Ｄはデータ信号入力端子、Ｓはセット
信号入力端子、Ｒはリセット信号入力端子、Ｑは正転信
号出力端子、ＮＱは反転信号出力端子、ＶＤＤおよびＶ
ＳＳは電源端子である。
ロップ回路の構成を示す回路図である。図４において、
５ａ〜５ｑはｐチャネル型ＭＯＳトランジスタ、６ａ〜
６ｑはｎチャネル型ＭＯＳトランジスタ、ＣＫはクロッ
ク信号入力端子、Ｄはデータ信号入力端子、Ｓはセット
信号入力端子、Ｒはリセット信号入力端子、Ｑは正転信
号出力端子、ＮＱは反転信号出力端子、ＶＤＤおよびＶ
ＳＳは電源端子である。
【０００９】このように構成したセット／リセット付Ｄ
型フリップフロップ回路は、半導体集積回路装置を構成
する種々のゲート回路およびフリップフロップ回路等の
基本論理ブロックの中で、回路を構成するために最も多
くの配線を必要とするものであり、計算機による各基本
論理回路ブロック間の配線自動設計を容易に行うために
は、セット／リセット付Ｄ型フリップフロップ回路を構
成するために基本論理ブロック内の素子間に施される配
線は、その基本論理ブロックの領域内で行われることが
要求される。
型フリップフロップ回路は、半導体集積回路装置を構成
する種々のゲート回路およびフリップフロップ回路等の
基本論理ブロックの中で、回路を構成するために最も多
くの配線を必要とするものであり、計算機による各基本
論理回路ブロック間の配線自動設計を容易に行うために
は、セット／リセット付Ｄ型フリップフロップ回路を構
成するために基本論理ブロック内の素子間に施される配
線は、その基本論理ブロックの領域内で行われることが
要求される。
【００１０】図５は従来のマスタースライス方式の半導
体集積回路装置における基本論理回路ブロックの構成を
示す平面図である。なお、この基本論理回路ブロックは
５個の基本素子ブロックを配置し、この基本素子ブロッ
クに配線を施したものであり、図４に示すセット／リセ
ット付Ｄ型フリップフロップ回路と同様の回路構成を有
する。
体集積回路装置における基本論理回路ブロックの構成を
示す平面図である。なお、この基本論理回路ブロックは
５個の基本素子ブロックを配置し、この基本素子ブロッ
クに配線を施したものであり、図４に示すセット／リセ
ット付Ｄ型フリップフロップ回路と同様の回路構成を有
する。
【００１１】図５において、ｂ１，ｂ２，ｂ３，ｂ４お
よびｂ５は基本素子ブロックであり、この基本素子ブロ
ックｂ１〜ｂ５は同様のものである。また、７はコンタ
クトホール、８ａ〜８ｒは第１層配線、９はスルーホー
ル、１０ａ〜１０ｄは第２層配線を示す。なお、ＣＫ，
Ｄ，Ｓ，Ｒ，Ｑ，ＮＱ，ＶＤＤおよびＶＳＳは図３と同
様の部分を示す。
よびｂ５は基本素子ブロックであり、この基本素子ブロ
ックｂ１〜ｂ５は同様のものである。また、７はコンタ
クトホール、８ａ〜８ｒは第１層配線、９はスルーホー
ル、１０ａ〜１０ｄは第２層配線を示す。なお、ＣＫ，
Ｄ，Ｓ，Ｒ，Ｑ，ＮＱ，ＶＤＤおよびＶＳＳは図３と同
様の部分を示す。
【００１２】図５に示すように、電源端子ＶＤＤおよび
ＶＳＳに接続するための配線（以下「電源配線」という
。）は、全ての基本素子ブロックｂ１〜ｂ５内で同一位
置に同一形状ものが形成される。これにより、計算機に
よる電源配線設計を容易にする。また、電源配線は、Ｍ
ＯＳトランジスタの各ノード間を接続するための配線（
以下「信号配線」という。）に比較して大きい電流容量
を必要とするため、信号配線より幅の広い配線が用いら
れる。したがって、電源配線の幅は、配線グリッド２個
分となる。また、電源配線は第１層配線８ａ〜８ｒによ
り形成される。また、信号配線は第２層配線１０ａ〜１
０ｄにより形成される。
ＶＳＳに接続するための配線（以下「電源配線」という
。）は、全ての基本素子ブロックｂ１〜ｂ５内で同一位
置に同一形状ものが形成される。これにより、計算機に
よる電源配線設計を容易にする。また、電源配線は、Ｍ
ＯＳトランジスタの各ノード間を接続するための配線（
以下「信号配線」という。）に比較して大きい電流容量
を必要とするため、信号配線より幅の広い配線が用いら
れる。したがって、電源配線の幅は、配線グリッド２個
分となる。また、電源配線は第１層配線８ａ〜８ｒによ
り形成される。また、信号配線は第２層配線１０ａ〜１
０ｄにより形成される。
【００１３】また、セット／リセット付Ｄ型フリップフ
ロップ回路となる基本論理ブロックは、横一列に配置し
た５個の基本素子ブロックｂ１〜ｂ５から構成される。 これにより、電源配線を電源端子ＶＤＤおよびＶＳＳに
対して１配線で構成することができるため、電源配線の
占有面積を小さくすることができ、電源配線と信号配線
とが交差するのを防ぐことができる。さらに、基本論理
ブロック間を配線接続するために必要となる第２層配線
（図示せず）に対して、障害となる基本素子ブロック内
に形成した第２層配線１０ａ〜１０ｄからなる信号配線
を少なくすることができる。
ロップ回路となる基本論理ブロックは、横一列に配置し
た５個の基本素子ブロックｂ１〜ｂ５から構成される。 これにより、電源配線を電源端子ＶＤＤおよびＶＳＳに
対して１配線で構成することができるため、電源配線の
占有面積を小さくすることができ、電源配線と信号配線
とが交差するのを防ぐことができる。さらに、基本論理
ブロック間を配線接続するために必要となる第２層配線
（図示せず）に対して、障害となる基本素子ブロック内
に形成した第２層配線１０ａ〜１０ｄからなる信号配線
を少なくすることができる。
【００１４】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来のマスタースライス方式の半導体集
積回路装置では、配線の密な基本素子ブロックｂ３内で
は、ソースまたはドレイン拡散領域３ｃおよび４ｃ内の
全ての配線グリッド上に配線が施されており、また、基
本素子ブロックｂ１内のゲート電極の端子取り出し領域
１ｄおよび２ｄの全ての配線グリッド上に配線が施され
ている。したがって、従来のマスタースライス方式の半
導体集積回路装置においてセット／リセット付Ｄ型フリ
ップフロップ回路となる基本論理ブロックを構成する場
合には、ｐチャネル型ＭＯＳトランジスタＰ’のドレイ
ンまたはソース拡散領域３ａ〜３ｅの幅すなわちチャネ
ル幅Ｔ３ は、最低６配線グリッド幅が必要となり、ｎ
チャネル型ＭＯＳトランジスタＮ’のチャネル幅Ｔ４
は、最低５配線グリッド幅が必要となるため、ＭＯＳト
ランジスタの拡散領域の幅すなわちチャネル幅Ｔ３ お
よびＴ４ は大きなものとなり、基本素子ブロックｂ１
〜ｂ５の占有面積も大きくなっていた。
うに構成された従来のマスタースライス方式の半導体集
積回路装置では、配線の密な基本素子ブロックｂ３内で
は、ソースまたはドレイン拡散領域３ｃおよび４ｃ内の
全ての配線グリッド上に配線が施されており、また、基
本素子ブロックｂ１内のゲート電極の端子取り出し領域
１ｄおよび２ｄの全ての配線グリッド上に配線が施され
ている。したがって、従来のマスタースライス方式の半
導体集積回路装置においてセット／リセット付Ｄ型フリ
ップフロップ回路となる基本論理ブロックを構成する場
合には、ｐチャネル型ＭＯＳトランジスタＰ’のドレイ
ンまたはソース拡散領域３ａ〜３ｅの幅すなわちチャネ
ル幅Ｔ３ は、最低６配線グリッド幅が必要となり、ｎ
チャネル型ＭＯＳトランジスタＮ’のチャネル幅Ｔ４
は、最低５配線グリッド幅が必要となるため、ＭＯＳト
ランジスタの拡散領域の幅すなわちチャネル幅Ｔ３ お
よびＴ４ は大きなものとなり、基本素子ブロックｂ１
〜ｂ５の占有面積も大きくなっていた。
【００１５】このように、ｐおよびｎチャネル型ＭＯＳ
トランジスタＰ’およびＮ’の拡散領域３ａ〜３ｅおよ
び４ａ〜４ｅの幅すなわちチャネル幅Ｔ３ およびＴ４
が大きいと、配線容量負荷に対する駆動能力が高くな
るため、高速動作が可能となるが、ドレインまたはソー
ス拡散領域３ａ〜３ｅおよび４ａ〜４ｅの接合容量も大
きくなるため、消費電力が大きくなるという問題がある
。素子の微細化に伴い、物理的には単一の半導体チップ
上に集積可能な素子数は増加しているが、パッケージの
熱許容損失の制限により、上記消費電力によっても、半
導体チップ上に集積可能な素子数が制限されるのが現状
である。また、ＭＯＳトランジスタのチャネル幅が大き
いと、電源端子ＶＤＤから電源端子ＶＳＳに流れる貫通
電流も増大する。さらに、基本素子ブロックの占有面積
が大きくなることにより、論理集積度が低下し、高集積
化の妨げになるという問題があった。
トランジスタＰ’およびＮ’の拡散領域３ａ〜３ｅおよ
び４ａ〜４ｅの幅すなわちチャネル幅Ｔ３ およびＴ４
が大きいと、配線容量負荷に対する駆動能力が高くな
るため、高速動作が可能となるが、ドレインまたはソー
ス拡散領域３ａ〜３ｅおよび４ａ〜４ｅの接合容量も大
きくなるため、消費電力が大きくなるという問題がある
。素子の微細化に伴い、物理的には単一の半導体チップ
上に集積可能な素子数は増加しているが、パッケージの
熱許容損失の制限により、上記消費電力によっても、半
導体チップ上に集積可能な素子数が制限されるのが現状
である。また、ＭＯＳトランジスタのチャネル幅が大き
いと、電源端子ＶＤＤから電源端子ＶＳＳに流れる貫通
電流も増大する。さらに、基本素子ブロックの占有面積
が大きくなることにより、論理集積度が低下し、高集積
化の妨げになるという問題があった。
【００１６】この発明の目的は上記問題点に鑑み、計算
機による自動配線設計の自由度を損なうことがなく、低
消費電力化および高集積化を図ったマスタースライス方
式の半導体集積回路装置を提供することである。
機による自動配線設計の自由度を損なうことがなく、低
消費電力化および高集積化を図ったマスタースライス方
式の半導体集積回路装置を提供することである。
【００１７】
【課題を解決するための手段】請求項１記載のマスター
スライス方式の半導体集積回路装置は、４本の互いに電
気的に独立した同一幅の配線をチャネル方向と垂直方向
に接続するに過不足ない幅を有したソースまたはドレイ
ン拡散領域およびこのソースまたはドレイン拡散領域の
両端に形成され２本の互いに電気的に独立した配線を接
続するに過不足ない面積を有したゲート電極の端子取り
出し領域とからなる複数のｐチャネル型ＭＯＳトランジ
スタと、３本の互いに電気的に独立した同一幅の配線を
チャネル方向と垂直方向に接続するに過不足ない幅を有
したソースまたはドレイン拡散領域およびこのソースま
たはドレイン拡散領域の両端に形成され２本の互いに電
気的に独立した配線を接続するに過不足ない面積を有し
たゲート電極の端子取り出し領域とからなる複数のｎチ
ャネル型ＭＯＳトランジスタとを備えた基本素子ブロッ
クを複数個配置したものである。
スライス方式の半導体集積回路装置は、４本の互いに電
気的に独立した同一幅の配線をチャネル方向と垂直方向
に接続するに過不足ない幅を有したソースまたはドレイ
ン拡散領域およびこのソースまたはドレイン拡散領域の
両端に形成され２本の互いに電気的に独立した配線を接
続するに過不足ない面積を有したゲート電極の端子取り
出し領域とからなる複数のｐチャネル型ＭＯＳトランジ
スタと、３本の互いに電気的に独立した同一幅の配線を
チャネル方向と垂直方向に接続するに過不足ない幅を有
したソースまたはドレイン拡散領域およびこのソースま
たはドレイン拡散領域の両端に形成され２本の互いに電
気的に独立した配線を接続するに過不足ない面積を有し
たゲート電極の端子取り出し領域とからなる複数のｎチ
ャネル型ＭＯＳトランジスタとを備えた基本素子ブロッ
クを複数個配置したものである。
【００１８】請求項２記載のマスタースライス方式の半
導体集積回路装置は、３本の互いに電気的に独立した同
一幅の配線をチャネル方向と垂直方向に接続するに過不
足ない幅を有したソースまたはドレイン拡散領域および
このソースまたはドレイン拡散領域の両端に形成され２
本の互いに電気的に独立した配線を接続するに過不足な
い面積を有したゲート電極の端子取り出し領域とからな
る複数のｐチャネル型ＭＯＳトランジスタと、２本の互
いに電気的に独立した同一幅の配線をチャネル方向と垂
直方向に接続するに過不足ない幅を有したソースまたは
ドレイン拡散領域およびこのソースまたはドレイン拡散
領域の両端に形成され２本の互いに電気的に独立した配
線を接続するに過不足ない面積を有したゲート電極の端
子取り出し領域とからなる複数のｎチャネル型ＭＯＳト
ランジスタとを備えた基本素子ブロックを複数個配置し
たものである。
導体集積回路装置は、３本の互いに電気的に独立した同
一幅の配線をチャネル方向と垂直方向に接続するに過不
足ない幅を有したソースまたはドレイン拡散領域および
このソースまたはドレイン拡散領域の両端に形成され２
本の互いに電気的に独立した配線を接続するに過不足な
い面積を有したゲート電極の端子取り出し領域とからな
る複数のｐチャネル型ＭＯＳトランジスタと、２本の互
いに電気的に独立した同一幅の配線をチャネル方向と垂
直方向に接続するに過不足ない幅を有したソースまたは
ドレイン拡散領域およびこのソースまたはドレイン拡散
領域の両端に形成され２本の互いに電気的に独立した配
線を接続するに過不足ない面積を有したゲート電極の端
子取り出し領域とからなる複数のｎチャネル型ＭＯＳト
ランジスタとを備えた基本素子ブロックを複数個配置し
たものである。
【００１９】請求項３記載のマスタースライス方式の半
導体集積回路装置は、請求項１または２記載のマスター
スライス方式の半導体集積回路装置において、横方向に
配置した複数個の基本素子ブロックと、この基本素子ブ
ロックに隣接して縦方向に配置した複数個の基本素子ブ
ロックとを基本論理ブロックとしたものである。請求項
４記載のマスタースライス方式の半導体集積回路装置は
、請求項３記載のマスタースライス方式の半導体集積回
路装置において、互いに隣接した基本素子ブロック間で
近接した一方のゲート電極の端子取り出し領域と他方の
ゲート電極の端子取り出し領域とを電気的に接続したも
のである。
導体集積回路装置は、請求項１または２記載のマスター
スライス方式の半導体集積回路装置において、横方向に
配置した複数個の基本素子ブロックと、この基本素子ブ
ロックに隣接して縦方向に配置した複数個の基本素子ブ
ロックとを基本論理ブロックとしたものである。請求項
４記載のマスタースライス方式の半導体集積回路装置は
、請求項３記載のマスタースライス方式の半導体集積回
路装置において、互いに隣接した基本素子ブロック間で
近接した一方のゲート電極の端子取り出し領域と他方の
ゲート電極の端子取り出し領域とを電気的に接続したも
のである。
【００２０】
【作用】請求項１記載の構成によれば、基本素子ブロッ
クを構成するｐチャネル型ＭＯＳトランジスタのソース
またはドレイン拡散領域の幅を、４本の互いに電気的に
独立した同一幅の配線をチャネル方向と垂直方向に接続
するに過不足ない幅とし、ｎチャネル型ＭＯＳトランジ
スタのソースまたはドレイン拡散領域の幅を、３本の互
いに電気的に独立した同一幅の配線をチャネル方向と垂
直方向に接続するに過不足ない幅とし、各ソースまたは
ドレイン拡散領域の両端に２本の互いに電気的に独立し
た配線を形成するに過不足ない面積を有したゲート電極
の端子取り出し領域を設けたことにより、計算機による
自動配線設計の自由度を損なうことがなく、ソースまた
はドレイン拡散領域のチャネル幅を縮小することができ
る。
クを構成するｐチャネル型ＭＯＳトランジスタのソース
またはドレイン拡散領域の幅を、４本の互いに電気的に
独立した同一幅の配線をチャネル方向と垂直方向に接続
するに過不足ない幅とし、ｎチャネル型ＭＯＳトランジ
スタのソースまたはドレイン拡散領域の幅を、３本の互
いに電気的に独立した同一幅の配線をチャネル方向と垂
直方向に接続するに過不足ない幅とし、各ソースまたは
ドレイン拡散領域の両端に２本の互いに電気的に独立し
た配線を形成するに過不足ない面積を有したゲート電極
の端子取り出し領域を設けたことにより、計算機による
自動配線設計の自由度を損なうことがなく、ソースまた
はドレイン拡散領域のチャネル幅を縮小することができ
る。
【００２１】請求項２記載の構成によれば、基本素子ブ
ロックを構成するｐチャネル型ＭＯＳトランジスタのソ
ースまたはドレイン拡散領域のチャネル幅を、３本の互
いに電気的に独立した同一幅の配線をチャネル方向と垂
直方向に接続するに過不足ない幅とし、ｎチャネル型Ｍ
ＯＳトランジスタのソースまたはドレイン拡散領域のチ
ャネル幅を、２本の互いに電気的に独立した同一幅の配
線をチャネル方向と垂直方向に形成するに過不足ない幅
とし、各ソースまたはドレイン拡散領域の両端に２本の
互いに電気的に独立した配線を接続するに過不足ない面
積を有したゲート電極の端子取り出し領域を設けたこと
により、計算機による自動配線設計の自由度を損なうこ
とがなく、ソースまたはドレイン拡散領域のチャネル幅
を縮小することができ、しかも、基本素子ブロックの占
有面積を縮小することができる。
ロックを構成するｐチャネル型ＭＯＳトランジスタのソ
ースまたはドレイン拡散領域のチャネル幅を、３本の互
いに電気的に独立した同一幅の配線をチャネル方向と垂
直方向に接続するに過不足ない幅とし、ｎチャネル型Ｍ
ＯＳトランジスタのソースまたはドレイン拡散領域のチ
ャネル幅を、２本の互いに電気的に独立した同一幅の配
線をチャネル方向と垂直方向に形成するに過不足ない幅
とし、各ソースまたはドレイン拡散領域の両端に２本の
互いに電気的に独立した配線を接続するに過不足ない面
積を有したゲート電極の端子取り出し領域を設けたこと
により、計算機による自動配線設計の自由度を損なうこ
とがなく、ソースまたはドレイン拡散領域のチャネル幅
を縮小することができ、しかも、基本素子ブロックの占
有面積を縮小することができる。
【００２２】請求項３記載の構成によれば、請求項１ま
たは２記載の構成において、横方向に配置した複数個の
基本素子ブロックと、この基本素子ブロックに隣接して
縦方向に配置した複数個の基本素子ブロックとを基本論
理ブロックとしたことにより、セット／リセット付Ｄ型
フリップフロップ回路のようなる複雑な配線を施す場合
でも、配線が基本論理ブロックからはみだすことがない
。
たは２記載の構成において、横方向に配置した複数個の
基本素子ブロックと、この基本素子ブロックに隣接して
縦方向に配置した複数個の基本素子ブロックとを基本論
理ブロックとしたことにより、セット／リセット付Ｄ型
フリップフロップ回路のようなる複雑な配線を施す場合
でも、配線が基本論理ブロックからはみだすことがない
。
【００２３】請求項４記載の構成によれば、請求項３記
載の構成において、近接した一方のゲート電極の端子取
り出し領域と他方のゲート電極の端子取り出し領域とを
電気的に接続して互いに隣接した基本素子ブロック間を
電気的に接続したことにより、基本論理ブロック内に施
す配線のうち、基本論理ブロック間に配線を施す場合に
障害となる配線の存在率を抑制することができる。
載の構成において、近接した一方のゲート電極の端子取
り出し領域と他方のゲート電極の端子取り出し領域とを
電気的に接続して互いに隣接した基本素子ブロック間を
電気的に接続したことにより、基本論理ブロック内に施
す配線のうち、基本論理ブロック間に配線を施す場合に
障害となる配線の存在率を抑制することができる。
【００２４】
【実施例】図１は、この発明の一実施例のマスタースラ
イス方式の半導体集積回路装置における基本素子ブロッ
クの構成を示す平面図である。図１において、Ｂ１は基
本素子ブロック、１Ａ，１Ｂ，１Ｃおよび１Ｄはｐチャ
ネル型ＭＯＳトランジスタのゲート電極の端子取り出し
領域、２Ａ，２Ｂ，２Ｃおよび２Ｄはｎチャネル型ＭＯ
Ｓトランジスタのゲート電極の端子取り出し領域、３Ａ
，３Ｂ，３Ｃ，３Ｄおよび３Ｅはｐチャネル型ＭＯＳト
ランジスタのソースまたはドレイン拡散領域、４Ａ，４
Ｂ，４Ｃ，４Ｄおよび４Ｅはｎチャネル型ＭＯＳトラン
ジスタのソースまたはドレイン拡散領域である。また、
・印および×印は図３と同様の部分を示し、以下、・印
および×印を配線グリッドという。また、Ｔ１ はｐチ
ャネル型ＭＯＳトランジスタＰのチャネル幅、Ｔ２ は
ｎチャネル型ＭＯＳトランジスタＮのチャネル幅を示す
。
イス方式の半導体集積回路装置における基本素子ブロッ
クの構成を示す平面図である。図１において、Ｂ１は基
本素子ブロック、１Ａ，１Ｂ，１Ｃおよび１Ｄはｐチャ
ネル型ＭＯＳトランジスタのゲート電極の端子取り出し
領域、２Ａ，２Ｂ，２Ｃおよび２Ｄはｎチャネル型ＭＯ
Ｓトランジスタのゲート電極の端子取り出し領域、３Ａ
，３Ｂ，３Ｃ，３Ｄおよび３Ｅはｐチャネル型ＭＯＳト
ランジスタのソースまたはドレイン拡散領域、４Ａ，４
Ｂ，４Ｃ，４Ｄおよび４Ｅはｎチャネル型ＭＯＳトラン
ジスタのソースまたはドレイン拡散領域である。また、
・印および×印は図３と同様の部分を示し、以下、・印
および×印を配線グリッドという。また、Ｔ１ はｐチ
ャネル型ＭＯＳトランジスタＰのチャネル幅、Ｔ２ は
ｎチャネル型ＭＯＳトランジスタＮのチャネル幅を示す
。
【００２５】図１に示すように、基本素子ブロックＢ１
は４個のｐチャネル型ＭＯＳトランジスタＰと４個のｎ
チャネル型ＭＯＳトランジスタＮとから構成したもので
ある。ｐチャネル型ＭＯＳトランジスタＰは、３本の互
いに電気的に独立した同一幅の配線をチャネル方向Ｘと
垂直方向に接続するに過不足ない幅を有したソースまた
はドレイン領域３Ａ，３Ｂ，３Ｃ，３Ｄおよび３Ｅと、
このソースまたはドレイン領域３Ａ，３Ｂ，３Ｃ，３Ｄ
および３Ｅの両端に形成され２本の互いに電気的に独立
した配線を接続するに過不足ない面積を有したゲート電
極の端子取り出し領域１Ａ，１Ｂ，１Ｃおよび１Ｄとか
らなる。ｎチャネル型ＭＯＳトランジスタＮは、２本の
互いに電気的に独立した同一幅の配線をチャネル方向Ｘ
と垂直方向に形成するに過不足ない幅を有したソースま
たはドレイン領域４Ａ，４Ｂ，４Ｃ，４Ｄおよび４Ｅと
、このソースまたはドレイン領域４Ａ，４Ｂ，４Ｃ，４
Ｄおよび４Ｅの両端に形成され２本の互いに電気的に独
立した配線を接続するに過不足ない面積を有したゲート
電極の端子取り出し領域２Ａ，２Ｂ，２Ｃおよび２Ｄと
からなる。
は４個のｐチャネル型ＭＯＳトランジスタＰと４個のｎ
チャネル型ＭＯＳトランジスタＮとから構成したもので
ある。ｐチャネル型ＭＯＳトランジスタＰは、３本の互
いに電気的に独立した同一幅の配線をチャネル方向Ｘと
垂直方向に接続するに過不足ない幅を有したソースまた
はドレイン領域３Ａ，３Ｂ，３Ｃ，３Ｄおよび３Ｅと、
このソースまたはドレイン領域３Ａ，３Ｂ，３Ｃ，３Ｄ
および３Ｅの両端に形成され２本の互いに電気的に独立
した配線を接続するに過不足ない面積を有したゲート電
極の端子取り出し領域１Ａ，１Ｂ，１Ｃおよび１Ｄとか
らなる。ｎチャネル型ＭＯＳトランジスタＮは、２本の
互いに電気的に独立した同一幅の配線をチャネル方向Ｘ
と垂直方向に形成するに過不足ない幅を有したソースま
たはドレイン領域４Ａ，４Ｂ，４Ｃ，４Ｄおよび４Ｅと
、このソースまたはドレイン領域４Ａ，４Ｂ，４Ｃ，４
Ｄおよび４Ｅの両端に形成され２本の互いに電気的に独
立した配線を接続するに過不足ない面積を有したゲート
電極の端子取り出し領域２Ａ，２Ｂ，２Ｃおよび２Ｄと
からなる。
【００２６】このような基本素子ブロックＢ１を複数個
配置することにより基本論理ブロックを構成し、この基
本論理ブロックに配線を施すことにより、ゲート回路お
よびフリップフロップ回路等を構成する。このように構
成した基本素子ブロックＢ１のチャネル幅Ｔ１ および
Ｔ２ と、図３に示す従来例の基本素子ブロックのチャ
ネル幅Ｔ３ およびＴ４ とを配線グリッド数により比
較した場合、ｐチャネル型ＭＯＳトランジスタのチャネ
ル幅Ｔ１ およびＴ３ では、３（実施例の配線グリッ
ド数）／６（従来例の配線グリッド数）＝０．５倍であ
り、また、ｎチャネル型ＭＯＳトランジスタのチャネル
幅Ｔ２ およびＴ４ では、２（実施例の配線グリッド
数）／５（従来例の配線グリッド数）＝０．４倍である
。このようにチャネル幅Ｔ１ およびＴ２ を約半分に
縮小させた基本素子ブロックＢ１を用いて論理回路を構
成することにより、消費電力を約半分に低減することが
できる。
配置することにより基本論理ブロックを構成し、この基
本論理ブロックに配線を施すことにより、ゲート回路お
よびフリップフロップ回路等を構成する。このように構
成した基本素子ブロックＢ１のチャネル幅Ｔ１ および
Ｔ２ と、図３に示す従来例の基本素子ブロックのチャ
ネル幅Ｔ３ およびＴ４ とを配線グリッド数により比
較した場合、ｐチャネル型ＭＯＳトランジスタのチャネ
ル幅Ｔ１ およびＴ３ では、３（実施例の配線グリッ
ド数）／６（従来例の配線グリッド数）＝０．５倍であ
り、また、ｎチャネル型ＭＯＳトランジスタのチャネル
幅Ｔ２ およびＴ４ では、２（実施例の配線グリッド
数）／５（従来例の配線グリッド数）＝０．４倍である
。このようにチャネル幅Ｔ１ およびＴ２ を約半分に
縮小させた基本素子ブロックＢ１を用いて論理回路を構
成することにより、消費電力を約半分に低減することが
できる。
【００２７】また、基本素子ブロックＢ１と図３に示す
従来例の基本素子ブロックｂ１との占有面積を配線グリ
ッド数により比較すると、従来例の総配線グリッド数７
５（１５（縦方向の配線グリッド数）×５列）に対し、
実施例の総配線グリッド数６５（１３（縦方向の配線グ
リッド数）×５列）であるため、約０．８７倍であり、
占有面積が縮小している。これにより、高集積化を実現
することができる。
従来例の基本素子ブロックｂ１との占有面積を配線グリ
ッド数により比較すると、従来例の総配線グリッド数７
５（１５（縦方向の配線グリッド数）×５列）に対し、
実施例の総配線グリッド数６５（１３（縦方向の配線グ
リッド数）×５列）であるため、約０．８７倍であり、
占有面積が縮小している。これにより、高集積化を実現
することができる。
【００２８】次に、この発明の一実施例のマスタースラ
イス方式の半導体集積回路装置における基本論理ブロッ
クを図２を参照しながら説明する。なお、この基本論理
回路ブロックは５個の基本素子ブロックを配置し、この
基本素子ブロックに配線を施したものであり、図３に示
すセット／リセット付Ｄ型フリップフロップ回路と同様
の回路構成を有する。
イス方式の半導体集積回路装置における基本論理ブロッ
クを図２を参照しながら説明する。なお、この基本論理
回路ブロックは５個の基本素子ブロックを配置し、この
基本素子ブロックに配線を施したものであり、図３に示
すセット／リセット付Ｄ型フリップフロップ回路と同様
の回路構成を有する。
【００２９】図２において、Ｂ１，Ｂ２，Ｂ３，Ｂ４お
よびＢ５は基本素子ブロックであり、この基本素子ブロ
ックを構成する素子は同様のものである。また、７はコ
ンタクトホール、８ａ〜８ｒは第１層配線、９はスルー
ホール、１０ａ〜１０ｃは第２層配線を示す。なお、Ｃ
Ｋ，Ｄ，Ｓ，Ｒ，Ｑ，ＮＱ，ＶＤＤおよびＶＳＳは図３
と同様の部分を示す。
よびＢ５は基本素子ブロックであり、この基本素子ブロ
ックを構成する素子は同様のものである。また、７はコ
ンタクトホール、８ａ〜８ｒは第１層配線、９はスルー
ホール、１０ａ〜１０ｃは第２層配線を示す。なお、Ｃ
Ｋ，Ｄ，Ｓ，Ｒ，Ｑ，ＮＱ，ＶＤＤおよびＶＳＳは図３
と同様の部分を示す。
【００３０】図２に示すように、基本論理ブロックとな
るセット／リセット付Ｄ型フリップフロップ回路は、５
個の各基本論理ブロックＢ１，Ｂ２，Ｂ３，Ｂ４および
Ｂ５を、横方向に基本素子ブロックＢ１，Ｂ２，および
Ｂ５を配置し、基本素子ブロックＢ２に隣接して縦方向
に基本素子ブロックＢ３を配置し、基本素子ブロックＢ
５に隣接して縦方向に基本素子ブロックＢ５を配置した
ものである。
るセット／リセット付Ｄ型フリップフロップ回路は、５
個の各基本論理ブロックＢ１，Ｂ２，Ｂ３，Ｂ４および
Ｂ５を、横方向に基本素子ブロックＢ１，Ｂ２，および
Ｂ５を配置し、基本素子ブロックＢ２に隣接して縦方向
に基本素子ブロックＢ３を配置し、基本素子ブロックＢ
５に隣接して縦方向に基本素子ブロックＢ５を配置した
ものである。
【００３１】このように５個の基本素子ブロックを配置
することにより、セット／リセット付Ｄ型フリップフロ
ップ回路を構成するための複雑な配線を基本論理ブロッ
ク内で施すことができる。すなわち、セット／リセット
付Ｄ型フリップフロップ回路を構成するために複雑な配
線を要する場合でも、この配線が基本論理ブロックから
はみだすことがなく、計算機による自動配線設計を容易
にすることができる。また、ＶＤＤおよびＶＳＳの電源
配線は２配線グリッド幅を有しており、基本素子ブロッ
クＢ１，Ｂ２およびＢ５と、基本素子ブロックＢ３およ
びＢ４とに対して、同一位置で同一形状に形成したもの
である。これにより、計算機による電源配線設計を容易
にすることができる。
することにより、セット／リセット付Ｄ型フリップフロ
ップ回路を構成するための複雑な配線を基本論理ブロッ
ク内で施すことができる。すなわち、セット／リセット
付Ｄ型フリップフロップ回路を構成するために複雑な配
線を要する場合でも、この配線が基本論理ブロックから
はみだすことがなく、計算機による自動配線設計を容易
にすることができる。また、ＶＤＤおよびＶＳＳの電源
配線は２配線グリッド幅を有しており、基本素子ブロッ
クＢ１，Ｂ２およびＢ５と、基本素子ブロックＢ３およ
びＢ４とに対して、同一位置で同一形状に形成したもの
である。これにより、計算機による電源配線設計を容易
にすることができる。
【００３２】また、セット／リセット付Ｄ型フリップフ
ロップ回路を構成するために基本論理ブロック内に存在
する第２層配線１０ａ，１０ｂ，１０ｃは３本である。 この第２層配線１０ａ，１０ｂ，１０ｃは基本論理ブロ
ック間に配線を施す際に用いる第２層配線（図示せず）
の障害となるが、各基本素子ブロックＢ１，Ｂ２，Ｂ３
，Ｂ４およびＢ５の縦方向の配線グリッド列は５本であ
ることから、障害となる第２層配線の存在率は（３本／
５本×３（横方向に配置した基本素子ブロックＢ１，Ｂ
２，Ｂ５の数））×１００＝２０〔％〕となる。一方、
図４に示す従来例ではセット／リセット付Ｄ型フリップ
フロップ回路を構成するために基本論理ブロック内に存
在する第２層配線１０ａ，１０ｂ，１０ｃ，１０ｄは４
本であり、障害となる配線の存在率は（４本／５本×５
（横方向に配置した基本素子ブロックｂ１，ｂ２，ｂ３
，ｂ４，ｂ５の数））×１００＝１６〔％〕である。し
たがって、図２に示すように基本素子ブロックＢ１，Ｂ
２，Ｂ３，Ｂ４およびＢ５を配置した基本論理ブロック
において、障害となる第２層配線の存在率の増加は、従
来例に比較して僅か４〔％〕であり、計算機による自動
配線設計の容易化の妨げとはならない。
ロップ回路を構成するために基本論理ブロック内に存在
する第２層配線１０ａ，１０ｂ，１０ｃは３本である。 この第２層配線１０ａ，１０ｂ，１０ｃは基本論理ブロ
ック間に配線を施す際に用いる第２層配線（図示せず）
の障害となるが、各基本素子ブロックＢ１，Ｂ２，Ｂ３
，Ｂ４およびＢ５の縦方向の配線グリッド列は５本であ
ることから、障害となる第２層配線の存在率は（３本／
５本×３（横方向に配置した基本素子ブロックＢ１，Ｂ
２，Ｂ５の数））×１００＝２０〔％〕となる。一方、
図４に示す従来例ではセット／リセット付Ｄ型フリップ
フロップ回路を構成するために基本論理ブロック内に存
在する第２層配線１０ａ，１０ｂ，１０ｃ，１０ｄは４
本であり、障害となる配線の存在率は（４本／５本×５
（横方向に配置した基本素子ブロックｂ１，ｂ２，ｂ３
，ｂ４，ｂ５の数））×１００＝１６〔％〕である。し
たがって、図２に示すように基本素子ブロックＢ１，Ｂ
２，Ｂ３，Ｂ４およびＢ５を配置した基本論理ブロック
において、障害となる第２層配線の存在率の増加は、従
来例に比較して僅か４〔％〕であり、計算機による自動
配線設計の容易化の妨げとはならない。
【００３３】このように障害となる第２層配線の存在率
の増加を僅かに抑えられるのは、上段の基本素子ブロッ
クＢ４と下段の基本素子ブロックＢ５との間に配線を施
す場合に、第２層配線を用いることがなく、近接したゲ
ート電極の端子取り出し領域７間を第１層配線８ｋおよ
び８ｌにより電気的に接続することによって、これを実
現しているためである。
の増加を僅かに抑えられるのは、上段の基本素子ブロッ
クＢ４と下段の基本素子ブロックＢ５との間に配線を施
す場合に、第２層配線を用いることがなく、近接したゲ
ート電極の端子取り出し領域７間を第１層配線８ｋおよ
び８ｌにより電気的に接続することによって、これを実
現しているためである。
【００３４】以上のように、実施例によれば、計算機に
よる自動配線設計の自由度を損なうことがなく、従来と
比較して基本論理ブロックの占有面積を縮小することが
でき、かつ、基本素子ブロックＢ１〜Ｂ５内のｐおよび
ｎチャネル型ＭＯＳトランジスタＰ，Ｎのソースまたは
ドレイン拡散領域３Ａ〜３Ｅおよび４Ａ〜４Ｅのチャネ
ル幅Ｔ１ およびＴ２ を約半分に縮小することにより
無負荷状態でのセット／リセット付Ｄ型フリップフロッ
プ回路の消費電力を約半分に低減することができる。こ
れにより、従来と同様の熱許容損失を有するパッケージ
での集積度を高めることができる。その結果、低消費電
力化および高集積化を図ったマスタースライス方式の半
導体集積回路装置を得ることができる。
よる自動配線設計の自由度を損なうことがなく、従来と
比較して基本論理ブロックの占有面積を縮小することが
でき、かつ、基本素子ブロックＢ１〜Ｂ５内のｐおよび
ｎチャネル型ＭＯＳトランジスタＰ，Ｎのソースまたは
ドレイン拡散領域３Ａ〜３Ｅおよび４Ａ〜４Ｅのチャネ
ル幅Ｔ１ およびＴ２ を約半分に縮小することにより
無負荷状態でのセット／リセット付Ｄ型フリップフロッ
プ回路の消費電力を約半分に低減することができる。こ
れにより、従来と同様の熱許容損失を有するパッケージ
での集積度を高めることができる。その結果、低消費電
力化および高集積化を図ったマスタースライス方式の半
導体集積回路装置を得ることができる。
【００３５】なお、この実施例では、ｐチャネル型ＭＯ
ＳトランジスタＰのソースまたはドレイン拡散領域３Ａ
〜３Ｅのチャネル幅Ｔ１ を３配線グリッド幅とし、ま
たｎチャネル型ＭＯＳトランジスタＮのソースまたはド
レイン拡散領域４Ａ〜４Ｅのチャネル幅Ｔ２ を２配線
グリッド幅としたが、ｐチャネル型ＭＯＳトランジスタ
のソースまたはドレイン拡散領域のチャネル幅を４配線
グリッド幅とし、またｎチャネル型ＭＯＳトランジスタ
のソースまたはドレイン拡散領域のチャネル幅を３配線
グリッド幅としても良い。これにより、消費電力を低減
させ、従来と同様の熱許容損失を有するパッケージでの
素子の集積度を高めることができる。
ＳトランジスタＰのソースまたはドレイン拡散領域３Ａ
〜３Ｅのチャネル幅Ｔ１ を３配線グリッド幅とし、ま
たｎチャネル型ＭＯＳトランジスタＮのソースまたはド
レイン拡散領域４Ａ〜４Ｅのチャネル幅Ｔ２ を２配線
グリッド幅としたが、ｐチャネル型ＭＯＳトランジスタ
のソースまたはドレイン拡散領域のチャネル幅を４配線
グリッド幅とし、またｎチャネル型ＭＯＳトランジスタ
のソースまたはドレイン拡散領域のチャネル幅を３配線
グリッド幅としても良い。これにより、消費電力を低減
させ、従来と同様の熱許容損失を有するパッケージでの
素子の集積度を高めることができる。
【００３６】また、この実施例では基本素子ブロック内
に４個のｐチャネル型ＭＯＳトランジスタＰおよび４個
のｎチャネル型ＭＯＳトランジスタＮを備えているが、
ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型Ｍ
ＯＳトランジスタの数はこれに限らない。また、この実
施例では、基本論理ブロックとなる５個の基本素子ブロ
ックＢ１〜Ｂ５を図２に示すように配置して、セット／
リセット付Ｄ型フリップフロップ回路を構成した場合を
説明したが、例えばＮＡＮＤ回路やＮＯＲ回路等の基本
論理ブロック内に施すべき配線が容易である場合には、
基本素子ブロックを横一列に配置することにより基本論
理ブロックとし、回路を構成しても同様の効果が得られ
る。
に４個のｐチャネル型ＭＯＳトランジスタＰおよび４個
のｎチャネル型ＭＯＳトランジスタＮを備えているが、
ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型Ｍ
ＯＳトランジスタの数はこれに限らない。また、この実
施例では、基本論理ブロックとなる５個の基本素子ブロ
ックＢ１〜Ｂ５を図２に示すように配置して、セット／
リセット付Ｄ型フリップフロップ回路を構成した場合を
説明したが、例えばＮＡＮＤ回路やＮＯＲ回路等の基本
論理ブロック内に施すべき配線が容易である場合には、
基本素子ブロックを横一列に配置することにより基本論
理ブロックとし、回路を構成しても同様の効果が得られ
る。
【００３７】
【発明の効果】請求項１記載のマスタースライス方式の
半導体集積回路装置によれば、基本素子ブロックを構成
するｐチャネル型ＭＯＳトランジスタのソースまたはド
レイン拡散領域の幅を、４本の互いに電気的に独立した
同一幅の配線をチャネル方向と垂直方向に接続するに過
不足ない幅とし、ｎチャネル型ＭＯＳトランジスタのソ
ースまたはドレイン拡散領域の幅を、３本の互いに電気
的に独立した同一幅の配線をチャネル方向と垂直方向に
接続するに過不足ない幅とし、各ソースまたはドレイン
拡散領域の両端に２本の互いに電気的に独立した配線を
形成するに過不足ない面積を有したゲート電極の端子取
り出し領域を設けたことにより、計算機による自動配線
設計の自由度を損なうことがなく、ソースまたはドレイ
ン拡散領域のチャネル幅を縮小することができる。その
結果、従来と同様の熱許容損失を有するパッケージでの
集積度を高めることができ、低消費電力化および高集積
化を図ったマスタースライス方式の半導体集積回路装置
を得ることができる。
半導体集積回路装置によれば、基本素子ブロックを構成
するｐチャネル型ＭＯＳトランジスタのソースまたはド
レイン拡散領域の幅を、４本の互いに電気的に独立した
同一幅の配線をチャネル方向と垂直方向に接続するに過
不足ない幅とし、ｎチャネル型ＭＯＳトランジスタのソ
ースまたはドレイン拡散領域の幅を、３本の互いに電気
的に独立した同一幅の配線をチャネル方向と垂直方向に
接続するに過不足ない幅とし、各ソースまたはドレイン
拡散領域の両端に２本の互いに電気的に独立した配線を
形成するに過不足ない面積を有したゲート電極の端子取
り出し領域を設けたことにより、計算機による自動配線
設計の自由度を損なうことがなく、ソースまたはドレイ
ン拡散領域のチャネル幅を縮小することができる。その
結果、従来と同様の熱許容損失を有するパッケージでの
集積度を高めることができ、低消費電力化および高集積
化を図ったマスタースライス方式の半導体集積回路装置
を得ることができる。
【００３８】請求項２記載のマスタースライス方式の半
導体集積回路装置によれば、基本素子ブロックを構成す
るｐチャネル型ＭＯＳトランジスタのソースまたはドレ
イン拡散領域のチャネル幅を、３本の互いに電気的に独
立した同一幅の配線をチャネル方向と垂直方向に接続す
るに過不足ない幅とし、ｎチャネル型ＭＯＳトランジス
タのソースまたはドレイン拡散領域のチャネル幅を、２
本の互いに電気的に独立した同一幅の配線をチャネル方
向と垂直方向に形成するに過不足ない幅とし、各ソース
またはドレイン拡散領域の両端に２本の互いに電気的に
独立した配線を接続するに過不足ない面積を有したゲー
ト電極の端子取り出し領域を設けたことにより、計算機
による自動配線設計の自由度を損なうことがなく、ソー
スまたはドレイン拡散領域のチャネル幅を縮小すること
ができ、しかも、基本素子ブロックの占有面積を縮小す
ることができる。その結果、従来と同様の熱許容損失を
有するパッケージでの集積度を高めることができ、低消
費電力化および高集積化を図ったマスタースライス方式
の半導体集積回路装置を得ることができる。
導体集積回路装置によれば、基本素子ブロックを構成す
るｐチャネル型ＭＯＳトランジスタのソースまたはドレ
イン拡散領域のチャネル幅を、３本の互いに電気的に独
立した同一幅の配線をチャネル方向と垂直方向に接続す
るに過不足ない幅とし、ｎチャネル型ＭＯＳトランジス
タのソースまたはドレイン拡散領域のチャネル幅を、２
本の互いに電気的に独立した同一幅の配線をチャネル方
向と垂直方向に形成するに過不足ない幅とし、各ソース
またはドレイン拡散領域の両端に２本の互いに電気的に
独立した配線を接続するに過不足ない面積を有したゲー
ト電極の端子取り出し領域を設けたことにより、計算機
による自動配線設計の自由度を損なうことがなく、ソー
スまたはドレイン拡散領域のチャネル幅を縮小すること
ができ、しかも、基本素子ブロックの占有面積を縮小す
ることができる。その結果、従来と同様の熱許容損失を
有するパッケージでの集積度を高めることができ、低消
費電力化および高集積化を図ったマスタースライス方式
の半導体集積回路装置を得ることができる。
【００３９】請求項３記載のマスタースライス方式の半
導体集積回路装置によれば、請求項１または２記載のマ
スタースライス方式の半導体集積回路装置において、横
方向に配置した複数個の基本素子ブロックと、この基本
素子ブロックに隣接して縦方向に配置した複数個の基本
素子ブロックとを基本論理ブロックとしたことにより、
セット／リセット付Ｄ型フリップフロップ回路のような
る複雑な配線を施す場合でも、配線が基本論理ブロック
からはみだすことがない。その結果、計算機による自動
配線設計を容易にすることができる。
導体集積回路装置によれば、請求項１または２記載のマ
スタースライス方式の半導体集積回路装置において、横
方向に配置した複数個の基本素子ブロックと、この基本
素子ブロックに隣接して縦方向に配置した複数個の基本
素子ブロックとを基本論理ブロックとしたことにより、
セット／リセット付Ｄ型フリップフロップ回路のような
る複雑な配線を施す場合でも、配線が基本論理ブロック
からはみだすことがない。その結果、計算機による自動
配線設計を容易にすることができる。
【００４０】請求項４記載のマスタースライス方式の半
導体集積回路装置によれば、請求項３記載のマスタース
ライス方式の半導体集積回路装置において、近接した一
方のゲート電極の端子取り出し領域と他方のゲート電極
の端子取り出し領域とを電気的に接続して互いに隣接し
た基本素子ブロック間を電気的に接続したことにより、
基本論理ブロック内に施す配線のうち、基本論理ブロッ
ク間に配線を施す場合に障害となる配線の存在率を抑制
することができる。その結果、計算機による自動配線設
計のより容易にすることができる。
導体集積回路装置によれば、請求項３記載のマスタース
ライス方式の半導体集積回路装置において、近接した一
方のゲート電極の端子取り出し領域と他方のゲート電極
の端子取り出し領域とを電気的に接続して互いに隣接し
た基本素子ブロック間を電気的に接続したことにより、
基本論理ブロック内に施す配線のうち、基本論理ブロッ
ク間に配線を施す場合に障害となる配線の存在率を抑制
することができる。その結果、計算機による自動配線設
計のより容易にすることができる。
【図１】図１はこの発明の一実施例のマスタースライス
方式の半導体集積回路装置における基本素子ブロックの
構成を示す平面図である。
方式の半導体集積回路装置における基本素子ブロックの
構成を示す平面図である。
【図２】図２はこの発明の一実施例のマスタースライス
方式の半導体集積回路装置における基本論理ブロックの
構成を示す平面図である。
方式の半導体集積回路装置における基本論理ブロックの
構成を示す平面図である。
【図３】図３は従来のマスタースライス方式の半導体集
積回路装置における基本素子ブロックの構成を示す平面
図である。
積回路装置における基本素子ブロックの構成を示す平面
図である。
【図４】図４はセット／リセット付Ｄ型フリップフロッ
プ回路の構成を示す回路図である。
プ回路の構成を示す回路図である。
【図５】図５は従来のマスタースライス方式の半導体集
積回路装置における基本論理回路ブロックの構成を示す
平面図である。
積回路装置における基本論理回路ブロックの構成を示す
平面図である。
Ｐ ｐチャネル型ＭＯＳトランジスタＮ
ｎチャネル型ＭＯＳトランジスタ１Ａ〜１Ｄ ゲ
ート電極取り出し領域２Ａ〜２Ｄ ゲート電極取
り出し領域３Ａ〜３Ｅ ソースまたはドレイン拡
散領域４Ａ〜４Ｅ ソースまたはドレイン拡散領
域Ｂ１〜Ｂ５ 基本素子ブロック
ｎチャネル型ＭＯＳトランジスタ１Ａ〜１Ｄ ゲ
ート電極取り出し領域２Ａ〜２Ｄ ゲート電極取
り出し領域３Ａ〜３Ｅ ソースまたはドレイン拡
散領域４Ａ〜４Ｅ ソースまたはドレイン拡散領
域Ｂ１〜Ｂ５ 基本素子ブロック
Claims (4)
- 【請求項１】 ４本の互いに電気的に独立した同一幅
の配線をチャネル方向と垂直方向に接続するに過不足な
い幅を有したソースまたはドレイン拡散領域およびこの
ソースまたはドレイン拡散領域の両端に形成され２本の
互いに電気的に独立した配線を接続するに過不足ない面
積を有したゲート電極の端子取り出し領域とからなる複
数のｐチャネル型ＭＯＳトランジスタと、３本の互いに
電気的に独立した同一幅の配線をチャネル方向と垂直方
向に接続するに過不足ない幅を有したソースまたはドレ
イン拡散領域およびこのソースまたはドレイン拡散領域
の両端に形成され２本の互いに電気的に独立した配線を
接続するに過不足ない面積を有したゲート電極の端子取
り出し領域とからなる複数のｎチャネル型ＭＯＳトラン
ジスタとを備えた基本素子ブロックを複数個配置したマ
スタースライス方式の半導体集積回路装置。 - 【請求項２】 ３本の互いに電気的に独立した同一幅
の配線をチャネル方向と垂直方向に接続するに過不足な
い幅を有したソースまたはドレイン拡散領域およびこの
ソースまたはドレイン拡散領域の両端に形成され２本の
互いに電気的に独立した配線を接続するに過不足ない面
積を有したゲート電極の端子取り出し領域とからなる複
数のｐチャネル型ＭＯＳトランジスタと、２本の互いに
電気的に独立した同一幅の配線をチャネル方向と垂直方
向に接続するに過不足ない幅を有したソースまたはドレ
イン拡散領域およびこのソースまたはドレイン拡散領域
の両端に形成され２本の互いに電気的に独立した配線を
接続するに過不足ない面積を有したゲート電極の端子取
り出し領域とからなる複数のｎチャネル型ＭＯＳトラン
ジスタとを備えた基本素子ブロックを複数個配置したマ
スタースライス方式の半導体集積回路装置。 - 【請求項３】 横方向に配置した複数個の前記基本素
子ブロックと、この基本素子ブロックに隣接して縦方向
に配置した複数個の前記基本素子ブロックとを基本論理
ブロックとした請求項１または２記載のマスタースライ
ス方式の半導体集積回路装置。 - 【請求項４】 互いに隣接した前記基本素子ブロック
間で近接した一方の前記ゲート電極の端子取り出し領域
と他方の前記ゲート電極の端子取り出し領域とを電気的
に接続した請求項３記載のマスタースライス方式の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211691A JPH04280471A (ja) | 1991-03-08 | 1991-03-08 | マスタースライス方式の半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211691A JPH04280471A (ja) | 1991-03-08 | 1991-03-08 | マスタースライス方式の半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280471A true JPH04280471A (ja) | 1992-10-06 |
Family
ID=12626981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4211691A Pending JPH04280471A (ja) | 1991-03-08 | 1991-03-08 | マスタースライス方式の半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04280471A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735684A2 (en) * | 1995-03-30 | 1996-10-02 | Nec Corporation | BiCMOS logical integrated circuit |
| JP2018182316A (ja) * | 2017-04-10 | 2018-11-15 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 異種コンタクトを具備する集積回路、及びそれを含む半導体装置 |
-
1991
- 1991-03-08 JP JP4211691A patent/JPH04280471A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735684A2 (en) * | 1995-03-30 | 1996-10-02 | Nec Corporation | BiCMOS logical integrated circuit |
| EP0735684A3 (en) * | 1995-03-30 | 1998-11-11 | Nec Corporation | BiCMOS logical integrated circuit |
| JP2018182316A (ja) * | 2017-04-10 | 2018-11-15 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 異種コンタクトを具備する集積回路、及びそれを含む半導体装置 |
| US11437315B2 (en) | 2017-04-10 | 2022-09-06 | Samsung Electronics Co., Ltd. | Integrated circuit having heterogeneous gate contacts over active regions |
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