JPH08213466A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08213466A JPH08213466A JP1941295A JP1941295A JPH08213466A JP H08213466 A JPH08213466 A JP H08213466A JP 1941295 A JP1941295 A JP 1941295A JP 1941295 A JP1941295 A JP 1941295A JP H08213466 A JPH08213466 A JP H08213466A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- macro
- power supply
- pins
- cells
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【目的】本発明は、マスタースライス方式の半導体集積
回路に関し、配線混雑の緩和を図る。 【構成】基本セル上に水平方向に互いに隣接して配置さ
れた２つのマクロセルのピンが、互いに隣接するマクロ
セルに最近接した互いに隣接する垂直方向に延びる２本
の配線トラックの少なくとも１本には配置されていない
か、もしくは、それら２本の配線トラックの双方にマク
ロセルのピンが配置されている場合は、それらのピン
が、水平方向に延びる配線トラック２本以上異なる位置
に配置されている。もしくは、水平方向に延びる主電源
配線と接する毎に水平方向にずれて垂直方向に延びる、
主電源配線どうしを結ぶ副電源配線を備える。
回路に関し、配線混雑の緩和を図る。 【構成】基本セル上に水平方向に互いに隣接して配置さ
れた２つのマクロセルのピンが、互いに隣接するマクロ
セルに最近接した互いに隣接する垂直方向に延びる２本
の配線トラックの少なくとも１本には配置されていない
か、もしくは、それら２本の配線トラックの双方にマク
ロセルのピンが配置されている場合は、それらのピン
が、水平方向に延びる配線トラック２本以上異なる位置
に配置されている。もしくは、水平方向に延びる主電源
配線と接する毎に水平方向にずれて垂直方向に延びる、
主電源配線どうしを結ぶ副電源配線を備える。
Description
【０００１】
【産業上の利用分野】本発明は、マスタースライス方式
の半導体集積回路に関する。
の半導体集積回路に関する。
【０００２】
【従来の技術】従来より、ＴＡＴ（ｔｕｒｎ ａｒｏｕ
ｎｄ ｔｉｍｅ）の短縮等の観点から、半導体基板上に
能動素子を含む基本セルをあらかじめ形成しておき、配
線だけで所要の機能を実現するマスタースライス方式の
半導体集積回路が広く採用されている。マスタースライ
ス方式の半導体集積回路は、通常マクロセルが使用され
るが、そのマクロセルには、マクロセル間配線用のピン
が設けられる。
ｎｄ ｔｉｍｅ）の短縮等の観点から、半導体基板上に
能動素子を含む基本セルをあらかじめ形成しておき、配
線だけで所要の機能を実現するマスタースライス方式の
半導体集積回路が広く採用されている。マスタースライ
ス方式の半導体集積回路は、通常マクロセルが使用され
るが、そのマクロセルには、マクロセル間配線用のピン
が設けられる。
【０００３】図５はマクロセルの従来のピン配置例を示
した図である。図５に示す通り、マクロセル１上のピン
２の配置位置に関しては特定な制約が設けられていな
い。図６は、従来の、基本セル上に配置された複数のマ
クロセルと、マクロセル間の配線を示す図である。マス
タースライス方式では、配線３を施すことのできる配線
トラックがあらかじめ定められている。マクロセルのピ
ンの配置によっては、隣接マクロセルの境界付近でマク
ロセル上を貫通するオーバーセル配線ができず、例えば
図６に太線で示す配線３ａのように大きく迂回する必要
を生じる場合がある。
した図である。図５に示す通り、マクロセル１上のピン
２の配置位置に関しては特定な制約が設けられていな
い。図６は、従来の、基本セル上に配置された複数のマ
クロセルと、マクロセル間の配線を示す図である。マス
タースライス方式では、配線３を施すことのできる配線
トラックがあらかじめ定められている。マクロセルのピ
ンの配置によっては、隣接マクロセルの境界付近でマク
ロセル上を貫通するオーバーセル配線ができず、例えば
図６に太線で示す配線３ａのように大きく迂回する必要
を生じる場合がある。
【０００４】図７は、マスタースライス方式の半導体集
積回路における、電源配線を示す図である。この半導体
基板１０には、マクロセルが配置された、水平方向に延
びるマクロセル配置領域１１が、垂直方向に順次所定間
隔を置いて複数形成さている。また、この半導体基板１
０上には、マクロセル配置領域上を水平方向に延びる主
電源配線１２と、複数のマクロセル配置領域に跨って垂
直方向に延び、主電源配線１２どうしを接続する副電源
配線１３が設けられている。これは公知の技術である。
ここには、異なる電源電位をもつ、２種類の主電源配線
と２種類の副電源配線が設けられている。これら主電源
配線と副電源配線は、通常、互いに異なる配線層を使用
する。このため、これらの交差部分には各配線層間を接
続するビアが置かれる。
積回路における、電源配線を示す図である。この半導体
基板１０には、マクロセルが配置された、水平方向に延
びるマクロセル配置領域１１が、垂直方向に順次所定間
隔を置いて複数形成さている。また、この半導体基板１
０上には、マクロセル配置領域上を水平方向に延びる主
電源配線１２と、複数のマクロセル配置領域に跨って垂
直方向に延び、主電源配線１２どうしを接続する副電源
配線１３が設けられている。これは公知の技術である。
ここには、異なる電源電位をもつ、２種類の主電源配線
と２種類の副電源配線が設けられている。これら主電源
配線と副電源配線は、通常、互いに異なる配線層を使用
する。このため、これらの交差部分には各配線層間を接
続するビアが置かれる。
【０００５】
【発明が解決しようとする課題】従来のマスタースライ
ス方式の半導体集積回路では、図６に示すように、ピン
密度の高いマクロセル１が高密度に集中して配置された
際、マクロセル１のピン２が障害物となり、マクロセル
１上を配線を通過させようとすると大きく迂回する必要
を生じ、あるいは配線の通過が不可能となり、マクロセ
ル１の付近で配線が混雑し易いという問題がある。特
に、従来は隣接するマクロセル間でのピン位置の最適化
は考慮されていなかったため、マクロセルどうしの境界
付近での配線混雑が生じやすい構造となっていた。
ス方式の半導体集積回路では、図６に示すように、ピン
密度の高いマクロセル１が高密度に集中して配置された
際、マクロセル１のピン２が障害物となり、マクロセル
１上を配線を通過させようとすると大きく迂回する必要
を生じ、あるいは配線の通過が不可能となり、マクロセ
ル１の付近で配線が混雑し易いという問題がある。特
に、従来は隣接するマクロセル間でのピン位置の最適化
は考慮されていなかったため、マクロセルどうしの境界
付近での配線混雑が生じやすい構造となっていた。
【０００６】本発明は、上記事情に鑑み、互いに隣接し
て配置されるマクロセルの境界付近のマクロセル上を通
過するオーバーセル配線が容易な構造を備えた半導体集
積回路を提供することを第１の目的とする。また、図７
に示すような主電源配線１２、副電源配線１３を形成す
る場合、以下のような問題を生じる。
て配置されるマクロセルの境界付近のマクロセル上を通
過するオーバーセル配線が容易な構造を備えた半導体集
積回路を提供することを第１の目的とする。また、図７
に示すような主電源配線１２、副電源配線１３を形成す
る場合、以下のような問題を生じる。
【０００７】図８は、１本の副電源配線１３の近傍の配
線３の一例を示す図である。図７に示す従来の方式で
は、図８に示す通り副電源配線１３が複数のマクロセル
配置領域１１を横切っているためこれが大きな障害物と
なり、副電源配線１３と同層の配線が副電源配線１３に
沿って副電源配線１３を横切らず配線されて、副電源配
線１３の周囲で配線の混雑が生じることが多く、このた
め配線資源が有効に利用できなくなり、結果としてこれ
がチップ面積の縮小の妨げとなっていた。
線３の一例を示す図である。図７に示す従来の方式で
は、図８に示す通り副電源配線１３が複数のマクロセル
配置領域１１を横切っているためこれが大きな障害物と
なり、副電源配線１３と同層の配線が副電源配線１３に
沿って副電源配線１３を横切らず配線されて、副電源配
線１３の周囲で配線の混雑が生じることが多く、このた
め配線資源が有効に利用できなくなり、結果としてこれ
がチップ面積の縮小の妨げとなっていた。
【０００８】本発明は、この点に鑑み、主電源配線どう
しを接続する副電源配線を工夫することにより、マクロ
セル間の配線の混雑の緩和を図り、配線効率を向上させ
ることを第２の目的とする。
しを接続する副電源配線を工夫することにより、マクロ
セル間の配線の混雑の緩和を図り、配線効率を向上させ
ることを第２の目的とする。
【０００９】
【課題を解決するための手段】上記第１の目的を達成す
る本発明の第１の半導体集積回路は、半導体基板上に能
動素子を含む基本セルが複数個規則的に配置され水平お
よび垂直の両方向について各所定間隔の配線トラック上
にのみ配線が許容され上記基本セル上に能動素子間を接
続するマクロセルを配置するとともに該マクロセルどう
しのピン間を接続することにより所要の機能が実現され
たマスタースライス方式の半導体集積回路において、上
記基本セル上に水平方向に互いに隣接して配置された２
つのマクロセルのピンが、これら互いに隣接するマクロ
セルに最近接した互いに隣接する垂直方向に延びる２本
の配線トラックの少なくとも１本には配置されていない
か、もしくは、それら２本の配線トラックの双方にマク
ロセルのピンが配置されている場合は、これらのピン
が、水平方向に延びる配線トラック２本以上異なる位置
に配置されていることを特徴とする。
る本発明の第１の半導体集積回路は、半導体基板上に能
動素子を含む基本セルが複数個規則的に配置され水平お
よび垂直の両方向について各所定間隔の配線トラック上
にのみ配線が許容され上記基本セル上に能動素子間を接
続するマクロセルを配置するとともに該マクロセルどう
しのピン間を接続することにより所要の機能が実現され
たマスタースライス方式の半導体集積回路において、上
記基本セル上に水平方向に互いに隣接して配置された２
つのマクロセルのピンが、これら互いに隣接するマクロ
セルに最近接した互いに隣接する垂直方向に延びる２本
の配線トラックの少なくとも１本には配置されていない
か、もしくは、それら２本の配線トラックの双方にマク
ロセルのピンが配置されている場合は、これらのピン
が、水平方向に延びる配線トラック２本以上異なる位置
に配置されていることを特徴とする。
【００１０】また、上記第２の目的を達成する本発明の
第２の半導体集積回路は、半導体基板上に能動素子を含
む基本セルが複数個規則的に配置され上記基本セル上に
能動素子間を接続するマクロセルを配置するとともにマ
クロセルどうしのピン間を接続しさらにマクロセルに電
源配線を施すことにより所要の機能が実現されたマスタ
ースライス方式の半導体集積回路において、マクロセル
が配置された、水平方向に延びるマクロセル配置領域
が、垂直方向に順次所定間隔を置いて複数列形成され、
上記マクロセル配置領域上を水平方向に延びる、マクロ
セルに電力を供給する主電源配線と、上記主電源配線と
接する毎に水平方向にずれて垂直方向に延びる、上記主
電源配線どうしを結ぶ副電源配線とを備えたことを特徴
とする。
第２の半導体集積回路は、半導体基板上に能動素子を含
む基本セルが複数個規則的に配置され上記基本セル上に
能動素子間を接続するマクロセルを配置するとともにマ
クロセルどうしのピン間を接続しさらにマクロセルに電
源配線を施すことにより所要の機能が実現されたマスタ
ースライス方式の半導体集積回路において、マクロセル
が配置された、水平方向に延びるマクロセル配置領域
が、垂直方向に順次所定間隔を置いて複数列形成され、
上記マクロセル配置領域上を水平方向に延びる、マクロ
セルに電力を供給する主電源配線と、上記主電源配線と
接する毎に水平方向にずれて垂直方向に延びる、上記主
電源配線どうしを結ぶ副電源配線とを備えたことを特徴
とする。
【００１１】
【作用】本発明の第１の半導体集積回路は、上記基本セ
ル上に水平方向に互いに隣接して配置された２つのマク
ロセルのピンが、互いに隣接するマクロセルに最近接し
た互いに隣接する垂直方向に延びる２本の配線トラック
の少なくとも１本には配置されていないか、もしくは、
それら２本の配線トラックの双方に各マクロセルのピン
が配置されている場合は、これらのピンが、水平方向に
延びる配線トラック２本以上異なる位置に配置されてい
るため、互いに隣接して配置されたマクロセルの境界付
近の配線混雑が緩和され、オーバーセル配線が容易とな
る。
ル上に水平方向に互いに隣接して配置された２つのマク
ロセルのピンが、互いに隣接するマクロセルに最近接し
た互いに隣接する垂直方向に延びる２本の配線トラック
の少なくとも１本には配置されていないか、もしくは、
それら２本の配線トラックの双方に各マクロセルのピン
が配置されている場合は、これらのピンが、水平方向に
延びる配線トラック２本以上異なる位置に配置されてい
るため、互いに隣接して配置されたマクロセルの境界付
近の配線混雑が緩和され、オーバーセル配線が容易とな
る。
【００１２】また本発明の第２の半導体集積回路は、副
電源配線が、水平方向に延びる主電源配線と接する毎に
水平方向にずれて垂直方向に延びるものであるため、電
源配線による、マクロセル間の配線の混雑が緩和され配
線効率が向上する。
電源配線が、水平方向に延びる主電源配線と接する毎に
水平方向にずれて垂直方向に延びるものであるため、電
源配線による、マクロセル間の配線の混雑が緩和され配
線効率が向上する。
【００１３】
【実施例】以下、本発明の実施例について説明する。先
ず図１〜図３を参照して本発明の第１の半導体集積回路
の一実施例について説明する。図１は、本発明の第１の
半導体集積回路の一実施例における、基本セルの寸法例
を示す図である。
ず図１〜図３を参照して本発明の第１の半導体集積回路
の一実施例について説明する。図１は、本発明の第１の
半導体集積回路の一実施例における、基本セルの寸法例
を示す図である。
【００１４】基本セル６の大きさは水平方向を配線トラ
ック４どうしの間隔の３倍とし、垂直方向を５倍とす
る。配線トラック４は基本セル６の端より配線トラック
間隔の１／２の位置を通っている。図２は、マクロセル
の構成例を示す図である。このマクロセル１は、基本セ
ル１個分の大きさで各垂直配線トラック上に一つ、合計
３つの信号ピンを持つピン密度の高いマクロセルであ
り、左端の信号ピンは下端の水平配線トラック上に、右
端の信号ピンは上端の水平配線トラック上に置かれてい
る。
ック４どうしの間隔の３倍とし、垂直方向を５倍とす
る。配線トラック４は基本セル６の端より配線トラック
間隔の１／２の位置を通っている。図２は、マクロセル
の構成例を示す図である。このマクロセル１は、基本セ
ル１個分の大きさで各垂直配線トラック上に一つ、合計
３つの信号ピンを持つピン密度の高いマクロセルであ
り、左端の信号ピンは下端の水平配線トラック上に、右
端の信号ピンは上端の水平配線トラック上に置かれてい
る。
【００１５】図３は、図２に示すピン配置を持つマクロ
セルを、基本セル上に互いに隣接して配置した例を示す
図である。図示の通り、隣接して配置されるマクロセル
１の境界では、ピン２ａとピン２ｂが水平配線トラック
２本分離れており、間に水平配線トラックを一本挟んで
いる。このため、図示のように、それらのマクロセル１
の境界にオーバーセル配線３ａを設けることが可能であ
る。
セルを、基本セル上に互いに隣接して配置した例を示す
図である。図示の通り、隣接して配置されるマクロセル
１の境界では、ピン２ａとピン２ｂが水平配線トラック
２本分離れており、間に水平配線トラックを一本挟んで
いる。このため、図示のように、それらのマクロセル１
の境界にオーバーセル配線３ａを設けることが可能であ
る。
【００１６】図４は、本発明の第２の半導体集積回路の
一実施例を示すレイアウト図である。マクロセル配置領
域１１が水平方向に並び、各マクロセル配置領域１１上
のマクロセルには、異なる電源電位を持つ２本の主電源
配線が設けられている。副電源配線１３は、垂直方向に
隣接するマクロセル配置領域１１の主電源配線１２の間
隔と等しい長さである。すなわち、副電源配線１３は、
水平方向に延びる主電源配線１２と接する毎に水平方向
にずれて垂直方向に伸びている。
一実施例を示すレイアウト図である。マクロセル配置領
域１１が水平方向に並び、各マクロセル配置領域１１上
のマクロセルには、異なる電源電位を持つ２本の主電源
配線が設けられている。副電源配線１３は、垂直方向に
隣接するマクロセル配置領域１１の主電源配線１２の間
隔と等しい長さである。すなわち、副電源配線１３は、
水平方向に延びる主電源配線１２と接する毎に水平方向
にずれて垂直方向に伸びている。
【００１７】副電源配線１３をこのように配置すること
で、自動配線時に障害物となる、長い副電源配線がなく
なり、配線の混雑度が低下し、配線効率が向上し、チッ
プサイズの縮小を図ることができる。
で、自動配線時に障害物となる、長い副電源配線がなく
なり、配線の混雑度が低下し、配線効率が向上し、チッ
プサイズの縮小を図ることができる。
【００１８】
【発明の効果】以上説明した通り、本発明によれば、配
線混雑の緩和という優れた効果を得ることができる。
線混雑の緩和という優れた効果を得ることができる。
【図１】本発明の第１の半導体集積回路の一実施例にお
ける、基本セルの寸法例を示す図である。
ける、基本セルの寸法例を示す図である。
【図２】マクロセルの構成例を示す図である。
【図３】図２に示すピン配置を持つマクロセルを、基本
セル上に互いに隣接して配置した例を示す図である。
セル上に互いに隣接して配置した例を示す図である。
【図４】本発明の第２の半導体集積回路の一実施例を示
すレイアウト図である。
すレイアウト図である。
【図５】マクロセルの従来のピン配置例を示した図であ
る。
る。
【図６】従来の、基本セル上に配置された複数のマクロ
セルと、マクロセル間の配線を示す図である。
セルと、マクロセル間の配線を示す図である。
【図７】マスタースライス方式の半導体集積回路におけ
る、電源配線のレイアウトを示す図である。
る、電源配線のレイアウトを示す図である。
【図８】１本の副電源配線の近傍の配線例を示す図であ
る。
る。
１ マクロセル ２ ピン ３ 配線 ４ 配線トラック ６ 基本セル １０ 半導体基板 １１ マクロセル配置領域 １２ 主電源配線 １３ 副電源配線
Claims (2)
- 【請求項１】 半導体基板上に能動素子を含む基本セル
が複数個規則的に配置され水平および垂直の両方向につ
いて各所定間隔の配線トラック上にのみ配線が許容され
前記基本セル上に能動素子間を接続するマクロセルを配
置するとともに該マクロセルどうしのピン間を接続する
ことにより所要の機能が実現されたマスタースライス方
式の半導体集積回路において、 前記基本セル上に水平方向に互いに隣接して配置された
２つのマクロセルのピンが、互いに隣接するマクロセル
に最近接した互いに隣接する垂直方向に延びる２本の配
線トラックの少なくとも一本には配置されていないか、
もしくは、該２本の配線トラックの双方に前記マクロセ
ルのピンが配置されている場合は、これらのピンが、水
平方向に延びる配線トラック２本以上異なる位置に配置
されていることを特徴とする半導体集積回路。 - 【請求項２】 半導体基板上に能動素子を含む基本セル
が複数個規則的に配置され前記基本セル上に能動素子間
を接続するマクロセルを配置するとともに該マクロセル
どうしのピン間を接続しさらに該マクロセルに電源配線
を施すことにより所要の機能が実現されたマスタースラ
イス方式の半導体集積回路において、 マクロセルが配置された、水平方向に延びるマクロセル
配置領域が、垂直方向に順次所定間隔を置いて複数列形
成され、 前記マクロセル配置領域上を水平方向に延びる、マクロ
セルに電力を供給する主電源配線と、 前記主電源配線と接する毎に水平方向にずれて垂直方向
に延びる、前記主電源配線どうしを結ぶ副電源配線とを
備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1941295A JPH08213466A (ja) | 1995-02-07 | 1995-02-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1941295A JPH08213466A (ja) | 1995-02-07 | 1995-02-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213466A true JPH08213466A (ja) | 1996-08-20 |
Family
ID=11998548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1941295A Withdrawn JPH08213466A (ja) | 1995-02-07 | 1995-02-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213466A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9690896B2 (en) | 2015-04-09 | 2017-06-27 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device and semiconductor device manufactured by the same |
| US9698056B2 (en) | 2015-04-09 | 2017-07-04 | Samsung Electronics., Ltd. | Method for designing layout of semiconductor device and method for manufacturing semiconductor device using the same |
| US9773772B2 (en) | 2015-04-09 | 2017-09-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US10204920B2 (en) | 2015-04-09 | 2019-02-12 | Samsung Electronics Co., Ltd. | Semiconductor device including polygon-shaped standard cell |
| US11043428B2 (en) | 2015-04-09 | 2021-06-22 | Samsung Electronics Co., Ltd. | Method for designing layout of semiconductor device and method for manufacturing semiconductor device using the same |
| WO2022041494A1 (zh) * | 2020-08-28 | 2022-03-03 | 东科半导体(安徽)股份有限公司 | 窄通道布局下宏单元的逻辑输出预导引方法和结构 |
-
1995
- 1995-02-07 JP JP1941295A patent/JPH08213466A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9690896B2 (en) | 2015-04-09 | 2017-06-27 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor device and semiconductor device manufactured by the same |
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| US10026688B2 (en) | 2015-04-09 | 2018-07-17 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US10204920B2 (en) | 2015-04-09 | 2019-02-12 | Samsung Electronics Co., Ltd. | Semiconductor device including polygon-shaped standard cell |
| US10332798B2 (en) | 2015-04-09 | 2019-06-25 | Samsung Electronics Co., Ltd. | Method for designing layout of semiconductor device and method for manufacturing semiconductor device using the same |
| US11043428B2 (en) | 2015-04-09 | 2021-06-22 | Samsung Electronics Co., Ltd. | Method for designing layout of semiconductor device and method for manufacturing semiconductor device using the same |
| USRE49545E1 (en) | 2015-04-09 | 2023-06-06 | Samsung Electronics Co., Ltd. | Semiconductor device including polygon-shaped standard cell |
| WO2022041494A1 (zh) * | 2020-08-28 | 2022-03-03 | 东科半导体(安徽)股份有限公司 | 窄通道布局下宏单元的逻辑输出预导引方法和结构 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |