JPS61226943A - 自動配置配線用標準セル - Google Patents
自動配置配線用標準セルInfo
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- JPS61226943A JPS61226943A JP6781085A JP6781085A JPS61226943A JP S61226943 A JPS61226943 A JP S61226943A JP 6781085 A JP6781085 A JP 6781085A JP 6781085 A JP6781085 A JP 6781085A JP S61226943 A JPS61226943 A JP S61226943A
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- 238000010586 diagram Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- 241000555745 Sciuridae Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は自動配置配線用標準セルに関するもので、特に
大規模集積回路(L S I )の設計自動化に使用さ
れるものである。
大規模集積回路(L S I )の設計自動化に使用さ
れるものである。
LSIチップを効率的に構成Jるl、:め、デツプ」−
にあらかじめ単位どなる標i% t?ルを準備しておき
、設31ずべき回路図の論理条件に従って単位セルの配
置および配線を自動的に決定する自動配置配線が実用化
されている。
にあらかじめ単位どなる標i% t?ルを準備しておき
、設31ずべき回路図の論理条件に従って単位セルの配
置および配線を自動的に決定する自動配置配線が実用化
されている。
第5図は自動配回配線用に使用される標準セル10の−
・例を示したもので、所定の機能を右するように1〜ラ
ンジスタ、抵抗等が形成され、各セルに共通な位置にア
ルミニウム等の金属で成る電源線1および接地線2が設
Gノられている。したがって配置配線プログラムにした
がって標準セル10を横一列に配回するど電m′m’+
および接地線2は互いに接続される。各標準セル10の
入力信号線および出力信号線はセル列間の配線領域を利
用して論理接続情報にもとづいて配線され標準セル中の
電極と接続される。この配線層どしてはアルミニウム等
の金属、あるいは不純物をドープして低抵抗化したポリ
シリコン層が通常用いられる。
・例を示したもので、所定の機能を右するように1〜ラ
ンジスタ、抵抗等が形成され、各セルに共通な位置にア
ルミニウム等の金属で成る電源線1および接地線2が設
Gノられている。したがって配置配線プログラムにした
がって標準セル10を横一列に配回するど電m′m’+
および接地線2は互いに接続される。各標準セル10の
入力信号線および出力信号線はセル列間の配線領域を利
用して論理接続情報にもとづいて配線され標準セル中の
電極と接続される。この配線層どしてはアルミニウム等
の金属、あるいは不純物をドープして低抵抗化したポリ
シリコン層が通常用いられる。
この配置配線のためのラフ1〜ウ−[アとして例えばモ
ジコールの入力端子と出力端子間の関係を記)ホリ゛る
形式のものがあり、このJ:うな記述を回路全体につい
て行なうことにより計D’Eilが標準セルの最適な配
置おJ、び配線を定める。
ジコールの入力端子と出力端子間の関係を記)ホリ゛る
形式のものがあり、このJ:うな記述を回路全体につい
て行なうことにより計D’Eilが標準セルの最適な配
置おJ、び配線を定める。
しかしながら、従来の配置配線では単一あるいは複数の
り[1ツク線を有し、このり【」ツクに同期して作!I
IIJするLSIを標準セルを用いて自動配置配線を行
なった場合に従来の標準セルでは種々の問題がある。
り[1ツク線を有し、このり【」ツクに同期して作!I
IIJするLSIを標準セルを用いて自動配置配線を行
なった場合に従来の標準セルでは種々の問題がある。
すなわち、第6図に示すJ:うにセル列11a。
11b、・・・11nを右するり、 S Iにおいて2
系統のクロックが供給される標準セル10が密集配置u
された揚台、セル列間の配線領域はクロック配線12a
および12bにj:り占有されることになり、クロック
配線以外の配線の妨げどなるため、迂回配線が必要とな
り、自動配置配線が回動になるとともにチップ面積の増
加を招くという問題がある。
系統のクロックが供給される標準セル10が密集配置u
された揚台、セル列間の配線領域はクロック配線12a
および12bにj:り占有されることになり、クロック
配線以外の配線の妨げどなるため、迂回配線が必要とな
り、自動配置配線が回動になるとともにチップ面積の増
加を招くという問題がある。
また、第7図は1系統のり[1ツクが供給される標準セ
ル10がセル列11a・・・11dにわたって離隔配置
された例を示している。この場合、LSIにおいては同
一のクロックが供給されるモジュール例えばラッチ、の
数は数百ないし数千のオーダに達するため自動配置配線
により連続り1コツク配線が行われるとクロックの総配
線長も著しく長くなり数十層に及ぶこともめずらしくな
い。
ル10がセル列11a・・・11dにわたって離隔配置
された例を示している。この場合、LSIにおいては同
一のクロックが供給されるモジュール例えばラッチ、の
数は数百ないし数千のオーダに達するため自動配置配線
により連続り1コツク配線が行われるとクロックの総配
線長も著しく長くなり数十層に及ぶこともめずらしくな
い。
このため単一のクロックでもチップの各部で配線経路の
相違によりタイミング差(スキュー)が生じることにな
る。
相違によりタイミング差(スキュー)が生じることにな
る。
さらに、クロック線の総配線長は事前に把握することが
困難であるため、クロック線の駆動回路の駆動能力は余
裕を十分にとったワーストケースデザインが必要となり
最適設計がぐぎないという問題がある。
困難であるため、クロック線の駆動回路の駆動能力は余
裕を十分にとったワーストケースデザインが必要となり
最適設計がぐぎないという問題がある。
(発明の目的)
本発明はこのような問題点を解決するためなされたもの
で、チップ各部へのクロツクスキコーをなくし、集積度
を向上させると共に駆動回路の最3a設計を容易化する
ことを目的とする。
で、チップ各部へのクロツクスキコーをなくし、集積度
を向上させると共に駆動回路の最3a設計を容易化する
ことを目的とする。
−3=
(発明の概要)
上記目的達成のため、本発明にかかる自動配置配線用標
準セルに43いては共通の電源線および/または設地線
どともに少’C’K くとも1本の共通り11ツク線を
セル内に配設するようにしている。したがってこの標準
【フルを用いCクロックに同期しく作動する集積回路を
自V」配置配線した場合、クロック線に対J゛る配線が
適切に行われ、り[]ツクスキコーがなくしかもクロッ
ク配線長が事前にわかるため駆動回路の設h1が容易ど
なる。1〔発明の実施例〕 以下図面を参照しながら本発明の−・実施例をへT細に
説明づる。
準セルに43いては共通の電源線および/または設地線
どともに少’C’K くとも1本の共通り11ツク線を
セル内に配設するようにしている。したがってこの標準
【フルを用いCクロックに同期しく作動する集積回路を
自V」配置配線した場合、クロック線に対J゛る配線が
適切に行われ、り[]ツクスキコーがなくしかもクロッ
ク配線長が事前にわかるため駆動回路の設h1が容易ど
なる。1〔発明の実施例〕 以下図面を参照しながら本発明の−・実施例をへT細に
説明づる。
第1図は本発明にかかる標準セル20の−・実施例にお
りるレイアラ1−の様子を示づ一平面図であって従来の
標i1j; L!ルど同様に電源線1および接地線2を
セル内の上下部に広幅に形成しているが、2本のクロッ
ク線3おJ、び4を電源線1および接地線2よりも外側
の領域に配設している点が異なる。
りるレイアラ1−の様子を示づ一平面図であって従来の
標i1j; L!ルど同様に電源線1および接地線2を
セル内の上下部に広幅に形成しているが、2本のクロッ
ク線3おJ、び4を電源線1および接地線2よりも外側
の領域に配設している点が異なる。
このり「1ツク線;3お」:び4は電流容品は微小で良
= 4 − いため細幅に形成しである。このため標準セル自体の面
積増はわずかで例えば10%程度である。
= 4 − いため細幅に形成しである。このため標準セル自体の面
積増はわずかで例えば10%程度である。
この2本のクロック線を有するセルの例どして第2図に
示すものが挙げられる。これは典型的なスタティック型
のD−フリップフロップを示した回路図であって、第1
図のクロック線4.3に対して第1のクロック信号φ1
を伝送する第1のクロック線21aおよび第2のクロッ
ク信号φ2を伝送する第2のクロック線21bがそれぞ
れ対応位置に描かれている。
示すものが挙げられる。これは典型的なスタティック型
のD−フリップフロップを示した回路図であって、第1
図のクロック線4.3に対して第1のクロック信号φ1
を伝送する第1のクロック線21aおよび第2のクロッ
ク信号φ2を伝送する第2のクロック線21bがそれぞ
れ対応位置に描かれている。
第3図は本発明にかかる標準セル20a、20b・・・
2Onを横に並べてセル列30a、30b。
2Onを横に並べてセル列30a、30b。
30c・・・を構成した様子を示すものである。共通り
ロック線21aおよび21bのセル内位置は統一されて
いるため、セル列を形成することによりクロックφ1の
クロック線21aおよびクロックφ2のクロック線21
bが各セル列ごとに共通配線されることになる。最端部
のセルにおけるクロック線21aおよび21bは側方に
引き出され、各列に対して共通にクロック信号を供給す
るクロツクφ1の第1のクロック幹線22aおよびクロ
ックφ2の第2のクロック幹1i122bに接続される
。このようなりロック線の配線処理が行なわれる結果、
クロック線の配線を伯の信号線と同様な処理で配線ルー
トを決定する必要がなく、配線長を自動配置配線を行な
う前から知ることができる。
ロック線21aおよび21bのセル内位置は統一されて
いるため、セル列を形成することによりクロックφ1の
クロック線21aおよびクロックφ2のクロック線21
bが各セル列ごとに共通配線されることになる。最端部
のセルにおけるクロック線21aおよび21bは側方に
引き出され、各列に対して共通にクロック信号を供給す
るクロツクφ1の第1のクロック幹線22aおよびクロ
ックφ2の第2のクロック幹1i122bに接続される
。このようなりロック線の配線処理が行なわれる結果、
クロック線の配線を伯の信号線と同様な処理で配線ルー
トを決定する必要がなく、配線長を自動配置配線を行な
う前から知ることができる。
第4図は単一のクロック信号φで動作するダイナミック
型のD−7リツプ70ツブ回路による標準セル20′を
示した回路図ぐあって、これに対応する標準セルのパタ
ーンは第1図において2本の共通りロック線3およσ4
のうちいずれか一方を設けるようにすればよい。
型のD−7リツプ70ツブ回路による標準セル20′を
示した回路図ぐあって、これに対応する標準セルのパタ
ーンは第1図において2本の共通りロック線3およσ4
のうちいずれか一方を設けるようにすればよい。
以上の実施例においては標準セル内に設けられるクロッ
ク線は1本または2本であったが、これ以上の本数であ
ってもよい。
ク線は1本または2本であったが、これ以上の本数であ
ってもよい。
このようなりロック線とセル内のクロック入力部のトラ
ンジスタ領域とは上述の実施例では接続が行われていな
いが、必ず接続が行なわれるモジュールについてあらか
じめセル内で接続してJ′3りようにしてもよい。
ンジスタ領域とは上述の実施例では接続が行われていな
いが、必ず接続が行なわれるモジュールについてあらか
じめセル内で接続してJ′3りようにしてもよい。
どができる。
また、複数本設けられたクロック線のうち開きクロック
線がある場合にはリセット線のように各セルに共通とな
ることが多い線として利用することもできる。
線がある場合にはリセット線のように各セルに共通とな
ることが多い線として利用することもできる。
さらに、クロック線は実施例においては電源線、設地線
の外側に設けられているが必要に応じセルの中心部領域
に設けるようにしてもよい。
の外側に設けられているが必要に応じセルの中心部領域
に設けるようにしてもよい。
以上のように、本発明によれば、自動配置配線用標準セ
ルにおいて共通の電源線、接地線とどもに少なくとも1
本の共通のクロック線を配設するようにしているので、
標準セルを配置するだけでクロック配線が形成され、ク
ロック配線のためにセル列間および迂回用の配線領域を
使わなくて済むため、チップ面積の増加を招くことがな
い。
ルにおいて共通の電源線、接地線とどもに少なくとも1
本の共通のクロック線を配設するようにしているので、
標準セルを配置するだけでクロック配線が形成され、ク
ロック配線のためにセル列間および迂回用の配線領域を
使わなくて済むため、チップ面積の増加を招くことがな
い。
また、クロック配線長はセル列の長さにより事前にわか
るため、クロック線が長くなるときには共通のクロック
幹線からクロック信号を供給することによってスキュー
を最小限にでき、またクロック線の駆動回路の駆動能力
を最適に設計するこ
るため、クロック線が長くなるときには共通のクロック
幹線からクロック信号を供給することによってスキュー
を最小限にでき、またクロック線の駆動回路の駆動能力
を最適に設計するこ
第1図は本発明にかかる自動配置配線用標準セルの構成
を示す平面図、第2図および第4図は本発明の標準セル
を適用する具体的な回路の例をそれぞれ説明する回路図
、第3図は本発明の標準セルを配置した様子を示す接続
図、第5図は従来の標準セルの構成を示す平面図、第6
図おJ:び第7図は従来の標準セルを用いて配置配線を
行なった場合の問題点を示す接続図である。 1・・・電源線、2・・・接地線、3.4・・・クロッ
ク線、10.20.20’ ・・・標準セル、21a、
21b・・・りロック線、22a、22b・・・り[コ
ック幹線、30a、30b、30cm・・セル列。 出願人代理人 猪 股 清 0 .0 0 −〇 o x o +o Φ
に〜
−9−−e− 手続補正書 昭和60年5月2 日
を示す平面図、第2図および第4図は本発明の標準セル
を適用する具体的な回路の例をそれぞれ説明する回路図
、第3図は本発明の標準セルを配置した様子を示す接続
図、第5図は従来の標準セルの構成を示す平面図、第6
図おJ:び第7図は従来の標準セルを用いて配置配線を
行なった場合の問題点を示す接続図である。 1・・・電源線、2・・・接地線、3.4・・・クロッ
ク線、10.20.20’ ・・・標準セル、21a、
21b・・・りロック線、22a、22b・・・り[コ
ック幹線、30a、30b、30cm・・セル列。 出願人代理人 猪 股 清 0 .0 0 −〇 o x o +o Φ
に〜
−9−−e− 手続補正書 昭和60年5月2 日
Claims (1)
- 【特許請求の範囲】 1、固有の論理機能を有し、共通の電源線および/また
は接地線とともに少なくとも1本の共通のクロック線を
配設して成る自動配置配線用標準セル。 2、共通のクロック線が共通の電源線および/または接
地線よりも周囲部に配設された特許請求の範囲第1項記
載の自動配置配線用標準セル。 3、共通のクロック線がセル内のクロック入力部と接続
して成る特許請求の範囲第1項または第2項記載の自動
配置配線用標準セル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6781085A JPS61226943A (ja) | 1985-03-30 | 1985-03-30 | 自動配置配線用標準セル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6781085A JPS61226943A (ja) | 1985-03-30 | 1985-03-30 | 自動配置配線用標準セル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61226943A true JPS61226943A (ja) | 1986-10-08 |
Family
ID=13355670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6781085A Pending JPS61226943A (ja) | 1985-03-30 | 1985-03-30 | 自動配置配線用標準セル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61226943A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01251738A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタンダードセル |
JPH02191359A (ja) * | 1988-01-22 | 1990-07-27 | Matsushita Electric Ind Co Ltd | スタンダードセルおよびこれを用いた半導体集積回路装置 |
JPH05243534A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 半導体集積回路 |
US5914625A (en) * | 1997-03-03 | 1999-06-22 | Mitsubishi Denki Kabushiki Kaisha | Clock driver circuit and semiconductor integrated circuit device |
US5945846A (en) * | 1996-11-29 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Clock driver circuit in a centrally located macro cell layout region |
US5969544A (en) * | 1996-11-29 | 1999-10-19 | Mitsubishi Denki Kabushiki Kaisha | Clock driver circuit and semiconductor integrated circuit device incorporating the clock driver circuit |
US5977810A (en) * | 1997-03-03 | 1999-11-02 | Mitsubishi Denki Kabushiki Kaisha | Clock driver circuit and semiconductor integrated circuit device |
-
1985
- 1985-03-30 JP JP6781085A patent/JPS61226943A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02191359A (ja) * | 1988-01-22 | 1990-07-27 | Matsushita Electric Ind Co Ltd | スタンダードセルおよびこれを用いた半導体集積回路装置 |
JPH01251738A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタンダードセル |
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