JPH0646653B2 - マスタスライス方式半導体集積回路 - Google Patents
マスタスライス方式半導体集積回路Info
- Publication number
- JPH0646653B2 JPH0646653B2 JP20470187A JP20470187A JPH0646653B2 JP H0646653 B2 JPH0646653 B2 JP H0646653B2 JP 20470187 A JP20470187 A JP 20470187A JP 20470187 A JP20470187 A JP 20470187A JP H0646653 B2 JPH0646653 B2 JP H0646653B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- semiconductor integrated
- pattern
- master slice
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタスライス方式半導体集積回路、特に拡散
工程に共通マスクを用いて直交アレイ状に配列された複
数個の論理回路セルを作成し、配線工程を個別パターン
により作成されるマスタスライス方式半導体集積回路に
関する。
工程に共通マスクを用いて直交アレイ状に配列された複
数個の論理回路セルを作成し、配線工程を個別パターン
により作成されるマスタスライス方式半導体集積回路に
関する。
従来、この種のマスタスライス方式半導体集積回路はゲ
ートアレイと呼ばれ、第３図にその代表的なレイアウト
図を示す様に、チップ３０１の全体にわたって論理回路
セル３０３と配線領域３０５とが交互に複数の行をなし
てアレイ状に配列され、論理回路セル間の一般信号配線
やクランプ電圧発生用セル３０９からの論理値“０”あ
るいは論理値“１”とクランプ用の配線３０７が個別品
種パターンとして配線領域３０５に形成されている。
ートアレイと呼ばれ、第３図にその代表的なレイアウト
図を示す様に、チップ３０１の全体にわたって論理回路
セル３０３と配線領域３０５とが交互に複数の行をなし
てアレイ状に配列され、論理回路セル間の一般信号配線
やクランプ電圧発生用セル３０９からの論理値“０”あ
るいは論理値“１”とクランプ用の配線３０７が個別品
種パターンとして配線領域３０５に形成されている。
上述した従来のマスタスライス方式のゲートアレイにお
いては、論理値“０”や論理値“１”のクランプ信号
は、チツプに供給される電源配線に直接接続して、入力
できる場合もある。一方、例えばＥＣＬ論理回路におけ
るハイレベルクランプの様に、電源電圧に直接接続した
のでは電気的特性を満足できないために論理レベルに合
わせたクランプ電圧を必要とする場合も多い。こうした
ゲートアレイは従来はクランプ信号も一般信号と同様に
扱っているので、クランプ信号発生のためのクランプ電
圧発生用セルの出力信号をクランプを必要とする論理回
路セル群の各入力へ引き廻すことになる。特に、個別品
種パターンを計算機による自動配線設計（ＣＡＤ）で行
なう場合に、限られ配線領域の中に必要な信号配線を効
率良く引き廻す必要があり、クランプのための配線が数
多くかつ複雑に引き廻わされることは、他の一般信号を
結線する上で支障を来たす場合が多い。逆に、これらの
配線を難なく結線するために配線領域を広くしたチップ
構造にすることは、チップサイズの拡大となりウェハ当
たりのチップ数が減るだけでなく、セル間の距離の拡大
となり、遅延時間の増大を招くと言う問題点を有してい
る。
いては、論理値“０”や論理値“１”のクランプ信号
は、チツプに供給される電源配線に直接接続して、入力
できる場合もある。一方、例えばＥＣＬ論理回路におけ
るハイレベルクランプの様に、電源電圧に直接接続した
のでは電気的特性を満足できないために論理レベルに合
わせたクランプ電圧を必要とする場合も多い。こうした
ゲートアレイは従来はクランプ信号も一般信号と同様に
扱っているので、クランプ信号発生のためのクランプ電
圧発生用セルの出力信号をクランプを必要とする論理回
路セル群の各入力へ引き廻すことになる。特に、個別品
種パターンを計算機による自動配線設計（ＣＡＤ）で行
なう場合に、限られ配線領域の中に必要な信号配線を効
率良く引き廻す必要があり、クランプのための配線が数
多くかつ複雑に引き廻わされることは、他の一般信号を
結線する上で支障を来たす場合が多い。逆に、これらの
配線を難なく結線するために配線領域を広くしたチップ
構造にすることは、チップサイズの拡大となりウェハ当
たりのチップ数が減るだけでなく、セル間の距離の拡大
となり、遅延時間の増大を招くと言う問題点を有してい
る。
本発明の目的は上記の欠点を除去し、個別品種パターン
に拘わらないクランプ電圧用の共通のクランプ信号配線
を設けることにより、配線領域の中に存在するクランプ
用の配線を極力少なくし、ＣＡＤでの自動配線設計にお
いて一般信号の結線の障害とならない様にすることを可
能にしたマスタスライス方式半導体集積回路を提供する
ことにある。
に拘わらないクランプ電圧用の共通のクランプ信号配線
を設けることにより、配線領域の中に存在するクランプ
用の配線を極力少なくし、ＣＡＤでの自動配線設計にお
いて一般信号の結線の障害とならない様にすることを可
能にしたマスタスライス方式半導体集積回路を提供する
ことにある。
本発明のマスタスライス方式半導体集積回路は、論理回
路セルと配線領域を交互にアレイ状に配列し、拡散工程
を共通マスクにより、配線工程を個別品種パターンによ
り製作されるマスタスライス方式半導体集積回路におい
て、前記配線領域内に電源供給配線に接続するだけでは
得られない論理値“１”または論理値“０”の信号を供
給する少なくとも１つ以上のクランプ用信号配線を、個
別品種パターンとは別に共通配線パターンとして有する
ことにより構成される。
路セルと配線領域を交互にアレイ状に配列し、拡散工程
を共通マスクにより、配線工程を個別品種パターンによ
り製作されるマスタスライス方式半導体集積回路におい
て、前記配線領域内に電源供給配線に接続するだけでは
得られない論理値“１”または論理値“０”の信号を供
給する少なくとも１つ以上のクランプ用信号配線を、個
別品種パターンとは別に共通配線パターンとして有する
ことにより構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のレイアウト図で、チップ１
０１の一部分のみを示している。１０２は電源および入
出力端子、１０３は論理回路セル、１０４は論理回路セ
ル列、１０５は配線領域である。１０８は論理値“１”
にクランプを必要とするゲートを示し、この例では７つ
のゲートが示されている。１０６は論理値“１”なる共
通の配線パターンで、品種別のパターンではなくマスタ
スライスとしてのクランプ信号配線である。１０７は共
通クランプ信号配線１０６からゲート１０８の入力部ま
での配線を示している。第１図におけるクランプ信号配
線１０６は、論理回路セル列１０４の間の配線領域１０
５内に論理値“１”のためのクランプ用の配線を、品種
に係わらない共通パターンとして設置したものである。
従がって、論理値“１”のクランプを必要とするゲート
１０８群は、その入力をクランプ信号配線１０６に接続
することにより所定の入力を得ることができ、そのため
の信号配線を最小限に減らすことが可能となる。また、
クランプ電圧発生回路をこれらのセル列領域の外部に設
置することにより、従来の用に各所に設けられるクラン
プのためのセルは不必要となる。
０１の一部分のみを示している。１０２は電源および入
出力端子、１０３は論理回路セル、１０４は論理回路セ
ル列、１０５は配線領域である。１０８は論理値“１”
にクランプを必要とするゲートを示し、この例では７つ
のゲートが示されている。１０６は論理値“１”なる共
通の配線パターンで、品種別のパターンではなくマスタ
スライスとしてのクランプ信号配線である。１０７は共
通クランプ信号配線１０６からゲート１０８の入力部ま
での配線を示している。第１図におけるクランプ信号配
線１０６は、論理回路セル列１０４の間の配線領域１０
５内に論理値“１”のためのクランプ用の配線を、品種
に係わらない共通パターンとして設置したものである。
従がって、論理値“１”のクランプを必要とするゲート
１０８群は、その入力をクランプ信号配線１０６に接続
することにより所定の入力を得ることができ、そのため
の信号配線を最小限に減らすことが可能となる。また、
クランプ電圧発生回路をこれらのセル列領域の外部に設
置することにより、従来の用に各所に設けられるクラン
プのためのセルは不必要となる。
第２図は本発明の別の実施例のレイアウト図であり、第
１図と同じくチップ２０１の一部分のみを示している。
基本的には第１図の実施例と同じ構成となっているが次
の点が異なる。即ち、第２図においてはクランプ信号配
線２０６は論理値“１”なる共通配線パターンである
が、その大きさを最小になる様にされていて、品種別パ
ターンではなく、マスタスライスとしての共通パターン
である。また、このクランプ信号配線２０６は単に配線
層のみで形成されているのではなく、拡散層を用いて論
理値“１”の配線を作成している。従がってクランプ信
号配線を第１図の様に引き廻す必要がないために、一般
信号配線の結線に更に影響を与えることが少ない。
１図と同じくチップ２０１の一部分のみを示している。
基本的には第１図の実施例と同じ構成となっているが次
の点が異なる。即ち、第２図においてはクランプ信号配
線２０６は論理値“１”なる共通配線パターンである
が、その大きさを最小になる様にされていて、品種別パ
ターンではなく、マスタスライスとしての共通パターン
である。また、このクランプ信号配線２０６は単に配線
層のみで形成されているのではなく、拡散層を用いて論
理値“１”の配線を作成している。従がってクランプ信
号配線を第１図の様に引き廻す必要がないために、一般
信号配線の結線に更に影響を与えることが少ない。
以上説明したように本発明は、論理回路セルと配線領域
とが交互にアレイ状に配列され、拡散工程を共通マスク
を用いて行ない、配線工程を品種個別のパターンとして
作成されるマスタスライス方式半導体集積回路におい
て、配線領域に論理値“０”または論理値“１”の少な
く共１つのクランプ用共通パターンを有することによっ
て、従来は数多くかつ複雑に引き廻わされていたクラン
プ用の配線が最小限の配線で済ませることができる。こ
のことは、計算機による自動配線設計（ＣＡＤ）を実行
する上で、一般信号配線の結線がより効率的に行なえる
ことにつながり、信号配線チャネルの削除によるチップ
サイズの縮小や、開発期間の短縮に効果がある。
とが交互にアレイ状に配列され、拡散工程を共通マスク
を用いて行ない、配線工程を品種個別のパターンとして
作成されるマスタスライス方式半導体集積回路におい
て、配線領域に論理値“０”または論理値“１”の少な
く共１つのクランプ用共通パターンを有することによっ
て、従来は数多くかつ複雑に引き廻わされていたクラン
プ用の配線が最小限の配線で済ませることができる。こ
のことは、計算機による自動配線設計（ＣＡＤ）を実行
する上で、一般信号配線の結線がより効率的に行なえる
ことにつながり、信号配線チャネルの削除によるチップ
サイズの縮小や、開発期間の短縮に効果がある。
第１図は本発明の一実施例のレイアウト図、第２図は別
の実施例のレイアウト図、第３図は従来例によるレイア
ウト図である。 １０１，２０１，３０１……チップ、１０２，２０２，
３０２……パッド、１０３，２０３，３０３……論理回
路セル、１０４，２０４，３０４……論理回路セル列、
１０５，２０５，３０５……配線領域、１０６，２０６
……クランプ信号配線、１０７，２０７，３０７……配
線、１０８，２０８，３０８……ゲート、３０９……ク
ランプ電圧発生用セル。
の実施例のレイアウト図、第３図は従来例によるレイア
ウト図である。 １０１，２０１，３０１……チップ、１０２，２０２，
３０２……パッド、１０３，２０３，３０３……論理回
路セル、１０４，２０４，３０４……論理回路セル列、
１０５，２０５，３０５……配線領域、１０６，２０６
……クランプ信号配線、１０７，２０７，３０７……配
線、１０８，２０８，３０８……ゲート、３０９……ク
ランプ電圧発生用セル。
Claims (1)
- 【請求項１】論理回路セルと配線領域を交互にアレイ状
に配列し、拡散工程を共通マスクにより、配線工程を個
別品種パターンにより製作されるマスタスライス方式半
導体集積回路において、前記配線領域内に電源供給配線
に接続するだけでは得られない論理値“０”または論理
値“１”の信号を供給する少なくとも１つ以上のクラン
プ用信号配線を、個別品種パターンとは別に共通配線パ
ターンとして有することを特徴とするマスタスライス方
式半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20470187A JPH0646653B2 (ja) | 1987-08-17 | 1987-08-17 | マスタスライス方式半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20470187A JPH0646653B2 (ja) | 1987-08-17 | 1987-08-17 | マスタスライス方式半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6446951A JPS6446951A (en) | 1989-02-21 |
| JPH0646653B2 true JPH0646653B2 (ja) | 1994-06-15 |
Family
ID=16494880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20470187A Expired - Lifetime JPH0646653B2 (ja) | 1987-08-17 | 1987-08-17 | マスタスライス方式半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646653B2 (ja) |
-
1987
- 1987-08-17 JP JP20470187A patent/JPH0646653B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6446951A (en) | 1989-02-21 |
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