JP2682210B2 - ゲートアレイ方式半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレイ方式半導体集積回路に関する。

〔従来の技術〕

ゲートアレイ方式半導体集積回路においては、半導体
チップ全体にわたって、論理回路用セルと配線領域が交
互にアレイ状に配列されている。

各アレイ状配列における論理回路用セル内のトランジ
スタ素子や抵抗素子の配置およびそれらの収容数は同一
であり、セル内の配線によって、各種機能ブロックを実
現していた。

この種のゲートアレイ方式半導体集積回路は、一般
に、周知のスキャン方式により機能試験を実施する。こ
のために、素子内部に、試験用の回路の一部として、フ
リップフロップにより構成されるシフトレジスタを形成
させていた。

第３図に、従来のゲートアレイ方式半導体集積回路の
スキャン方式による試験回路用シフトレジスタを構成す
るフリップフロップの配置例を示す。

第３図において、従来のゲートアレイ方式半導体集積
回路の試験回路用シフトレジスタは、チップ１の上に、
ルータによる自動配線により適当に配置されたフリップ
フロップFF1〜FF7から構成されていた。

これらのフリップフロップは、本来、論理回路一般用
であり、特に試験回路専用として設けられたものではな
い。

したがって、ゲートアレイ方式半導体集積回路の品種
により、本来の論理回路設計に使用しなかった、すなわ
ち、余った回路素子を組合せて、試験用のシフトレジス
タ等の回路を構成するものであった。

〔発明が解決しようとする課題〕

上述した従来のゲートアレイ方式半導体集積回路で
は、同一の論理回路用セルをアレイ状に配列しているの
で、特に試験回路専用として設けられた回路素子はな
い。したがって、品種毎に、本来の論理回路設計に使用
しなかった、すなわち、余った回路素子を組合せて、試
験用のシフトレジスタ等の回路を構成することになるの
で、これらの試験用の回路素子の配置は、品種毎に異な
るという欠点があった。

その結果、たとえば、一連のシフトレジスタを構成す
るフリップフロップの各々がどこに配置されているか
は、ルータによる自動配線結果を見るまでは予測できな
いという欠点があった。

したがって、一般的な試験法であるスキャン方式の試
験において、不良となった場合、どの素子が不良なのか
というような解析が極めて困難であるという欠点があっ
た。

〔課題を解決するための手段〕

本発明のゲートアレイ方式半導体集積回路は、アレイ
状に配置された論理回路用の回路素子と、スキャン方式
による機能試験用シフトレジスタを構成するフリップフ
ロップ専用回路素子とを有するゲートアレイ方式半導体
集積回路において、 前記フリップフロップ専用回路素子が、予め定めた位
置にアレイ状に配置され、 前記フリップフロップ専用回路素子に近接して配置さ
れこのフリップフロップ専用回路素子相互間用の配線以
外の配線を禁止しているフリップフロップ専用回路素子
相互間用の配線経路を有するものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例を示すチップレイアウト
図である。

第１図を参照すると、本発明のゲートアレイ方式半導
体集積回路はチップ１と、チップ１の周辺に配置された
信号入出力や電源供給用の外部パッド群２と、各10列の
フリップフロップ専用セルからなる４行のフリップフロ
ップ専用セルアレイ11〜14と、各10列の論理回路等のセ
ルからなる６行の論理回路セルアレイ21〜26とから構成
されている。

フリップフロップ専用セルアレイ11〜14は、スキャン
方式の試験回路用のシフトレジスタを構成するためのも
のである。

本実施例では、フリップフロップ専用セルアレイ11〜
14は、あらかじめ定めた位置、すなわち、第１図に示す
ように直線状に配置され、試験回路用に必要とするフリ
ップフロップの位置を指定できるので、シフトレジスタ
中の特定のフリップフロップの位置が確定でき、したが
って、試験回路の配線経路（以下スキャンパスという）
は単純化される。

また、スキャンパスの領域を、他の自動配線の禁止領
域とすることにより、スキャンパスと無関係に他の配線
をすることができる。

第２図は、第１図で示す本実施例のフリップフロップ
専用セルアレイ11と、スキャンパス等の配線領域の詳細
図である。

第２図において、フリップフロップ専用セルアレイ11
を構成するフリップフロップFF11,FF12,FF13,…と、ス
キャンパス専用チャンネル111と、他の論理回路等の配
線領域112が示されている。

各フリップフロップFF11,FF12,FF13,…は、試験信号
入出力に対する配線、すなわち、入力端子からSI,SOか
ら出力端子への配線がメタライズドパターンにより形成
されている。

また、スキャンパス専用チャンネル111は、フリップ
フロップ専用セルアレイ11に可能な限り近接して配置さ
れる。

さらに、スキャンパス専用チャンネル111の領域を、
他の論理回路等の配線領域112に対する自動配線の禁止
領域とする。

ゲートアレイ方式半導体集積回路の品種によっては、
準備されたフリップフロップ専用セルを必ずしも全部使
用するとは限らない。この場合、その未使用のフリップ
フロップを飛ばすためスキャンパスの配線を接続しない
ことにより、支障なく試験回路を構成できることは勿論
である。

以上、本発明の実施例を説明したが、本発明は上記実
施例に限られることなく種々の変形が可能である。

たとえば、論理回路等のセルの行および列数はそれぞ
れ10としたが、それぞれ100でも本発明の主旨を逸脱し
ない限り適用できることは勿論である。

〔発明の効果〕

以上説明したように本発明は、スキャン方式の機能試
験用のシフトレジスタを構成するフリップフロップ用回
路素子を、あらかじめ定めた位置、たとえば、アレイ状
に配置することにより、試験回路用に必要とするフリッ
プフロップの位置を指定できるので、シフトレジスタ中
の特定のフリップフロップの位置が確定できるという効
果がある。

したがって、試験回路の配線経路が単純化されるの
で、試験回路不良時の解析が容易にできるという効果が
ある。

また、試験回路の配線経路の領域を、他の自動配線の
禁止領域とすることにより、試験回路の配線経路と無関
係に他の配線をすることができ、効率よく配線できると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すチップレイアウト図、
第２図は第１図で示す実施例のフリップフロップ専用セ
ルアレイとスキャンパス等の配線領域の詳細図、第３図
は従来のゲートアレイ方式半導体集積回路の試験回路用
シフトレジスタを構成するフリップフロップの配置例を
示す図である。 １……チップ、２……外部パッド群、11〜14……フリッ
プフロップ専用セルアレイ、21〜26……論理回路セルア
レイ、111……スキャンパス専用チャンネル、112……他
の論理回路等の配線領域。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】アレイ状に配置された論理回路用の回路素
   子と、スキャン方式による機能試験用シフトレジスタを
   構成するフリップフロップ専用回路素子とを有するゲー
   トアレイ方式半導体集積回路において、 前記フリップフロップ専用回路素子が、予め定めた位置
   にアレイ状に配置され、 前記フリップフロップ専用回路素子に近接して配置され
   このフリップフロップ専用回路素子相互間用の配線以外
   の配線を禁止しているフリップフロップ専用回路素子相
   互間用の配線経路を有することを特徴とするゲートアレ
   イ方式半導体集積回路。