JPH01128462A - 集積回路装置の製造方法 - Google Patents

集積回路装置の製造方法

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JPH01128462A
JPH01128462A JP28530887A JP28530887A JPH01128462A JP H01128462 A JPH01128462 A JP H01128462A JP 28530887 A JP28530887 A JP 28530887A JP 28530887 A JP28530887 A JP 28530887A JP H01128462 A JPH01128462 A JP H01128462A
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JP
Japan
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logic
integrated circuit
circuit device
wiring
function section
Prior art date
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Pending
Application number
JP28530887A
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English (en)
Inventor
Kiyokazu Arai
新井 喜代和
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

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  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路装置の製造技術に関し、特に、ゲー
トアレイなどの大規模論理集積回路における診断回路の
実装に適用して有効な技術に関する。
〔従来の技術〕
たとえば、ゲートアレイなどの論理集積回路装置におい
ては、大規模化に伴うテスト工数の増大に対処するため
、テスト機能を有する診断回路を目的の論理動作を行う
論理機能部とともに組み込むことが行われている。
ところで、このような診断回路の実装技術の一例として
は、日経マグロウヒル社、1986年7月28日発行、
「日経エレクトロニクス、(no。
400>JP301〜P322に記載されているスキャ
ン・バス方式が知られている。
その概要は、目的の論理動作を行う論理機能部を構成す
るフリップフロップなどの順序回路の各々に対してスキ
ャン・アドレスを割り当て、テスト時には、このスキャ
ン・アドレスに基づいて各々の順序回路における人力論
理状態の設定(スキャン・イン)および該人力論理状態
に応じて出力される出力論理状態の観測(スキャン・ア
ウト)を行うことにより、個々の順序回路の論理動作の
検証を行うものである。
ところで、このようなスキャン・バス方式の診断回路を
通常の論理機能とともに組み込む場合には、前述の文献
に記載されているように、診断回路の構成要素のうち、
たとえば、テストクロック回路のみを特定の位置に配置
し、その他のアドレス・デコーダ、スキャン制御回路な
どの要素およびそれらを相互に接続する信号配線は目的
の論理機能部と同様に、任意の位置に配置・配線するも
のであった。
〔発明が解決しようとする問題点〕
ところが、上記の従来技術のように、診断回路の構成要
素の大部分を目的の論理機能部とともにに配置・配線す
る方式では、論理状態が複雑なフリップフロップなどの
順序回路の増大に比例して診断回路の規模も増大し、診
断回路の構成要素を接続する信号配線が必要以上に複雑
となって、実装効率が低下することは避けられず、電子
計算機処理による自動設計などによって配線・配置を行
わせる場合には、目的の論理機能部を構成する論理セル
を接続する信号配線の配置が不可能になる確率が大きく
なるという問題がある。
すなわち、目的の論理機能部は、通常、論理の広がりが
比較的狭く、構成要素である論理セルの位置や配線など
が集積回路装置の特定の領域に集中的に存在する確率が
高く、一方、診断回路は信号配線の広がりが集積回路装
置の全域に及ぶため、単に無作為に配線した場合には、
配線経路の迂回などが多くなって必要以上に配線領域を
占有してしまうこととなり、肝心の目的の論理機能部の
配線が妨げられることは避けられないものである。
そこで、本発明の目的は、診断機能部の組み込みに際し
ての全体の配線を効率よく確実に行うことが可能な集積
回路装置の製造技術を提供することにある。
〔問題点を解決するための手段〕
本発明は、目的の論理動作を行う論理機能部と、論理機
能部の診断を行う診断機能部と、入出力バッファ回路部
と、入出力バッファ回路部と外部とを接続する引き出し
端子部とを備えた集積回路装置の製造方法であって、診
断機能部を構成する第1の論理セル右よび第1の論理セ
ルの入出力端子を接続する第1の信号配線の少なくとも
一部を、集積回路装置の品種毎に予め特定の位置に配置
し、論理機能部を構成する第2の論理セルおよび第2の
論理セルの入出力端子を接続する第2の信号配線は、集
積回路装置の品種に応じて任意に配置するものである。
〔作用〕
上記した手段によれば、たとえば、論理機能部および診
断機能部を構成する第1および第2の論理セルや第1お
よび第2の信号配線の配置を単に無作為に行わせる場合
に比較して、集積回路装置の全域に広がりをもち、配線
作業の効率化に大きく影響する第1の信号配線が迂回な
どによって必要以上に配線領域を占有することが防止さ
れ、診新機能部の組み込みに際しての全体の配線を効率
よく確実に行うことができる。
〔実施例〕
第1図は、本発明の一実施例である集積回路装置の製造
方法によって製造された集積回路装置の要部を示す平面
図であり、第2図はそのブロック図、さらに第3図はそ
の一部を拡大して示す説明図である。
本実施例の集積回路装置1においては、第2図に示され
るように、フリップフロップなどからなる複数の順序回
路2(第2の論理セル)および組み合わせ回路3 (第
2の論理セル)を備えており、信号配線群2a(第2の
信号配線)によって相互に接続されることにより、目的
の論理動作を行う論理機能部Aが構成されている。
順序回路2には図示しない診断機能が付加されており、
目的の論理動作のための複数の端子り。
S、R,CKなどとともに、複数のテスト用端子M−C
1,SW、SR,C2,SI、Soが設けられている。
この場合、順序回路2に付加された診断機能は、たとえ
ば、スキャン・バス方式によって実現されるように構成
されている。
すなわち、複数の順序回路2および組み合わせ回路3の
周辺部には、複数のスキャン制御回路4(第1の論理セ
ル)、スキャン制御回路5 (第1の論理セル)、アド
レス・デコーダ6(第1の論理セル)、クロック・ドラ
イバ7 (第1の論理セル)、入出力バッファ群8(入
出力バッファ回路)、双方向バッファ8a(第1の論理
セル)および入出力端子群9が設けられており、これら
をテスト用配線群10 (第1の信号配線)を介して相
互に接続することにより、前記の論理機能部A以外の診
断機能部Bが構成されている。
そして、テスト用クロック信号C1,C2によって同期
をとりながら、入出力端子群9に外部から与えられるス
キャン・アドレス信号AO〜Anによって複数の順序回
路2の一つを特定するとともに、スキャン制御信号Mに
よって当該順序回路2における通常の動作モードとスキ
ャン動作モードとの切り換えを制御し、さらに、スキャ
ン制御信号Wによってスキャン・イン/スキャン・アウ
トの切り換えを行うことにより、双方向バッファ8aを
介しての、スキャン・イン信号S’Iによる所定の論理
状態の設定(スキャン・イン)、およびスキャン・アウ
ト信号Soによる論理状態の観測〈スキャン・アウト)
を行うことで、当該順序回路2における論理動作の可否
などが判定されるものである。
第1図は、上記のような構成の集積回路装置1の平面図
である。
矩形の集積回路の形成領域は、中央部の中枢領域11と
この中枢領域11を取り囲む入出力セル形成領域12と
に大別されており、さらに中枢領域11の内部は、論理
セル配置領域11aと、配線チャネル領域11bとに区
分けされている。
そして、論理セル配置領域ttaには、順序回路21組
み合わせ回路3.スキャン制御回路4゜5、アドレス・
デコーダ6、クロック・ドライバ7などを配置するとと
もに、入出力セル形成領域12には入出力バッファ群8
.双方向バッファ8a9入出力端子群9を配置し、これ
らを配線チャネル領域11bに配置される信号配線群2
aおよびテスト用配線群10などによって相互に接続す
ることにより、診断機能を内蔵した集積回路装置1が構
成されるものである。
ここで、本実施例では、第1図に示されるように、上記
のような構成要素のうち、クロック・ドライバ7の配設
位置を、たとえば各論理セル配置領域11aの左端側に
固定し、さらにスキャン制御回路4.5およびアドレス
・デコーダ6などは中枢領域11における左上隅に位置
されるように配設位置を予め決定しておくとともに、こ
れらと診断機能を内蔵した順序回路2とを接続するテス
ト用配線群10の引き回し位置も、配線チャネル領域1
1bにおいて、たとえば個々の論理セル配置領域11a
の近傍に沿って平行となるように特定し、その後、他の
複数の順序回路2および組み合わせ回路3の論理セル配
置領域11aにおける配置、および信号配線群2aの配
線チャネル領域11bにおける引き回し位置などを、た
とえば電子計算機などを用いた自動設計などによって決
定することにより、集積回路装置1における全体のレイ
アウトが行われる。
この時、第3図に拡大して示されるように、論理セル配
置領域11aの内部の任意の位置に配設された、診断機
能を内蔵した複数の順序回路2の複数のテスト用端子M
−C1,SW、SR,C2゜SI、Soは、接続線群1
0aを介してテスト用配線群10の任意の位置に容易に
接続されるとともに、目的の論理動作のための複数の端
子り、S。
R,CKは、配線チャネル領域11bにおいて任意に引
き回された信号配線群2aに容易に接続される。
これにより、中枢領域11の全体に広がりをもつテスト
用配線群10と通常の論理動作を行わせるための信号配
線群2aとが複雑に交錯し、テスト用配線群10が配線
チャネル領域11bを必要以上に占有することなどに起
因して、信号配線群2aの順序回路2や組み合わせ回路
3などに対する接続が不能になるなどの不都合が未然に
防止され、複数の順序回路2および組み合わせ回路3と
信号配線群2aおよびテスト用配線群10との接続を効
率よく確実に行うことができる。
また、集積回路装置1の品種などが変化し、複数の順序
回路2や組み合わせ回路3の位置や数などが変化しても
、接続線群10aの位置を適宜変化させることでテスト
用配線群10に容易に接続することができ、テスト用配
線群10の引き回し位置を予め特定しておくことによっ
て複数の順序回路2や組み合わせ回路3の配設位置が制
約されることもない。
また、論理機能部Aとそれ以外の診断機能部Bとを設計
の段階で切り離して検討することができるので、論理機
能部Aおよび診断機能部Bなどの実装性の評価を、事前
に容易に行うことができる。
なお、比較のため、第4図に、入出力バッファ群8.入
出力端子群9.クロック・ドライバ7以外の要素の配設
位置および接続配線の引き回し位置を電子計算機などに
よる自動設計に任せて無作為に決定した場合の一例を示
す。
同図に示されるように、入出力バッファ群8゜入出力端
子群9.クロック・ドライバ7以外の要素の配役位置お
よび接続配線の引き回し位置を電子計算機などによる自
動設計に任せて無作為に決定する場合には、集積回路装
置1の全域にわたるテスト用配線群10の引き回し経路
が通常の論理動作のための信号配線群2aに複雑に交錯
したり、無駄な迂回路をたどることなどが避けられず、
配線チャネル領域11bがテスト用配線群10などによ
って占有されることとなり、自動設計などにおいて、通
常の論理動作を行うための信号配線群2aが配線不能に
陥る確率が増大するなどの不都合を生じることが知られ
る。
〔発明の効果〕
以上説明したように、本発明によれば、目的の論理動作
を行う論理機能部と、該論理機能部の診断を行う診断機
能部と、入出力バッファ回路部と、該入出力バッファ回
路部と外部とを接続する引き出し端子部とを備えた集積
回路装置の製造方法であって、前記診断機能部を構成す
る第1の論理セルおよび該第1の論理セルの入出力端子
を接続する第1の信号配線の少なくとも一部を、前記集
積回路袋ぼの品種毎に予め特定の位置に配置し、前記論
理機能部を構成する第2の論理セルおよび該第2の論理
セルの入出力端子を接続する第2の信号配線は、前記集
積回路装置の品種に応じて任、意に配置するので、たと
えば、論理機能部右よび診断機能部を構成する第1およ
び第2の論理セルや第1および第2の信号配線の配置を
単に無作為に行わせる場合に比較して、集積回路装置の
全域に広がりをもち、配線作業の効率化に大きく影響す
る第1の信号配線が迂回などによって必要以上に配線領
域を占有することが防止され、診断機能部の組み込みに
際しての全体の配線を効率よく確実に行うことができる
【図面の簡単な説明】
第1図は本発明の一実施例である集積回路装置の製造方
法によって製造された集積回路装置の要部を示す平面図
、 第2図はそのブロック図、 第3図はその一部を拡大して示す説明図、第4図は従来
技術の一例を示す説明図である。 1・・・集積回路装置、2・・・順序回路(第2の論理
セル)、2a・・・信号配線群(第2の信号配線)、3
・・・組み合わせ回路(第2の論理セル)、4.5・・
・スキャン制御回路(第1の論理セル)、6・・・アド
レス・デコーダ(第1の論理セル)、7・・・クロック
・ドライバ(第1の論理セル)、8・・・入出力バッフ
ァ群(入出力バッファ回路)、8a・・・双方向バッフ
ァ、9・・・入出力端子群(引き出し端子部)、10・
・・テスト用配線群(第1の信号配線)、10a・・・
接続線群、11・・・中枢領域、11a・・・論理セル
配置領域、itb・・・配線チャネル領域、12・・・
入出力セル形成領域、D、S、R,CK・・・目的の論
理動作のための複数の端子、M−CI、SW、SR,C
2,SI。 SO・・・テスト用端子、A・・・論理機能部、B・・
・診断機能部。 第4図

Claims (1)

  1. 【特許請求の範囲】 1、目的の論理動作を行う論理機能部と、該論理機能部
    の診断を行う診断機能部と、入出力バッファ回路部と、
    該入出力バッファ回路部と外部とを接続する引き出し端
    子部とを備えた集積回路装置の製造方法であって、前記
    診断機能部を構成する第1の論理セルおよび該第1の論
    理セルの入出力端子を接続する第1の信号配線の少なく
    とも一部を、前記集積回路装置の品種毎に予め特定の位
    置に配置し、前記論理機能部を構成する第2の論理セル
    および該第2の論理セルの入出力端子を接続する第2の
    信号配線は、前記集積回路装置の品種に応じて任意に配
    置することを特徴とする集積回路装置の製造方法。 2、前記論理機能部を構成する第2の論理セルおよび前
    記診断機能を構成する第1の論理セルが配設される複数
    の論理セル配置領域が、前記第1および第2の信号配線
    が配設される配線チャネル領域を挟んで複数個平行に設
    けられ、該配線チャネル領域に形成される前記第1の信
    号配線は前記論理セル配置領域の近傍に平行に沿って配
    置されることを特徴とする特許請求の範囲第1項記載の
    集積回路装置の製造方法。 3、前記診断機能部は、前記論理機能部を構成する個々
    の前記第2の論理セルに対して個別にスキャン・アドレ
    スを割り当て、該スキャン・アドレスに基づいて前記第
    2の論理セルの各々における入力論理状態の設定および
    該入力論理状態に応じて出力される出力論理状態の観測
    を行うことにより、該第2の論理セルによって構成され
    る前記論理機能部の診断を行うことを特徴とする特許請
    求の範囲第1項記載の集積回路装置の製造方法。 4、前記集積回路装置がゲートアレイであることを特徴
    とする特許請求の範囲第1項記載の集積回路装置の製造
    方法。
JP28530887A 1987-11-13 1987-11-13 集積回路装置の製造方法 Pending JPH01128462A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0499061A (ja) * 1990-08-07 1992-03-31 Nec Corp ゲートアレイ方式半導体集積回路
US5646422A (en) * 1990-08-31 1997-07-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0499061A (ja) * 1990-08-07 1992-03-31 Nec Corp ゲートアレイ方式半導体集積回路
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