JP2594419B2 - 半導体集積回路及び半導体集積回路の試験方法 - Google Patents
半導体集積回路及び半導体集積回路の試験方法Info
- Publication number
- JP2594419B2 JP2594419B2 JP33962595A JP33962595A JP2594419B2 JP 2594419 B2 JP2594419 B2 JP 2594419B2 JP 33962595 A JP33962595 A JP 33962595A JP 33962595 A JP33962595 A JP 33962595A JP 2594419 B2 JP2594419 B2 JP 2594419B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- column
- output
- gate
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイのよ
うに周期的構造を有する半導体集積回路と、該半導体集
積回路において、外部端子につながらない内部ゲートの
動作状態も試験できるようにする試験方法に関する。
うに周期的構造を有する半導体集積回路と、該半導体集
積回路において、外部端子につながらない内部ゲートの
動作状態も試験できるようにする試験方法に関する。
【０００２】
【従来の技術】大規模半導体集積回路（ＬＳＩ）におい
て、外部ピンに直接接続されていない内部ゲートの動作
状態を観察することは難しく、集積度が上がるにつれて
外部ピンに接続されない内部ゲートが増えてくるから試
験は益々困難になる。
て、外部ピンに直接接続されていない内部ゲートの動作
状態を観察することは難しく、集積度が上がるにつれて
外部ピンに接続されない内部ゲートが増えてくるから試
験は益々困難になる。
【０００３】ＬＳＳＤ（Level Sensitive Scan Design)
法はスキャン論理で内部ゲートの動作状態を観察しよう
とするもので、チップ内のフリップフロップを順に接続
してシフトレジスタを構成可能とし、このシフトレジス
タに外部からデータを与えて各フリップフロップに所望
の１，０状態をとらせ（これが入力データになる）、か
かる状態でシフトレジスタを解いて各フリップフロップ
をそれぞれ本来の回路へ復帰させ、集積回路を動作さ
せ、各フリップフロップにそのときの状態をとらせ（こ
れが出力データになる）、再びシフトレジスタを構成さ
せ、シフト動作で各フリップフロップの状態つまり内部
状態を外部へ取り出す。
法はスキャン論理で内部ゲートの動作状態を観察しよう
とするもので、チップ内のフリップフロップを順に接続
してシフトレジスタを構成可能とし、このシフトレジス
タに外部からデータを与えて各フリップフロップに所望
の１，０状態をとらせ（これが入力データになる）、か
かる状態でシフトレジスタを解いて各フリップフロップ
をそれぞれ本来の回路へ復帰させ、集積回路を動作さ
せ、各フリップフロップにそのときの状態をとらせ（こ
れが出力データになる）、再びシフトレジスタを構成さ
せ、シフト動作で各フリップフロップの状態つまり内部
状態を外部へ取り出す。
【０００４】
【発明が解決しようとする課題】しかしながらかかるＬ
ＳＳＤ法には次の欠点がある。 (1) 論理設計段階で本来必要な論理機能と関係のないス
キャン用（試験用）の回路を組込まねばならなず、論理
設計の負担を増大させる。
ＳＳＤ法には次の欠点がある。 (1) 論理設計段階で本来必要な論理機能と関係のないス
キャン用（試験用）の回路を組込まねばならなず、論理
設計の負担を増大させる。
【０００５】(2) 各フリップフロップ（ＦＦ）に、Ｊ−
Ｋ型、Ｄ型などの回路構成の他に、シフトレジスタを構
成させるべくデータのスキャンイン、スキャンアウトを
行なうゲートを追加するため、構造が複雑になる。
Ｋ型、Ｄ型などの回路構成の他に、シフトレジスタを構
成させるべくデータのスキャンイン、スキャンアウトを
行なうゲートを追加するため、構造が複雑になる。
【０００６】(3) 本来の信号ラインの他にスキャンルー
ト構成用の信号線が必要になる。このため品種毎に行な
う配線数が増え、計算機の負担が増大する。 (4) 観察の単位がフリップフロップであり、ゲート単位
での観察ができない。
ト構成用の信号線が必要になる。このため品種毎に行な
う配線数が増え、計算機の負担が増大する。 (4) 観察の単位がフリップフロップであり、ゲート単位
での観察ができない。
【０００７】(5) 試験はテストパターンで行なうので、
製品としてのチップ内部ゲートの動作状態の観察ができ
ない。本発明は上述した各点を改善しようとするもので
ある。
製品としてのチップ内部ゲートの動作状態の観察ができ
ない。本発明は上述した各点を改善しようとするもので
ある。
【０００８】
(1) 本発明の半導体集積回路は、入力端及び出力端を備
え、行・列のマトリクス状に配置される複数のゲートセ
ルと、論理回路を構成するために、前記複数のゲートセ
ルの入力端と出力端とを選択的に接続する結線手段と、
前記マトリクス状配置の複数のゲートセル形成領域内に
その列方向に沿って形成された複数の列読出線と、前記
マトリクス状配置の複数のゲートセル形成領域内にその
行方向に沿って形成された複数の行選択線と、前記複数
の行選択線と列読出線との交差部に設けられ、第１の端
子が前記ゲートセルの出力端に接続され、第２の端子が
前記行選択線に接続され、第３の端子が前記列読出線に
接続され、行選択線の電位に応じてゲートセルの出力端
と列読出線とを導通あるいは非導通にする複数個のスイ
ッチ素子と、前記行選択線の少なくとも１つを選択する
ために、前記行選択線に機能的に接続された行選択手段
と、前記複数個のスイッチ素子は、前記複数のゲートセ
ルとともに半導体基板にベースパターンとして形成され
ていることを特徴とする。 (2) 本発明の半導体集積回路の試験方法は、入力端及び
出力端を備え、行・列のマトリクス状に配置される複数
のゲートセルと、論理回路を構成するために、前記複数
のゲートセルの入力端と出力端とを選択的に接続する結
線手段と、前記マトリクス状配置の複数のゲートセル形
成領域内にその列方向に沿って形成された複数の列読出
線と、前記マトリクス状配置の複数のゲートセル形成領
域内にその行方向に沿って形成された複数の行選択線
と、前記複数の行選択線と列読出線との交差部に設けら
れ、第１の端子が前記ゲートセルの出力端に接続され、
第２の端子が前記行選択線に接続され、第３の端子が前
記列読出線に接続され、行選択線の電位に応じてゲート
セルの出力端と列読出線とを導通あるいは非導通にする
複数個のスイッチ素子と、前記行選択線の少なくとも１
つを選択するために、前記行選択線に機能的に接続され
た行選択手段と、前記列読出線を介して、前記ゲートセ
ルの出力端に現れる信号を読出すために、前記列読出線
に機能的に接続されて各列読出線の信号を外部に出力す
るモニタ出力手段と、を有する半導体集積回路におい
て、試験時には、前記行選択線の１つを選択して選択信
号を供給し、該選択された行選択線に接続されている前
記スイッチ素子をオン状態にし、さらに該オン状態にさ
れているスイッチ素子に接続されている前記列読出線を
監視することによって、任意のゲートセルの出力端の信
号を検出するとともに、非試験時には、いずれの前記行
選択線を選択しないで、前記スイッチ素子の全てをオフ
状態にすることを特徴とする。
え、行・列のマトリクス状に配置される複数のゲートセ
ルと、論理回路を構成するために、前記複数のゲートセ
ルの入力端と出力端とを選択的に接続する結線手段と、
前記マトリクス状配置の複数のゲートセル形成領域内に
その列方向に沿って形成された複数の列読出線と、前記
マトリクス状配置の複数のゲートセル形成領域内にその
行方向に沿って形成された複数の行選択線と、前記複数
の行選択線と列読出線との交差部に設けられ、第１の端
子が前記ゲートセルの出力端に接続され、第２の端子が
前記行選択線に接続され、第３の端子が前記列読出線に
接続され、行選択線の電位に応じてゲートセルの出力端
と列読出線とを導通あるいは非導通にする複数個のスイ
ッチ素子と、前記行選択線の少なくとも１つを選択する
ために、前記行選択線に機能的に接続された行選択手段
と、前記複数個のスイッチ素子は、前記複数のゲートセ
ルとともに半導体基板にベースパターンとして形成され
ていることを特徴とする。 (2) 本発明の半導体集積回路の試験方法は、入力端及び
出力端を備え、行・列のマトリクス状に配置される複数
のゲートセルと、論理回路を構成するために、前記複数
のゲートセルの入力端と出力端とを選択的に接続する結
線手段と、前記マトリクス状配置の複数のゲートセル形
成領域内にその列方向に沿って形成された複数の列読出
線と、前記マトリクス状配置の複数のゲートセル形成領
域内にその行方向に沿って形成された複数の行選択線
と、前記複数の行選択線と列読出線との交差部に設けら
れ、第１の端子が前記ゲートセルの出力端に接続され、
第２の端子が前記行選択線に接続され、第３の端子が前
記列読出線に接続され、行選択線の電位に応じてゲート
セルの出力端と列読出線とを導通あるいは非導通にする
複数個のスイッチ素子と、前記行選択線の少なくとも１
つを選択するために、前記行選択線に機能的に接続され
た行選択手段と、前記列読出線を介して、前記ゲートセ
ルの出力端に現れる信号を読出すために、前記列読出線
に機能的に接続されて各列読出線の信号を外部に出力す
るモニタ出力手段と、を有する半導体集積回路におい
て、試験時には、前記行選択線の１つを選択して選択信
号を供給し、該選択された行選択線に接続されている前
記スイッチ素子をオン状態にし、さらに該オン状態にさ
れているスイッチ素子に接続されている前記列読出線を
監視することによって、任意のゲートセルの出力端の信
号を検出するとともに、非試験時には、いずれの前記行
選択線を選択しないで、前記スイッチ素子の全てをオフ
状態にすることを特徴とする。
【０００９】ＬＳＩには周期的構造を有するものがあ
り、ゲートアレイはその代表的なものである。ゲートア
レイは予め半導体基板に多数の半完成状態のゲートセル
をマトリクス状に分離形成しておき、ユーザーからのオ
ーダーに応じて適宜配線して完成品とするものである。
各ゲートセルは縦、横に整然と配列されているから、試
験用のスイッチ素子、行選択リングカウンタ、列読出線
用出力回路からなる試験回路はメーカー段階で半導体基
板にベースパターンとして形成しておくことができ、Ｌ
ＳＩの論理設計には格別考慮する必要がないので、該設
計を複雑にすることはない。またリングカウンタに対し
ては外部からシフトクロックを入力するだけで、データ
出力は出力回路により全ての列読出線に対して共通に行
なえるのでピン数増加は少ない。
り、ゲートアレイはその代表的なものである。ゲートア
レイは予め半導体基板に多数の半完成状態のゲートセル
をマトリクス状に分離形成しておき、ユーザーからのオ
ーダーに応じて適宜配線して完成品とするものである。
各ゲートセルは縦、横に整然と配列されているから、試
験用のスイッチ素子、行選択リングカウンタ、列読出線
用出力回路からなる試験回路はメーカー段階で半導体基
板にベースパターンとして形成しておくことができ、Ｌ
ＳＩの論理設計には格別考慮する必要がないので、該設
計を複雑にすることはない。またリングカウンタに対し
ては外部からシフトクロックを入力するだけで、データ
出力は出力回路により全ての列読出線に対して共通に行
なえるのでピン数増加は少ない。
【００１０】
【発明の実施の形態】図１は本発明の一実施例を示すブ
ロック図で、１はゲートアレイ型ＬＳＩチップ、２は該
チップ上にマトリクス状に配列された多数のゲートセル
である。これらのゲートセル相互間の配線はユーザーか
らのオーダーにより行なわれ、図面では示していない。
かかるゲートアレイに対し本発明ではゲートセルアレイ
の行、列方向に沿って複数本の行選択線３と複数本の列
読出線４を、電源配線などと共に形成し、更に各行選択
線３と各列読出線４との交差部にスイッチ素子５を設け
て任意のゲートセル２の出力端を列読出線４に接続でき
るようにする。そして、行選択線を１本ずつ順次選択で
きるようにチップの適所例えば図示のようにチップ左辺
部に行選択リングカウンタ６を設けると共に、列読出線
４を１本ずつ順次選択できるように出力回路８をチップ
の適所例えば図示のようにチップ下辺部に設ける。出力
回路は列選択リングカウンタ７とデータセレクタ（マル
チプレクサ）８で構成し、このリングカウンタの出力で
データセレクタを制御して任意の１本の列読出線４がモ
ニタ出力端１１に接続されるようにする。従ってこのチ
ップ１に必要な外部ピンは、カウンタ６に対する行選択
クロック用のピン９と、カウンタ７に対する列選択クロ
ック用のピン１０、それにモニタ出力用のピン１１だけ
でよく、ＬＳＩとして外部端子ピンをそれ程増加させる
ことがない。なお、スイッチ素子５は非試験時には全て
オフ状態であるのが好ましく、このようにすると試験回
路はチップ内論理回路から切り離され、該論理回路の動
作に悪影響を与えることがない。このためにはカウンタ
６，７を非試験時にリセットする必要があり、そのため
のリセット信号を外部から入力すればそのピンも必要に
なる。しかし、このリセット信号は両クロックを共にＨ
（ハイ）、あるいは共にＬ（ロー）に固定し、これを内
部的に検出して発生することもできるので、この場合に
は専用のピンは不要である。
ロック図で、１はゲートアレイ型ＬＳＩチップ、２は該
チップ上にマトリクス状に配列された多数のゲートセル
である。これらのゲートセル相互間の配線はユーザーか
らのオーダーにより行なわれ、図面では示していない。
かかるゲートアレイに対し本発明ではゲートセルアレイ
の行、列方向に沿って複数本の行選択線３と複数本の列
読出線４を、電源配線などと共に形成し、更に各行選択
線３と各列読出線４との交差部にスイッチ素子５を設け
て任意のゲートセル２の出力端を列読出線４に接続でき
るようにする。そして、行選択線を１本ずつ順次選択で
きるようにチップの適所例えば図示のようにチップ左辺
部に行選択リングカウンタ６を設けると共に、列読出線
４を１本ずつ順次選択できるように出力回路８をチップ
の適所例えば図示のようにチップ下辺部に設ける。出力
回路は列選択リングカウンタ７とデータセレクタ（マル
チプレクサ）８で構成し、このリングカウンタの出力で
データセレクタを制御して任意の１本の列読出線４がモ
ニタ出力端１１に接続されるようにする。従ってこのチ
ップ１に必要な外部ピンは、カウンタ６に対する行選択
クロック用のピン９と、カウンタ７に対する列選択クロ
ック用のピン１０、それにモニタ出力用のピン１１だけ
でよく、ＬＳＩとして外部端子ピンをそれ程増加させる
ことがない。なお、スイッチ素子５は非試験時には全て
オフ状態であるのが好ましく、このようにすると試験回
路はチップ内論理回路から切り離され、該論理回路の動
作に悪影響を与えることがない。このためにはカウンタ
６，７を非試験時にリセットする必要があり、そのため
のリセット信号を外部から入力すればそのピンも必要に
なる。しかし、このリセット信号は両クロックを共にＨ
（ハイ）、あるいは共にＬ（ロー）に固定し、これを内
部的に検出して発生することもできるので、この場合に
は専用のピンは不要である。
【００１１】チップ内ゲートの出力を外部へ取り出す操
作を説明するに、リングカウンタ６に行選択クロックを
入力すると、該クロックを入力する毎にリングカウンタ
６の１出力位置がシフトし、これによって行選択線３が
同時には１つのみ順次選択される。１本の行選択線３が
選択されるとそれに接続された全てのスイッチ素子５が
オンになってその行方向のゲートセル２の出力と同時に
全ての列選択線４上に与える。データセレクタ８はこの
うちの１本の列選択線４をモニタ出力端１１へ接続す
る。どの列選択線４をモニタ出力端へ接続する（選択す
る）かはリングカウンタ７の出力による。従って例えば
行選択リングカウンタ６の出力状態を固定して列選択リ
ングカウンタ７の出力状態を一巡させれば１本の行選択
線３に沿って配列されたゲートセル２の全部からのデー
タを読み出すことができ、逆に列選択リングカウンタ７
の出力状態を固定して行選択リングカウンタ６の出力状
態を一巡させれば、１本の列選択線４に沿って配列され
たゲートセル２の全部からのデータを読み出すことがで
きる。勿論、両カウンタの値を固定しておけば交点のゲ
ートセル２からのデータだけを本来の論理回路の時系列
に沿って読み出すことができ、また他の方法も種々考え
られる。
作を説明するに、リングカウンタ６に行選択クロックを
入力すると、該クロックを入力する毎にリングカウンタ
６の１出力位置がシフトし、これによって行選択線３が
同時には１つのみ順次選択される。１本の行選択線３が
選択されるとそれに接続された全てのスイッチ素子５が
オンになってその行方向のゲートセル２の出力と同時に
全ての列選択線４上に与える。データセレクタ８はこの
うちの１本の列選択線４をモニタ出力端１１へ接続す
る。どの列選択線４をモニタ出力端へ接続する（選択す
る）かはリングカウンタ７の出力による。従って例えば
行選択リングカウンタ６の出力状態を固定して列選択リ
ングカウンタ７の出力状態を一巡させれば１本の行選択
線３に沿って配列されたゲートセル２の全部からのデー
タを読み出すことができ、逆に列選択リングカウンタ７
の出力状態を固定して行選択リングカウンタ６の出力状
態を一巡させれば、１本の列選択線４に沿って配列され
たゲートセル２の全部からのデータを読み出すことがで
きる。勿論、両カウンタの値を固定しておけば交点のゲ
ートセル２からのデータだけを本来の論理回路の時系列
に沿って読み出すことができ、また他の方法も種々考え
られる。
【００１２】図２〜図４は具体例で、図２（ａ）はバイ
ポーラ型ＬＳＩへの適用例である。スイッチ素子５はｎ
ｐｎトランジスタＴとベース抵抗Ｒの２素子からなる
が、実際には同図（ｂ）に示すように抵抗Ｒはトランジ
スタＴのベース拡散領域Ｂを延長するだけで形成される
ので、パターン的には１素子である。この（ｂ）図でＥ
はエミッタ領域、Ｂはベース領域、Ｃはコレクタ領域で
ある。行選択リングカウンタ６の出力段は各行選択線毎
に抵抗Ｒ1 、トランジスタＴ1 、ダイオードＤ1、トラ
ンジスタＴ2 の直列回路からなり（ＴＴＬの出力段）、
トランジスタＴ1がオンすれば選択（１出力）、トラン
ジスタＴ2 がオンすれば非選択（０出力）となる。セレ
クタ８は各列読出線毎にトランジスタＴ3 等を備え、そ
の１つが列選択リングカウンタ７（図示せず）の出力で
動作可能になる。
ポーラ型ＬＳＩへの適用例である。スイッチ素子５はｎ
ｐｎトランジスタＴとベース抵抗Ｒの２素子からなる
が、実際には同図（ｂ）に示すように抵抗Ｒはトランジ
スタＴのベース拡散領域Ｂを延長するだけで形成される
ので、パターン的には１素子である。この（ｂ）図でＥ
はエミッタ領域、Ｂはベース領域、Ｃはコレクタ領域で
ある。行選択リングカウンタ６の出力段は各行選択線毎
に抵抗Ｒ1 、トランジスタＴ1 、ダイオードＤ1、トラ
ンジスタＴ2 の直列回路からなり（ＴＴＬの出力段）、
トランジスタＴ1がオンすれば選択（１出力）、トラン
ジスタＴ2 がオンすれば非選択（０出力）となる。セレ
クタ８は各列読出線毎にトランジスタＴ3 等を備え、そ
の１つが列選択リングカウンタ７（図示せず）の出力で
動作可能になる。
【００１３】図３はこの部分を詳細に示す回路図で、全
てのトランジスタＴ3 のコレクタは共通のデータ線１２
を介して出力バッファ１３の入力端に接続される。各ト
ランジスタＴ3 のベースとリングカウンタ７の出力端子
１４との間には、スイッチ素子５のトランジスタＴ及び
トランジスタＴ3 と共にナンドゲートを構成するトラン
ジスタＴ4 が接続され、出力端子１４がＬ（非選択）の
ときにはトランジスタＴ4 がオンになってトランジスタ
Ｔ3 を強制的にオフにする。これに対し出力端子１４が
Ｈ（選択）になるとトランジスタＴ4 はオフし、トラン
ジスタＴ3 は選択されたスイッチ素子５のトランジスタ
Ｔを通してゲート２の出力データの１，０に応じてオ
ン、オフする。即ちゲート２の出力がＨならＴ3 はオ
ン、Ｌならオフであり、データ線１２は前者のときＬ、
後者のときＨである。出力バッファ１３はこのデータ線
１２上のＨ，Ｌレベルに応じて出力レベルをＬ，Ｈに
し、これをモニタ出力とする。
てのトランジスタＴ3 のコレクタは共通のデータ線１２
を介して出力バッファ１３の入力端に接続される。各ト
ランジスタＴ3 のベースとリングカウンタ７の出力端子
１４との間には、スイッチ素子５のトランジスタＴ及び
トランジスタＴ3 と共にナンドゲートを構成するトラン
ジスタＴ4 が接続され、出力端子１４がＬ（非選択）の
ときにはトランジスタＴ4 がオンになってトランジスタ
Ｔ3 を強制的にオフにする。これに対し出力端子１４が
Ｈ（選択）になるとトランジスタＴ4 はオフし、トラン
ジスタＴ3 は選択されたスイッチ素子５のトランジスタ
Ｔを通してゲート２の出力データの１，０に応じてオ
ン、オフする。即ちゲート２の出力がＨならＴ3 はオ
ン、Ｌならオフであり、データ線１２は前者のときＬ、
後者のときＨである。出力バッファ１３はこのデータ線
１２上のＨ，Ｌレベルに応じて出力レベルをＬ，Ｈに
し、これをモニタ出力とする。
【００１４】図４はＭＯＳ型のＬＳＩに適用した例を示
す。この場合のスイッチ素子５は１素子のＭＯＳトラン
ジスタＱだけで構成でき、またリングカウンタ６の出力
段はＭＯＳトランジスタＱ1 ，Ｑ2 によるＣＭＯＳイン
バータでよい。
す。この場合のスイッチ素子５は１素子のＭＯＳトラン
ジスタＱだけで構成でき、またリングカウンタ６の出力
段はＭＯＳトランジスタＱ1 ，Ｑ2 によるＣＭＯＳイン
バータでよい。
【００１５】図５は行選択または列選択に使用されるリ
ングカウンタの具体例で、（ａ）は複数段（本例では４
段）のＤ型ＦＦ２１〜２４をシリーズに接続し、各段の
Ｑ出力で行または列の選択を行なう。最終段２４のＱ出
力はオアゲート２６を介して初段２１のＤ入力に帰還
し、全段の−Ｑ出力のアンドをゲート２５でとり、オア
ゲート２６を介してこれも初段２１のＤ入力へ帰還し、
各段を共通のクロックで駆動する。本発明で使用するリ
ングカウンタはオール０の出力状態が必要であり（通常
のリングカウンタは１つのみ１で残りが０）、これはク
リア端子ＣＲに共通にクリア信号（前述のリセット信
号）を入力することにより得られる。このときＦＦ２１
〜２４の−Ｑ出力はオール１であるから、アンドゲート
２５は１を出力し、これをオアゲート２６を介して初段
２１のＤ入力に与えている。この状態でクロックを入力
すると初段２１のＱ出力が１になり、アンドゲート２５
の出力は０になる。このとき次段２２〜最終段２４のＱ
出力は０であるから、リングカウンタの出力状態は１０
００となり、以後クロックが入る毎に１が右方へシフト
して行く。これを示したのが、（ｃ）の状態遷移図であ
る。どの状態でもリセットすればオール０になり、この
リセット状態でクロックが入ればカウントが１０００か
ら開始され、リセットしない限り１０００，０１００，
００１０，０００１を巡環する。
ングカウンタの具体例で、（ａ）は複数段（本例では４
段）のＤ型ＦＦ２１〜２４をシリーズに接続し、各段の
Ｑ出力で行または列の選択を行なう。最終段２４のＱ出
力はオアゲート２６を介して初段２１のＤ入力に帰還
し、全段の−Ｑ出力のアンドをゲート２５でとり、オア
ゲート２６を介してこれも初段２１のＤ入力へ帰還し、
各段を共通のクロックで駆動する。本発明で使用するリ
ングカウンタはオール０の出力状態が必要であり（通常
のリングカウンタは１つのみ１で残りが０）、これはク
リア端子ＣＲに共通にクリア信号（前述のリセット信
号）を入力することにより得られる。このときＦＦ２１
〜２４の−Ｑ出力はオール１であるから、アンドゲート
２５は１を出力し、これをオアゲート２６を介して初段
２１のＤ入力に与えている。この状態でクロックを入力
すると初段２１のＱ出力が１になり、アンドゲート２５
の出力は０になる。このとき次段２２〜最終段２４のＱ
出力は０であるから、リングカウンタの出力状態は１０
００となり、以後クロックが入る毎に１が右方へシフト
して行く。これを示したのが、（ｃ）の状態遷移図であ
る。どの状態でもリセットすればオール０になり、この
リセット状態でクロックが入ればカウントが１０００か
ら開始され、リセットしない限り１０００，０１００，
００１０，０００１を巡環する。
【００１６】図５（ｂ）はアンドゲート２５の代わりに
“１”発生用のＦＦ２７を用いたリングカウンタの他の
構成例である。本例ではプリセット信号によってＦＦ２
１〜２４をオール０にセットし、同時にＦＦ２７に１を
プリセットして、これをオアゲート２６を介してＦＦ２
１のＤ入力に与える。そして、次にクロックが入るとＦ
Ｆ２７のＱ出力はＬ固定のＤ入力によって０にもどり以
後、クロックを続けて入れることにより（ｃ）で示す状
態遷移が行なわれる。
“１”発生用のＦＦ２７を用いたリングカウンタの他の
構成例である。本例ではプリセット信号によってＦＦ２
１〜２４をオール０にセットし、同時にＦＦ２７に１を
プリセットして、これをオアゲート２６を介してＦＦ２
１のＤ入力に与える。そして、次にクロックが入るとＦ
Ｆ２７のＱ出力はＬ固定のＤ入力によって０にもどり以
後、クロックを続けて入れることにより（ｃ）で示す状
態遷移が行なわれる。
【００１７】図６は本発明の他の実施例を示すブロック
図である。本例は全てのゲートセルを例えば４ブロック
に領域分割して扱うようにしたものである。このため行
選択リングカウンタは上半分に対するものＣＴＲＩと下
半分に対するものＣＴＲIIが用意され、またセレクタＳ
ＥＬ1 〜ＳＥＬ4 と列選択リングカウンタＣＴＲ1 〜Ｃ
ＴＲ4 は各ブロックに対応して設けられる。このように
すると全領域をカバーする行選択のクロック数は図１の
１／２で済み、また列選択のクロック数も１／２で済
む。従って、全ゲートスキャンに要する時間は１／４に
短縮される。代わりに外部ピンはモニタ出力用に３本増
加する。３１〜３３は増加したモニタ出力用のピンであ
る。かかる構成をとると各ブロック毎に１セル、全体と
して４セルの動作を同時に観察できる。
図である。本例は全てのゲートセルを例えば４ブロック
に領域分割して扱うようにしたものである。このため行
選択リングカウンタは上半分に対するものＣＴＲＩと下
半分に対するものＣＴＲIIが用意され、またセレクタＳ
ＥＬ1 〜ＳＥＬ4 と列選択リングカウンタＣＴＲ1 〜Ｃ
ＴＲ4 は各ブロックに対応して設けられる。このように
すると全領域をカバーする行選択のクロック数は図１の
１／２で済み、また列選択のクロック数も１／２で済
む。従って、全ゲートスキャンに要する時間は１／４に
短縮される。代わりに外部ピンはモニタ出力用に３本増
加する。３１〜３３は増加したモニタ出力用のピンであ
る。かかる構成をとると各ブロック毎に１セル、全体と
して４セルの動作を同時に観察できる。
【００１８】尚、以上の説明は列方向の選択を行なう出
力回路にリングカウンタとセレクタの組を用いる場合に
ついて説明したが、この部分を列数に等しいビット数の
シフトレジスタ（パラレルイン、シリアルアウト型）に
置き換え、必要なモニタ出力を順次シフトアウトするよ
うにしてもよい。
力回路にリングカウンタとセレクタの組を用いる場合に
ついて説明したが、この部分を列数に等しいビット数の
シフトレジスタ（パラレルイン、シリアルアウト型）に
置き換え、必要なモニタ出力を順次シフトアウトするよ
うにしてもよい。
【００１９】
【発明の効果】以上述べた試験回路を備える本発明の半
導体集積回路には次の利点がある。 (1) 従来のスキャン法とは異なり、フリップフロップ単
位ではなく各ゲート単位で観察できる。また、チップ内
の任意のゲートが観察できるので、良否判定試験だけで
なく不良調査にも有力な手段となる。特に、チップ内の
１ゲートを選択し、その状態で製品を動作させることに
よりチップ内ゲートの動作状態が観察できる。
導体集積回路には次の利点がある。 (1) 従来のスキャン法とは異なり、フリップフロップ単
位ではなく各ゲート単位で観察できる。また、チップ内
の任意のゲートが観察できるので、良否判定試験だけで
なく不良調査にも有力な手段となる。特に、チップ内の
１ゲートを選択し、その状態で製品を動作させることに
よりチップ内ゲートの動作状態が観察できる。
【００２０】(2) リングカウンタの代わりにアドレスデ
コーダを用いる従来のアドレススキャン方式に比しクロ
ックだけを入力するのでテスト用ピン数が少なくて済
み、またチップ内におけるデコード論理も簡単である。
コーダを用いる従来のアドレススキャン方式に比しクロ
ックだけを入力するのでテスト用ピン数が少なくて済
み、またチップ内におけるデコード論理も簡単である。
【００２１】(3) 行と列で選択するためＬＳＳＤ法のよ
うに全ゲートをシリアルスキャンする必要がなく、選択
クロックのパルス数が少なくて済む。 (4) 全スイッチ素子をオフにした非選択状態では試験回
路が本来の回路に対して与える影響（動作特性も含む）
が極めて少ない。これは各ゲートの出力にスイッチ素子
がつながるだけであるからであり、またこのためにユー
ザーの論理設計時に試験回路のことを全く考慮する必要
はない。
うに全ゲートをシリアルスキャンする必要がなく、選択
クロックのパルス数が少なくて済む。 (4) 全スイッチ素子をオフにした非選択状態では試験回
路が本来の回路に対して与える影響（動作特性も含む）
が極めて少ない。これは各ゲートの出力にスイッチ素子
がつながるだけであるからであり、またこのためにユー
ザーの論理設計時に試験回路のことを全く考慮する必要
はない。
【００２２】(5) 本試験回路は全てに共通な固定パター
ンで良いので、電源配線同様にマスターパターンによっ
て形成できる。
ンで良いので、電源配線同様にマスターパターンによっ
て形成できる。
【図１】本発明の１実施例を示すブロック図である。
【図２】本発明の実施例の具体例を示す回路図である。
【図３】本発明の実施例の具体例を示す回路図である。
【図４】本発明の実施例の具体例を示す回路図である。
【図５】リングカウンタの説明図である。
【図６】本発明の他の実施例を示すブロック図である。
１：ＬＳＩチップ ２：ゲートセル ３：行選択線 ４：列読出線 ５：スイッチ素子 ６：行選択リングカウンタ ７：列選択リングカウンタ ８：データセレクタ ９，１０：外部クロック端子 １１，３１〜３３：モニタ出力端子
Claims (6)
- 【請求項１】 入力端及び出力端を備え、行・列のマト
リクス状に配置される複数のゲートセルと、 論理回路を構成するために、前記複数のゲートセルの入
力端と出力端とを選択的に接続する結線手段と、 前記マトリクス状配置の複数のゲートセル形成領域内に
その列方向に沿って形成された複数の列読出線と、 前記マトリクス状配置の複数のゲートセル形成領域内に
その行方向に沿って形成された複数の行選択線と、 前記複数の行選択線と列読出線との交差部に設けられ、
第１の端子が前記ゲートセルの出力端に接続され、第２
の端子が前記行選択線に接続され、第３の端子が前記列
読出線に接続され、行選択線の電位に応じてゲートセル
の出力端と列読出線とを導通あるいは非導通にする複数
個のスイッチ素子と、 前記行選択線の少なくとも１つを選択するために、前記
行選択線に機能的に接続された行選択手段と、 前記列読出線を介して、前記ゲートセルの出力端に現れ
る信号を読出すために、前記列読出線に機能的に接続さ
れて各列読出線の信号を外部に出力するモニタ出力手段
とを有し、 前記複数個のスイッチ素子は、前記複数のゲートセルと
ともに半導体基板にベースパターンとして形成されてい
ることを特徴とする半導体集積回路。 - 【請求項２】 前記行選択手段は、リングカウンタで構
成されていることを特徴とする、請求項１に記載の半導
体集積回路。 - 【請求項３】 前記モニタ出力手段は、カウンタと、 前記複数の列読出線に接続され、該カウンタの出力に応
答して、前記複数の列読出線のうちの１つを出力端子に
接続するデータセレクタを有することを特徴とする請求
項１及び請求項２に記載の半導体集積回路。 - 【請求項４】 前記カウンタは、リングカウンタ又はシ
フトレジスタで構成されていることを特徴とする請求項
３に記載の半導体集積回路。 - 【請求項５】 前記スイッチ素子はＭＯＳトランジスタ
であることを特徴とする請求項１に記載の半導体集積回
路。 - 【請求項６】 入力端及び出力端を備え、行・列のマト
リクス状に配置される複数のゲートセルと、 論理回路を構成するために、前記複数のゲートセルの入
力端と出力端とを選択的に接続する結線手段と、 前記マトリクス状配置の複数のゲートセル形成領域内に
その列方向に沿って形成された複数の列読出線と、 前記マトリクス状配置の複数のゲートセル形成領域内に
その行方向に沿って形成された複数の行選択線と、 前記複数の行選択線と列読出線との交差部に設けられ、
第１の端子が前記ゲートセルの出力端に接続され、第２
の端子が前記行選択線に接続され、第３の端子が前記列
読出線に接続され、行選択線の電位に応じてゲートセル
の出力端と列読出線とを導通あるいは非導通にする複数
個のスイッチ素子と、 前記行選択線の少なくとも１つを選択するために、前記
行選択線に機能的に接続された行選択手段と、 前記列読出線を介して、前記ゲートセルの出力端に現れ
る信号を読出すために、前記列読出線に機能的に接続さ
れて各列読出線の信号を外部に出力するモニタ出力手段
と、を有する半導体集積回路において、 試験時には、前記行選択線の１つを選択して選択信号を
供給し、該選択された行選択線に接続されている前記ス
イッチ素子をオン状態にし、 さらに該オン状態にされているスイッチ素子に接続され
ている前記列読出線を監視することによって、任意のゲ
ートセルの出力端の信号を検出するとともに、 非試験時には、いずれの前記行選択線を選択しないで、
前記スイッチ素子の全てをオフ状態にすることを特徴と
する半導体集積回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33962595A JP2594419B2 (ja) | 1995-12-26 | 1995-12-26 | 半導体集積回路及び半導体集積回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33962595A JP2594419B2 (ja) | 1995-12-26 | 1995-12-26 | 半導体集積回路及び半導体集積回路の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08241973A JPH08241973A (ja) | 1996-09-17 |
| JP2594419B2 true JP2594419B2 (ja) | 1997-03-26 |
Family
ID=18329275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33962595A Expired - Lifetime JP2594419B2 (ja) | 1995-12-26 | 1995-12-26 | 半導体集積回路及び半導体集積回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594419B2 (ja) |
-
1995
- 1995-12-26 JP JP33962595A patent/JP2594419B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08241973A (ja) | 1996-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH073865B2 (ja) | 半導体集積回路及び半導体集積回路の試験方法 | |
| US5173904A (en) | Logic circuits systems, and methods having individually testable logic modules | |
| KR900006048B1 (ko) | 검사회로를 갖는 반도체 집적회로 장치 | |
| US4575674A (en) | Macrocell array having real time diagnostics | |
| JPH07119789B2 (ja) | 半導体集積回路装置及びその診断方法 | |
| US5898636A (en) | Semiconductor integrated circuit device with interleaved memory and logic blocks | |
| US5369646A (en) | Semiconductor integrated circuit device having test circuit | |
| US5077740A (en) | Logic circuit having normal input/output data paths disabled when test data is transferred during macrocell testing | |
| JP2594419B2 (ja) | 半導体集積回路及び半導体集積回路の試験方法 | |
| KR100768578B1 (ko) | 집적회로의 검사 장치 | |
| JP3229359B2 (ja) | 集積回路を試験するための回路装置 | |
| JPH077079A (ja) | 半導体集積回路及び半導体集積回路の試験方法 | |
| US5149993A (en) | Circuit arrangement of semiconductor integrated circuit device | |
| JP3395773B2 (ja) | 半導体装置 | |
| JPH0778874A (ja) | 半導体集積回路装置とそのレイアウト方法 | |
| JP3240744B2 (ja) | 出力パッド回路及びテスト回路 | |
| EP0292116A2 (en) | Test system for vlsi circuits | |
| KR100230411B1 (ko) | 반도체 장치 | |
| JPH0626234B2 (ja) | 半導体集積回路装置 | |
| JPH01134281A (ja) | ゲートアレイ | |
| JPS60147135A (ja) | 論理ｌｓｉ | |
| JP2002189060A (ja) | 半導体集積回路装置およびその検査方法 | |
| JPH01128462A (ja) | 集積回路装置の製造方法 | |
| JPH10206503A (ja) | Ｌｓｉのテスト方法 | |
| JPS63102349A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961112 |
|
| EXPY | Cancellation because of completion of term |