JPH01134281A - ゲートアレイ - Google Patents
ゲートアレイInfo
- Publication number
- JPH01134281A JPH01134281A JP62292904A JP29290487A JPH01134281A JP H01134281 A JPH01134281 A JP H01134281A JP 62292904 A JP62292904 A JP 62292904A JP 29290487 A JP29290487 A JP 29290487A JP H01134281 A JPH01134281 A JP H01134281A
- Authority
- JP
- Japan
- Prior art keywords
- gate array
- scan path
- enable signals
- buffers
- dedicated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 16
- 238000012360 testing method Methods 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 6
- 238000003491 array Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
辣Ｊじと！
本発明はゲートアレイに関し、特にイネーブル端子を有
する複数のバッファを含むゲートアレイに関する。
する複数のバッファを含むゲートアレイに関する。
ｉ氷亘韮
従来この種のゲートアレイは人出力バッファに双方バッ
ファや３ステートバツフアを多数用いており、それらの
イネーブル端子へのイネーブル信号も多種類布していた
。多種類のイネーブル信号はゲートアレイ内部の汎用ト
ランジスタで構成されるランダムロジック部で作成され
ているため直接観測することが困難であった。
ファや３ステートバツフアを多数用いており、それらの
イネーブル端子へのイネーブル信号も多種類布していた
。多種類のイネーブル信号はゲートアレイ内部の汎用ト
ランジスタで構成されるランダムロジック部で作成され
ているため直接観測することが困難であった。
そのため、従来は汎用トランジスタのセル列の一部でス
キャンパス方式のフリップフロップを構成し、イネーブ
ル信号１種類にフリップフロップを１つ対応させること
によりイネーブル信号を１種類ずつ順に出力させ、され
を観測することにより、故障試験を容易化していた。
キャンパス方式のフリップフロップを構成し、イネーブ
ル信号１種類にフリップフロップを１つ対応させること
によりイネーブル信号を１種類ずつ順に出力させ、され
を観測することにより、故障試験を容易化していた。
しかしながら、上述した従来の故障試験を容易化するた
めの回路は汎用型トランジスタのセル列の一部で構成し
なければならず、回路全体に占るその増加分のセル列の
負担は高いので実質的な集積度の低下は避けられないと
いう欠点があった。
めの回路は汎用型トランジスタのセル列の一部で構成し
なければならず、回路全体に占るその増加分のセル列の
負担は高いので実質的な集積度の低下は避けられないと
いう欠点があった。
１艶立旦】
本発明の目的は、集積度の低下を招かずにバッフ？に入
力されるイネーブル信号を観測することができるゲート
アレイを提供することである。
力されるイネーブル信号を観測することができるゲート
アレイを提供することである。
Ｒ１１１１（７す１處
本発明のゲートアレイは、汎用型のトランジスタ素子群
と、イネーブル端子を有する複数のバッファを含むゲー
トアレイであって、前記複数のバッファの夫々のイネー
ブル端子へのイネーブル信号を格納し、かつスキャンバ
ス動作を行えるように構成された格納手段を前記汎用型
トランジスタ素子群以外に設けたことを特徴とする。
と、イネーブル端子を有する複数のバッファを含むゲー
トアレイであって、前記複数のバッファの夫々のイネー
ブル端子へのイネーブル信号を格納し、かつスキャンバ
ス動作を行えるように構成された格納手段を前記汎用型
トランジスタ素子群以外に設けたことを特徴とする。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明によるゲートアレイの一実施例の構成を
示す模式図である。図において本発明の一実施例による
ゲートアレイは、下地１上に設けられた内部領域２と、
双方バッファ若しくは３ステートバツフ？で構成された
４つの入出力バッファ部３とから構成されている。
示す模式図である。図において本発明の一実施例による
ゲートアレイは、下地１上に設けられた内部領域２と、
双方バッファ若しくは３ステートバツフ？で構成された
４つの入出力バッファ部３とから構成されている。
内部領域２は、各種のファンクションブロックの基本単
位であるセルが整然と並んだセル列４と、スキャンバス
方式の７リツプ７０ツブ回路を構成する専用トランジス
タ領域５（斜線部）とを含んで構成されている。
位であるセルが整然と並んだセル列４と、スキャンバス
方式の７リツプ７０ツブ回路を構成する専用トランジス
タ領域５（斜線部）とを含んで構成されている。
専用トランジスタ領域５は、汎用型のトランジスタ素子
で構成されているセル列４より集積度が高く、わずかな
スペースに設けることが可能である。また、製造工程の
面においてもセル列４や入力バッファ部３と同様の工程
により作成することが可能であり、マスタスライスのチ
ップサイズにほとんど影響を及ぼすこともないのである
。
で構成されているセル列４より集積度が高く、わずかな
スペースに設けることが可能である。また、製造工程の
面においてもセル列４や入力バッファ部３と同様の工程
により作成することが可能であり、マスタスライスのチ
ップサイズにほとんど影響を及ぼすこともないのである
。
専用トランジスタ領域５で構成されているスキャンバス
方式のフリップフロップは、イネーブル信号１種類にフ
リップ７０ツブ１つが対応するように設けられている。
方式のフリップフロップは、イネーブル信号１種類にフ
リップ７０ツブ１つが対応するように設けられている。
そして、シフト動作により、各イネーブル信号が図示せ
ぬ１つの出力端子から順に出力されることになる。した
がって、このスキャンバス方式のフリップフロップにイ
ネーブル信号の種類の数に相当するクロック数のクロッ
クパルスを入力すれば、すべてのイネーブル信号が出力
されることになる。この出力信号をメモリテスタ等に入
力することにより、故障試験を容易に行うことができる
のである。
ぬ１つの出力端子から順に出力されることになる。した
がって、このスキャンバス方式のフリップフロップにイ
ネーブル信号の種類の数に相当するクロック数のクロッ
クパルスを入力すれば、すべてのイネーブル信号が出力
されることになる。この出力信号をメモリテスタ等に入
力することにより、故障試験を容易に行うことができる
のである。
つまり、専用トランジスタ領域５の増加により、従来故
障試験を容易化すめための回路として用いられていたセ
ル列４の一部を有効に利用することができるのである。
障試験を容易化すめための回路として用いられていたセ
ル列４の一部を有効に利用することができるのである。
また、スキャンバス方式の７リツプ７０ツブは出力端子
が１つで済むため、出力端子数に限りがあるゲートアレ
イにとっては大変有効である。
が１つで済むため、出力端子数に限りがあるゲートアレ
イにとっては大変有効である。
なお、本実施例においてはゲートアレイ単体の故障試験
について説明したが、装置等に組込んだ後に障害が発生
した場合においても、イネーブル信号の状態を観測する
ことができるため、障害の検出を容易に行うことができ
る。
について説明したが、装置等に組込んだ後に障害が発生
した場合においても、イネーブル信号の状態を観測する
ことができるため、障害の検出を容易に行うことができ
る。
発明の詳細
な説明したように本発明は、スキャンバス方式のフリッ
プフロップを専用トランジスタで構成することにより集
積度の低下及び試験用の端子の増加を招かずに故障の検
出が容易にできるという効果がある。
プフロップを専用トランジスタで構成することにより集
積度の低下及び試験用の端子の増加を招かずに故障の検
出が容易にできるという効果がある。
第１図は本発明の実施例によるゲートアレイの構成を示
す模式図である。 主要部分の符号の説明 ３・・・・・・人出力バッファ部 ４・・・・・・セル列 ５・・・・・・専用トランジスタ領域
す模式図である。 主要部分の符号の説明 ３・・・・・・人出力バッファ部 ４・・・・・・セル列 ５・・・・・・専用トランジスタ領域
Claims (1)
- 汎用型のトランジスタ素子群と、イネーブル端子を有
する複数のバッファを含むゲートアレイであって、前記
複数のバッファの夫々のイネーブル端子へのイネーブル
信号を格納し、かつスキャンバス動作を行えるように構
成された格納手段を前記汎用型トランジスタ素子群以外
に設けたことを特徴とするゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292904A JPH01134281A (ja) | 1987-11-19 | 1987-11-19 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292904A JPH01134281A (ja) | 1987-11-19 | 1987-11-19 | ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01134281A true JPH01134281A (ja) | 1989-05-26 |
Family
ID=17787901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292904A Pending JPH01134281A (ja) | 1987-11-19 | 1987-11-19 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01134281A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05126917A (ja) * | 1991-11-05 | 1993-05-25 | Mitsubishi Electric Corp | 集積回路装置 |
| US8745608B2 (en) | 2009-02-03 | 2014-06-03 | Samsung Electronics Co., Ltd. | Scheduler of reconfigurable array, method of scheduling commands, and computing apparatus |
-
1987
- 1987-11-19 JP JP62292904A patent/JPH01134281A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05126917A (ja) * | 1991-11-05 | 1993-05-25 | Mitsubishi Electric Corp | 集積回路装置 |
| US8745608B2 (en) | 2009-02-03 | 2014-06-03 | Samsung Electronics Co., Ltd. | Scheduler of reconfigurable array, method of scheduling commands, and computing apparatus |
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