JPH073865B2 - 半導体集積回路及び半導体集積回路の試験方法 - Google Patents

半導体集積回路及び半導体集積回路の試験方法

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JPH073865B2
JPH073865B2 JP59165449A JP16544984A JPH073865B2 JP H073865 B2 JPH073865 B2 JP H073865B2 JP 59165449 A JP59165449 A JP 59165449A JP 16544984 A JP16544984 A JP 16544984A JP H073865 B2 JPH073865 B2 JP H073865B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲートアレイのように周期的構造を有する半
導体集積回路と、該半導体集積回路において、外部端子
につながらない内部ゲートの動作状態も試験できるよう
にする試験方法に関する。
〔従来の技術〕
大規模半導体集積回路（LSI）において、外部ピンに直
接接続されていない内部ゲートの動作状態を観察するこ
とは難しく、集積度が上がるにつれて外部ピンに接続さ
れない内部ゲートが増えてくるから試験は益々困難にな
る。
LSSD（Level Sensitive Scan Design）法はスキャン論
理で内部ゲートの動作状態を観察しようとするもので、
チップ内のフリップフロップを順に接続してシフトレジ
スタを構成可能とし、このシフトレジスタに外部からデ
ータを与えて各フリップフロップに所望の1,0状態をと
らせ（これが入力データになる）、かゝる状態でシフト
レジスタを解いて各フリップフロップをそれぞれ本来の
回路へ復帰させ、集積回路を動作させ、各フリップフロ
ップにそのときの状態をとらせ（これが出力データにな
る）、再びシフトレジスタを構成させ、シフト動作で各
フリップフロップの状態つまり内部状態を外部へ取出
す。
〔発明が解決しようとする問題点〕
しかしながらかゝるLSSD法には次の欠点がある。
（１）論理設計段階で本来必要な論理機能と関係のない
スキャン用（試験用）の回路を組込まねばならず、論理
設計の負担を増大させる。
（２）各フリップフロップ（FF）に、Ｊ−Ｋ型、Ｄ型な
どの回路構成の他に、シフトレジスタを構成させるべく
データのスキャンイン、スキャンアウトを行なうゲート
を追加するため、構造が複雑になる。
（３）本来の信号ラインの他にスキャンルート構成用の
信号線が必要になる。このため品種毎に行う配線数が増
え、計算機の負担が増大する。
（４）観察の単位がフリップフロップであり、ゲート単
位での観察ができない。
（５）試験はテストパターンで行なうので、製品として
のチップ内部ゲートの動作状態の観察ができない。本発
明は上述した各点を改善しようとするものである。
〔問題点を解決するための手段〕
（１）本発明の半導体集積回路は、入力端及び出力端を
備え、行・列のマトリックス状に配置される複数のゲー
トセルと、 論理回路を構成するために、前記複数のゲートセルの入
力端と出力端とを選択的に接続する結線手段と、 前記マトリクス状配置の複数のゲートセルの列方向に沿
って形成された複数の列読出線と、 前記マトリクス状配置の複数のゲートセルの行方向に沿
って形成された複数の行選択線と、 前記複数の行選択線と列読出線との各交差部に設けら
れ、前記行選択線の１つの選択に対応して、該選択され
た行選択線に沿って配置されている前記ゲートセルの各
々の出力端をそれぞれ対応する前記列読出線へ接続する
ために、第１の端子が前記ゲートセルの１つのものの出
力端に接続され、第２の端子が前記行選択線の１つに接
続され、第３の端子が前記列読出線の１つに接続されて
いるスイッチ素子の複数個と、 前記行選択線の少なくとも１つを選択するために、前記
行選択線に機能的に接続された行選択手段と、 前記列読出線を介して、前記論理回路内に配置された前
記ゲートセルのテスト信号を読出すために、前記列読出
線に機能的に接続されて各列読出線の信号を外部に出力
するモニタ出力手段と、を有することを特徴とするもの
である。
（２）また本発明の半導体集積回路の試験方法は、入力
端及び出力端を備え、行・列のマトリクス状に配置され
る複数のゲートセルと、 論理回路を構成するために、前記複数のゲートセルの入
力端と出力端とを選択的に接続する結線手段と、 前記マトリクス状配置の複数のゲートセルの列方向に沿
って形成された複数の列読出線と、 前記マトリクス状配置の複数のゲートセルの行方向に沿
って形成された複数の行選択線と、 前記複数の行選択線と列読出線との各交差部に設けら
れ、前記行選択線の１つの選択に対応して、該選択され
た行選択線に沿って配置されている前記ゲートセルの各
々の出力端をそれぞれ対応する前記列読出線へ接続する
ために、第１の端子が前記ゲートセルの１つのものの出
力端に接続され、第２の端子が前記行選択線の１つに接
続され、第３の端子が前記列読出線の１つに接続されて
いるスイッチ素子の複数個と、 前記行選択線の少なくとも１つを選択するために、前記
行選択線に機能的に接続された行選択手段と、 前記列読出線を介して、前記論理回路内に配置された前
記ゲートセルのテスト信号を読出すために、前記列読出
線に機能的に接続されて各列読出線の信号を外部に出力
するモニタ出力手段と、を有する半導体集積回路におい
て、 前記行選択線の少なくとも１つを選択して選択信号を供
給し、該選択された行選択線に接続されている前記スイ
ッチ素子をON状態にし、 さらに該ON状態にされているスイッチ素子に接続されて
いる前記列読出線を、モニタ出力手段を介して監視する
ことによって、前記行選択線及び行読出線の交差部に設
けられている任意のゲート素子の出力端の信号を検出し
試験を行うことを特徴とするものである。
〔作用〕
LSIには周期的構造を有するものがあり、ゲートアレイ
はその代表的なものである。ゲートアレイは予め半導体
基板に多数の半完成状態のゲートセルをマトリクス状に
分離形成しておき、ユーザーからのオーダーに応じて適
宜配線して完成品とするものである。各ゲートセルは
縦、横に整然と配列されているから、試験用のスイッチ
素子、行選択線列読出線、列読出線のデータを外部ピン
に取出す出力回路からなる試験回路はメーカー段階で半
導体基板にベースパターンとして形成しておくことがで
き、LSIの論理設計に格別考慮する必要がないので、該
設計を複雑にすることはない。またデータ出力は出力回
路により全ての列。読出線に対して共通に行なえるので
ピン数増加は少ない。以下実施例を参照しながら構成、
作用を詳細に説明する。
〔実施例〕
第１図は本発明の一実施例を示すブロック図で、１はゲ
ートアレイ型LSIチップ、２は該チップ上にマトリクス
状に配列された多数のゲートセルである。これらのゲー
トセル相互間の配線はユーザーからのオーダーにより行
なわれ、図面では示していない。かゝるゲートアレイに
対し本発明ではゲートセルアレイの行、列方向に沿って
複数本の行選択線３と複数本の列読出線４を、電源配線
などと共に形成し、更に各行選択線３と各列読出線４と
の交差部にスイッチ素子５を設けて任意のゲートセル２
の出力端を列読出線４に接続できるようにする。そし
て、行選択線を１本ずつ順次選択できるようにチップの
適所例えば図示のようにチップ左辺部に行選択リングカ
ウンタ６を設けると共に、列読出線４を１本ずつ順次選
択できるように出力回路８をチップの適所例えば図示の
ようにチップ下辺部に設ける。出力回路は列選択リング
カウンタ７とデータセレクタ（マルチプレクサ）８で構
成し、このリングカウンタの出力でデータセレクタを制
御して任意の１本の列読出線４がモニタ出力端11に接続
されるようにする。従ってこのチップ１に必要な外部ピ
ンは、カウンタ６に対する行選択クロック用のピン９
と、カウンタ７に対する列選択クロック用のピン10、そ
れにモニタ出力用のピン11だけでよく、LSIとして外部
端子ピンをそれ程増加させることがない。なお、スイッ
チ素子５は非試験時には全てオフ状態であるのが好まし
く、このようにすると試験回路はチップ内論理回路から
切り離され、該論理回路の動作に悪影響を与えることが
ない。このためにはカウンタ6,7を非試験時にリセット
する必要があり、そのためのリセット信号を外部から入
力すればそのピンも必要になる。しかし、このリセット
信号は両クロックを共にＨ（ハイ）、あるいは共にＬ
（ロー）に固定し、これを内部的に検出して発生するこ
ともできるので、この場合には専用のピンは不要であ
る。
チップ内ゲートの出力を外部へ取出す操作を説明する
に、リングカウンタ６に行選択クロックを入力すると、
該クロックを入力する毎にリングカウンタ６の１出力位
置がシフトし、これによって行選択線３が同時には１つ
のみ順次選択される。１本の行選択線３が選択されると
それに接続された全てのスイッチ素子５がオンになって
その行方向のゲートセル２の出力と同時に全ての列選択
線４上に与える。データセレクタ８はこのうちの１本の
列選択線４をモニタ出力端11へ接続する。どの列選択線
４をモニタ出力端へ接続する（選択する）かはリングカ
ウンタ７の出力による。従って例えば行選択リングカウ
ンタ６の出力状態を固定して列選択リングカウンタ７の
出力状態を一巡させれば１本の行選択線３に沿って配列
されたゲートセル２の全部からのデータを読み出すこと
ができ、逆に列選択リングカウンタ７の出力状態を固定
して行選択リングカウンタ６の出力状態を一巡させれ
ば、１本の列選択線４に沿って配列されたゲートセル２
の全部からのデータを読み出すことができる。勿論、両
カウンタの値を固定しておけば交点のゲートセル２から
のデータだけを本来の論理回路の時系列に沿って読み出
すことができ、また他の方法も種々考えられる。
第２図〜第４図は具体例で、第２図（ａ）はバイポーラ
型LSIへの適用例である。スイッチ素子５はnpnトランジ
スタＴとベース抵抗Ｒの２素子からなるが、実際には同
図（ｂ）に示すように抵抗ＲはトランジスタＴのベース
拡散領域Ｂを延長するだけで形成されるので、パターン
的には１素子である。この（ｂ）図でＥはエミッタ領
域、Ｂはベース領域、Ｃはコレクタ領域である。行選択
リングカウンタ６の出力段は各行選択線毎に抵抗R1、ト
ランジスタT1、ダイオードD1、トランジスタT2の直列回
路からなり（TTLの出力段）、トランジスタT1がオンす
れば選択（１出力）、トランジスタT2がオンすれば非選
択（０出力）となる。セレクタ８は各列読出線毎にトラ
ンジスタT3等を備え、その１つが列選択リングカウンタ
７（図示せず）の出力で動作可能になる。
第３図はこの部分を詳細に示す回路図で、全てのトラン
ジスタT3のコレクタは共通のデータ線12を介して出力バ
ッファ13の入力端に接続される。各トランジスタT3のベ
ースとリングカウンタ７の出力端子14との間には、スイ
ッチ素子５のトランジスタＴ及びトランジスタT3と共に
ナンドゲートを構成するトランジスタT4が接続され、出
力端子14がＬ（非選択）のときにはトランジスタT4がオ
ンになってトランジスタT3を強制的にオフにする。これ
に対し出力端子14がＨ（選択）になるとトランジスタT4
はオフし、トランジスタT3は選択されたスイッチ素子５
のトランジスタＴを通してゲート２の出力データの1,0
に応じてオン、オフする。即ちゲート２の出力がＨなら
ばT3はオン、Ｌならオフであり、データ線12は前者のと
きＬ、後者のときＨである。出力バッファ13はこのデー
タ線12上のH,Lレベルに応じて出力レベルをL,Hにし、こ
れをモニタ出力とする。
第４図はMOS型のLSIに適用した例を示す。この場合のス
イッチ素子５は１素子のMOSトランジスタＱだけで構成
でき、またリングカウンタ６の出力段はMOSトランジス
タQ1，Q2によるCMOSインバータでよい。
第５図は行選択または列選択に使用されるリングカウン
タの具体例で、（ａ）は複数段（本例では４段）のＤ型
FF21〜24をシリーズに接続し、各段のＱ出力で行または
列の選択を行なう。最終段24のＱ出力はオアゲート26を
介して初段21のＤ入力に帰還し、全段の出力のアンド
をゲート25でとり、オアゲート26を介してこれも初段21
のＤ入力へ帰還し、各段を共通のクロックで駆動する。
本発明で使用するリングカウンタはオール０の出力状態
が必要であり（通常のリングカウンタは１つのみ１で残
りが０）、これはクリア端子CRに共通にクリア信号（前
述のリセット信号）を入力することにより得られる。こ
のときFF21〜24の出力はオール１であるから、アンド
ゲート25は１を出力し、これをオアゲート26を介して初
段21のＤ入力に与えている。この状態でクロックを入力
すると初段21のＱ出力が１になり、アンドゲート25の出
力は０になる。このとき次段22〜最終段24のＱ出力は０
であるから、リングカウンタの出力状態は1000となり、
以後クロックが入る毎に１が右方へシフトして行く。こ
れを示したのが、（ｃ）の状態遷移図である。どの状態
でもリセットすればオール０になり、このリセット状態
でクロックが入ればカウントが1000から開始され、リセ
ットしない限り1000,0100,0010,0001を巡環する。
第５図（ｂ）はアンドゲート25の代りに“1"発生用のFF
27を用いたリングカウンタの他の構成例である。本例で
はプリセット信号によってFF21〜24をオール０にセット
し、同時にFF27に１をプリセットして、これをオアゲー
ト26を介してFF21のＤ入力に与える。そして、次にクロ
ックが入るとFF27のＱ出力はＬ固定のＤ入力によって０
にもどり以後、クロックを続けて入れることにより
（ｃ）で示す状態遷移が行われる。
第６図は本発明の他の実施例を示すブロック図である。
本例は全てのゲートセルを例えば４ブロックに領域分割
して扱うようにしたものである。このため行選択リング
カウンタは上半分に対するものCTRIと下半分に対するも
のCTRIIが用意され、またセレクタSEL1〜SEL4と列選択
リングカウンタCTR1〜CTR4は各ブロックに対応して設け
られる。このようにすると全領域をカバーする行選択の
クロック数は第１図の1/2で済み、また列選択のクロッ
ク数も1/2で済む。従って、全ゲートスキャンに要する
時間は1/4に短縮される。代りに外部ピンはモニタ出力
用に３本増加する。31〜33は増加したモニタ出力用のピ
ンである。かゝる構成をとる各ブロック毎に１セル、全
体として４セルの動作を同時に観察できる。
尚、以上の説明は列方向の選択を行なう出力回路にリン
グカウンタとセレクタの組を用いる場合について説明し
たが、この部分を列数に等しいビット数のシフトレジス
タ（パラレルイン、シリアルアウト型）に置き換え、必
要なモニタ出力を順次シフトアウトするようにしてもよ
い。
〔発明の効果〕
以上述べた試験回路を備える本発明の半導体集積回路に
は次の利点がある。
（１）従来のスキャン法とは異なり、フリップフロップ
単位ではなく各ゲート単位で観察できる。また、チップ
内の任意のゲートが観察できるので、良否判定試験だけ
でなく不良調査にも有力な手段となる。特に、チップ内
の１ゲートを選択し、その状態で製品を動作させること
によりチップ内ゲートの動作状態が観察できる。
（２）リングカウンタの代りにアドレスデコーダを用い
る従来のアドレススキャン方式に比しクロックだけを入
力するのでテスト用ピン数が少なくて済み、またチップ
内におけるデコーダ論理も簡単である。
（３）行と列で選択するためLSSD法のように全ゲートを
シリアルスキャンする必要がなく、選択クロックのパル
ス数が少なくて済む。
（４）全スイッチ素子をオフにした非選択状態では試験
回路が本来の回路に対して与える影響（動作特性も含
む）が極めて少ない。これは各ゲートの出力にスイッチ
素子がつながるだけであるからであり、またこのために
ユーザーの論理設計時に試験回路のことを全く考慮する
必要はない。
（５）本試験回路は全てに共通な固定パターンで良いの
で、電源配線同様にマスターパターンによって形成でき
る。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図〜
第４図はその具体例を示す回路図、第５図はリングカウ
ンタの説明図、第６図は本発明の他の実施例を示すブロ
ック図である。 図中、１はLSIチップ、２はゲートセル、３は行選択
線、４は列読出線、５はスイッチ素子、６は行選択リン
グカウンタ、７は列選択リングカウンタ、８はデータセ
レクタ、9,10は外部クロック端子、11,31〜33はモニタ
出力端子である。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】入力端及び出力端を備え、行・列のマトリ
    クス状に配置される複数のゲートセルと、 論理回路を構成するために、前記複数のゲートセルの入
    力端と出力端とを選択的に接続する結線手段と、 前記マトリクス状配置の複数のゲートセル形成領域内に
    その列方向に沿って形成された複数の列読出線と、 前記マトリクス状配置の複数のゲートセル形成領域内に
    その行方向に沿って形成された複数の行選択線と、 前記複数の行選択線と列読出線との交差部に設けられ、
    第１の端子が前記ゲートセルの出力端に接続され、第２
    の端子が前記行選択線に接続され、第３の端子が前記列
    読出線に接続され、行選択線の電位に応じてゲートセル
    の出力端と列読出線とを導通あるいは非導通にする複数
    個のスイッチ素子と、 前記行選択線の少なくとも１つを選択するために、前記
    行選択線に機能的に接続された行選択手段と、 前記列読出線を介して、前記ゲートセルの出力端に現れ
    る信号を読出すために、前記列読出線に機能的に接続さ
    れて各列読出線の信号を外部に出力するモニタ出力手段
    と、を有することを特徴とする半導体集積回路。
  2. 【請求項２】入力端及び出力端を備え、行・列のマトリ
    クス状に配置される複数のゲートセルと、 論理回路を構成するために、前記複数のゲートセルの入
    力端と出力端とを選択的に接続する結線手段と、 前記マトリクス状配置の複数のゲートセル形成領域内に
    その列方向に沿って形成された複数の列読出線と、 前記マトリクス状配置の複数のゲートセル形成領域内に
    その行方向に沿って形成された複数の行選択線と、 前記複数の行選択線と列読出線との交差部に設けられ、
    第１の端子が前記ゲートセルの出力端に接続され、第２
    の端子が前記行選択線に接続され、第３の端子が前記列
    読出線に接続され、行選択線の電位に応じてゲートセル
    の出力端と列読出線とを導通あるいは非導通にする複数
    個のスイッチ素子と、 前記行選択線の少なくとも１つを選択するために、前記
    行選択線に機能的に接続された行選択手段と、 前記列読出線を介して、前記ゲートセルの出力端に現れ
    る信号を読出すために、前記列読出線に機能的に接続さ
    れて各列読出線の信号を外部に出力するモニタ出力手段
    と、を有する半導体集積回路において、 前記行選択線の少なくとも１つを選択して選択信号を供
    給し、該選択された行選択線に接続されている前記スイ
    ッチ素子をON状態にし、 さらに該ON状態にされているスイッチ素子に接続されて
    いる前記列読出線を監視することによって、任意のゲー
    ト素子の出力端の信号を検出することを特徴する半導体
    集積回路の試験方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008171547A (ja) * 2007-01-08 2008-07-24 Samsung Electronics Co Ltd メモリ診断テスト回路及びそのテスト方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4739250A (en) * 1985-11-20 1988-04-19 Fujitsu Limited Semiconductor integrated circuit device with test circuit
US4749947A (en) * 1986-03-10 1988-06-07 Cross-Check Systems, Inc. Grid-based, "cross-check" test structure for testing integrated circuits
DE3853860D1 (de) * 1987-09-22 1995-06-29 Siemens Ag Vorrichtung zur Herstellung einer testkompatiblen, weitgehend fehlertoleranten Konfiguration von redundant implementierten systolischen VLSI-Systemen.
JP2673888B2 (ja) * 1988-01-11 1997-11-05 クロスチェック・テクノロジイ・インコーポレーテッド 集積回路を電気的に試験する方法および装置
US5065090A (en) * 1988-07-13 1991-11-12 Cross-Check Technology, Inc. Method for testing integrated circuits having a grid-based, "cross-check" te
US4937826A (en) * 1988-09-09 1990-06-26 Crosscheck Technology, Inc. Method and apparatus for sensing defects in integrated circuit elements
DE69027828T2 (de) * 1989-10-13 1996-11-21 Fujitsu Ltd Integrierte Halbleiter-Schaltungs-Vorrichtungen
JP2612618B2 (ja) * 1989-10-13 1997-05-21 富士通株式会社 半導体集積回路装置
JPH03270251A (ja) * 1990-03-20 1991-12-02 Fujitsu Ltd 半導体集積回路装置
EP0469809A3 (en) * 1990-07-30 1992-07-01 Fujitsu Limited Integrated circuit arrangement suitable for testing cells arranged in rows and columns
JPH077079A (ja) * 1993-06-21 1995-01-10 Fujitsu Ltd 半導体集積回路及び半導体集積回路の試験方法
US5508631A (en) * 1994-10-27 1996-04-16 Mitel Corporation Semiconductor test chip with on wafer switching matrix
US5799021A (en) * 1994-10-28 1998-08-25 Duet Technologies, Inc. Method for direct access test of embedded cells and customization logic
JPH0921848A (ja) * 1995-07-07 1997-01-21 Nec Corp 集積回路の内部信号の観測方式
US7370257B2 (en) * 2005-04-08 2008-05-06 Lsi Logic Corporation Test vehicle data analysis
US7405585B2 (en) * 2006-02-14 2008-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Versatile semiconductor test structure array
KR100759688B1 (ko) * 2006-04-07 2007-09-17 삼성에스디아이 주식회사 원장단위 검사가 가능한 유기전계발광 표시장치 및모기판과 그 검사방법
JP5700900B2 (ja) * 2007-04-05 2015-04-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体集積回路
CN112214964B (zh) * 2020-12-10 2021-02-19 南京集成电路设计服务产业创新中心有限公司 一种动态改变布局方法、电子设备及计算机可读存储介质

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3615464A (en) * 1968-11-19 1971-10-26 Ibm Process of producing an array of integrated circuits on semiconductor substrate
US3893088A (en) * 1971-07-19 1975-07-01 Texas Instruments Inc Random access memory shift register system
JPS4832490A (ja) * 1971-09-01 1973-04-28
US3795859A (en) * 1972-07-03 1974-03-05 Ibm Method and apparatus for determining the electrical characteristics of a memory cell having field effect transistors
FR2330014A1 (fr) * 1973-05-11 1977-05-27 Ibm France Procede de test de bloc de circuits logiques integres et blocs en faisant application
US3958110A (en) * 1974-12-18 1976-05-18 Ibm Corporation Logic array with testing circuitry
US3961252A (en) * 1974-12-20 1976-06-01 International Business Machines Corporation Testing embedded arrays
US4034356A (en) * 1975-12-03 1977-07-05 Ibm Corporation Reconfigurable logic array
US4196389A (en) * 1978-07-13 1980-04-01 International Business Machines Corporation Test site for a charged coupled device (CCD) array
US4192016A (en) * 1978-10-20 1980-03-04 Harris Semiconductor CMOS-bipolar EAROM
FR2451672A1 (fr) * 1979-03-15 1980-10-10 Nippon Electric Co Circuit logique integre pour l'execution de tests
JPS5693189A (en) * 1979-12-18 1981-07-28 Fujitsu Ltd Field programable element
DE3135368A1 (de) * 1981-09-07 1983-03-31 Siemens AG, 1000 Berlin und 8000 München Verfahren und anordnung zur funktionspruefung einer programmierbare logikanordnung
JPS58169937A (ja) * 1982-03-31 1983-10-06 Hitachi Ltd 半導体集積回路装置
US4490812A (en) * 1982-09-30 1984-12-25 Mostek Corporation User reprogrammable programmed logic array
US4525714A (en) * 1982-12-03 1985-06-25 Honeywell Information Systems Inc. Programmable logic array with test capability in the unprogrammed state
JPH07119789B2 (ja) * 1983-02-04 1995-12-20 株式会社日立製作所 半導体集積回路装置及びその診断方法
US4594711A (en) * 1983-11-10 1986-06-10 Texas Instruments Incorporated Universal testing circuit and method
US4601033A (en) * 1984-01-16 1986-07-15 Siemens Corporate Research & Suppport, Inc. Circuit testing apparatus employing signature analysis
US4749947A (en) * 1986-03-10 1988-06-07 Cross-Check Systems, Inc. Grid-based, "cross-check" test structure for testing integrated circuits
SE516023C2 (sv) * 1999-06-24 2001-11-12 Abb Ab Industrirobot innefattande en växellådskonfiguration samt förfarande i en industrirobot

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008171547A (ja) * 2007-01-08 2008-07-24 Samsung Electronics Co Ltd メモリ診断テスト回路及びそのテスト方法

Also Published As

Publication number Publication date
EP0174236A1 (en) 1986-03-12
KR860002147A (ko) 1986-03-26
JPS6142934A (ja) 1986-03-01
EP0174236B1 (en) 1989-07-19
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US5764654A (en) 1998-06-09

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