JPH05243969A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05243969A JPH05243969A JP4076086A JP7608692A JPH05243969A JP H05243969 A JPH05243969 A JP H05243969A JP 4076086 A JP4076086 A JP 4076086A JP 7608692 A JP7608692 A JP 7608692A JP H05243969 A JPH05243969 A JP H05243969A
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- Japan
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- wired
- semiconductor integrated
- integrated circuit
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Abstract
(57)【要約】
【目的】 本発明の目的はＥＣＬ型ＩＣのテスト時の不
良検出率を高めることである。 【構成】 ＥＣＬ型ＩＣの各内部セルの出力はエミッタ
フォロワの出力として機能する以外にバイポーラトラン
ジスタ１−１を駆動する。このバイポーラトランジスタ
１−１は内部セルＹ１〜Ｙｍ毎にワイヤードＯＲを構成
している。ワイヤードＯＲがとられた出力２−１は、
ｎ：１のセレクタ２−３により１つの出力に選択され
る。このようなＥＣＬ型ＩＣをテストするとき、（Ｘ
１，Ｙ１）〜（Ｘｍ，Ｙｍ）のいずれか１つの出力が１
（“Ｈ”レベル）になるようにテストパターンを入力
し、かつセレクタが“１”番目を選択するようにセレク
タ信号を入力する。このように各セルを順次テストする
ようにテストパターンを作成すれは、不良検出率は大幅
に改善される。また、いくらかの不具合が生じたとき
も、不良箇所の断定が非常に速くできる。
良検出率を高めることである。 【構成】 ＥＣＬ型ＩＣの各内部セルの出力はエミッタ
フォロワの出力として機能する以外にバイポーラトラン
ジスタ１−１を駆動する。このバイポーラトランジスタ
１−１は内部セルＹ１〜Ｙｍ毎にワイヤードＯＲを構成
している。ワイヤードＯＲがとられた出力２−１は、
ｎ：１のセレクタ２−３により１つの出力に選択され
る。このようなＥＣＬ型ＩＣをテストするとき、（Ｘ
１，Ｙ１）〜（Ｘｍ，Ｙｍ）のいずれか１つの出力が１
（“Ｈ”レベル）になるようにテストパターンを入力
し、かつセレクタが“１”番目を選択するようにセレク
タ信号を入力する。このように各セルを順次テストする
ようにテストパターンを作成すれは、不良検出率は大幅
に改善される。また、いくらかの不具合が生じたとき
も、不良箇所の断定が非常に速くできる。
Description
【０００１】
【産業上の利用分野】本発明はＥＣＬ型論理回路を用い
た半導体集積回路装置に関し、特に半導体集積回路装置
のテスト時に高い不良品検出率を要求される半導体集積
回路装置に関する。
た半導体集積回路装置に関し、特に半導体集積回路装置
のテスト時に高い不良品検出率を要求される半導体集積
回路装置に関する。
【０００２】
【従来の技術】従来から半導体集積回路装置（以下、単
にＩＣ）は、製造後にウェハ状態またはパッケージに組
み立てた後に半導体テスター（以下、単にＩＣテスタ
ー）等で試験し、良品であることを確認して出荷してい
る。ＩＣテスターを用いた試験は、適当な入力パターン
をＩＣに入力し、ＩＣ内部で論理処理された後出力され
た出力結果が所望の出力パターンと合致するか否かをＩ
Ｃテスターが自動的に判定するというものである。この
とき、ＩＣを試験するための入力パターンは、確実に良
品、不良品を判定できるように個別的に技術者が考えて
いた。
にＩＣ）は、製造後にウェハ状態またはパッケージに組
み立てた後に半導体テスター（以下、単にＩＣテスタ
ー）等で試験し、良品であることを確認して出荷してい
る。ＩＣテスターを用いた試験は、適当な入力パターン
をＩＣに入力し、ＩＣ内部で論理処理された後出力され
た出力結果が所望の出力パターンと合致するか否かをＩ
Ｃテスターが自動的に判定するというものである。この
とき、ＩＣを試験するための入力パターンは、確実に良
品、不良品を判定できるように個別的に技術者が考えて
いた。
【０００３】
【発明が解決しようとする課題】上述のごとく、ＩＣを
試験するための入力パターンとそれに対応する出力パタ
ーンは技術者が個々に設計していたが、必ずしもＩＣの
機能を１００％試験できるパターンを設計できるともい
えない。また、２入力ＯＲ論理のように一方の入力部に
不良が発生していても、他方の入力部が正常であれば、
入力パターンによっては、一方の不良を見落としし、良
品と判定することもある。このように、どの程度正確に
試験しているかの目安として、不良検出率というものが
ある。これは、論理ゲートの出力が変化するときに、そ
の変化を何％検出できるかという検地から算出するもの
である。通常は９０％以上の検出率になっているもの
の、必ずしも１００％にできないのが現実である。
試験するための入力パターンとそれに対応する出力パタ
ーンは技術者が個々に設計していたが、必ずしもＩＣの
機能を１００％試験できるパターンを設計できるともい
えない。また、２入力ＯＲ論理のように一方の入力部に
不良が発生していても、他方の入力部が正常であれば、
入力パターンによっては、一方の不良を見落としし、良
品と判定することもある。このように、どの程度正確に
試験しているかの目安として、不良検出率というものが
ある。これは、論理ゲートの出力が変化するときに、そ
の変化を何％検出できるかという検地から算出するもの
である。通常は９０％以上の検出率になっているもの
の、必ずしも１００％にできないのが現実である。
【０００４】その結果、確率的には非常にまれに起こる
現象を試験時に入力パターンとして入力しなかったため
に、確率的に非常にまれに変化する部分の不良を見逃す
という問題点があった。
現象を試験時に入力パターンとして入力しなかったため
に、確率的に非常にまれに変化する部分の不良を見逃す
という問題点があった。
【０００５】
【課題を解決するための手段】本発明の要旨は、出力エ
ミッタフォロワを有するＥＣＬ回路を備えたＥＣＬ型半
導体集積回路装置において、ＥＣＬ回路の出力エミッタ
フォロワの出力がバイポーラトランジスタのベースに、
該バイポーラトランジスタのコレクタがＥＣＬ回路に接
続された高位の電源に接続され、上記バイポーラトラン
ジスタのエミッタがオープンの出力形式を有する基本回
路を複数個有し、複数の基本回路のそれぞれのバイポー
ラトランジスタのエミッタはワイヤードＯＲ論理を構成
し、これらワイヤードＯＲ論理の出力信号が外部に出力
可能なことである。
ミッタフォロワを有するＥＣＬ回路を備えたＥＣＬ型半
導体集積回路装置において、ＥＣＬ回路の出力エミッタ
フォロワの出力がバイポーラトランジスタのベースに、
該バイポーラトランジスタのコレクタがＥＣＬ回路に接
続された高位の電源に接続され、上記バイポーラトラン
ジスタのエミッタがオープンの出力形式を有する基本回
路を複数個有し、複数の基本回路のそれぞれのバイポー
ラトランジスタのエミッタはワイヤードＯＲ論理を構成
し、これらワイヤードＯＲ論理の出力信号が外部に出力
可能なことである。
【０００６】
【発明の作用】上記構成によると、ＥＣＬ回路の出力エ
ミッタフォロワは正規の出力を発生させる以外に、その
出力で基本回路のバイポーラトランジスタを駆動する。
このバイポーラトランジスタの出力をワイヤードＯＲ論
理とし、入力パターンによるワイヤードＯＲ論理の出力
で良否を判別する。
ミッタフォロワは正規の出力を発生させる以外に、その
出力で基本回路のバイポーラトランジスタを駆動する。
このバイポーラトランジスタの出力をワイヤードＯＲ論
理とし、入力パターンによるワイヤードＯＲ論理の出力
で良否を判別する。
【０００７】
【実施例】次に本発明について図を参照して説明する。
【０００８】図１は本発明の第１実施例に係るＥＣＬ回
路を示す回路図である。従来のＥＣＬ回路のエミッタフ
ォロワ１００の出力１−３をバイポーラトランジスタ１
−１のベースに接続し、コレクタを高電位（ＧＮＤ）に
接続する。バイポーラトランジスタ１−１のエミッタ端
子１−２は、単独ではオープンとなっているが、後述す
るようにワイヤードＯＲ論理として使用する。以下詳述
する実施例で使用されるＥＣＬの出力回路は図１に示す
形式になっている。すなわち、論理接続として正規の出
力１−３とは別に、エミッタ端子１−２を備えている。
路を示す回路図である。従来のＥＣＬ回路のエミッタフ
ォロワ１００の出力１−３をバイポーラトランジスタ１
−１のベースに接続し、コレクタを高電位（ＧＮＤ）に
接続する。バイポーラトランジスタ１−１のエミッタ端
子１−２は、単独ではオープンとなっているが、後述す
るようにワイヤードＯＲ論理として使用する。以下詳述
する実施例で使用されるＥＣＬの出力回路は図１に示す
形式になっている。すなわち、論理接続として正規の出
力１−３とは別に、エミッタ端子１−２を備えている。
【０００９】このようなバイポーラトランジスタ１−１
を実際に半導体基板上にレイアウトする方法を示す。図
５はバイポーラトランジスタ１−１をレイアウトする第
１の方法である。同図でＲはエミッタフォロワ１００内
の抵抗素子を示している。またＣはコレクタ、Ｅはエミ
ッタ、Ｂはベースを示している。
を実際に半導体基板上にレイアウトする方法を示す。図
５はバイポーラトランジスタ１−１をレイアウトする第
１の方法である。同図でＲはエミッタフォロワ１００内
の抵抗素子を示している。またＣはコレクタ、Ｅはエミ
ッタ、Ｂはベースを示している。
【００１０】図６はバイポーラトランジスタ１−１を追
加する第２の例である。同図で６−１なるバイポーラト
ランジスタの第１のエミッタＥ１は通常のエミッタフォ
ロワを構成し、第２のエミッタＥ２はトランジスタ１−
１に相当する。図６に示す第２の例では、バイポーラト
ランジスタ１−１をバイポーラトランジスタ１−４の領
域に形成するので、新たにトランジスタ１−１を追加し
ても面積は極端に大きくならない利点がある。
加する第２の例である。同図で６−１なるバイポーラト
ランジスタの第１のエミッタＥ１は通常のエミッタフォ
ロワを構成し、第２のエミッタＥ２はトランジスタ１−
１に相当する。図６に示す第２の例では、バイポーラト
ランジスタ１−１をバイポーラトランジスタ１−４の領
域に形成するので、新たにトランジスタ１−１を追加し
ても面積は極端に大きくならない利点がある。
【００１１】次に、この基本ＥＣＬ回路を用いて、不良
検出率を高める方法について述べる。図２は１例として
ＥＣＬ型ゲートアレイの例を示している。行（Ｘ１，Ｙ
１）列（Ｙｍ，Ｘｎ）状に規則正しく配置された内部セ
ルから、正規の出力とは別に各列毎にワイヤードＯＲを
構成できる端子２−１がでている。各列のセルは抵抗２
−２によりワイヤードＯＲがとられている。ワイヤード
ＯＲがとられたｎ本の信号は、ｎ：１のセレクタ２−３
に入力され、信号２−４により前記ｎ本から１本が選択
され出力２−５として外部にモニタとして出力される。
このような回路をあらかじめＩＣの内部に組み込んでお
く。その状態で少なくとも各列Ｙ１〜Ｙｍの出力の１つ
のみが“１”レベル（“Ｈ”レベル）になるように、入
力パターンを作成し、出力が１になった列を選択するよ
うにセレクタに制御信号を入力すれば特定のセルの出力
状態が外部から、モニタできる。同様に、順次（Ｘ１，
Ｙｍ）〜（Ｘｎ，Ｙｍ）のセルの出力の１つが１になる
ようにパターンを入力し、セレクタにより該当する列を
選択すれば、使用しているセル全てが正常に動作してい
るか否かを判別できる。つまり不良検出率は１００％に
なる。
検出率を高める方法について述べる。図２は１例として
ＥＣＬ型ゲートアレイの例を示している。行（Ｘ１，Ｙ
１）列（Ｙｍ，Ｘｎ）状に規則正しく配置された内部セ
ルから、正規の出力とは別に各列毎にワイヤードＯＲを
構成できる端子２−１がでている。各列のセルは抵抗２
−２によりワイヤードＯＲがとられている。ワイヤード
ＯＲがとられたｎ本の信号は、ｎ：１のセレクタ２−３
に入力され、信号２−４により前記ｎ本から１本が選択
され出力２−５として外部にモニタとして出力される。
このような回路をあらかじめＩＣの内部に組み込んでお
く。その状態で少なくとも各列Ｙ１〜Ｙｍの出力の１つ
のみが“１”レベル（“Ｈ”レベル）になるように、入
力パターンを作成し、出力が１になった列を選択するよ
うにセレクタに制御信号を入力すれば特定のセルの出力
状態が外部から、モニタできる。同様に、順次（Ｘ１，
Ｙｍ）〜（Ｘｎ，Ｙｍ）のセルの出力の１つが１になる
ようにパターンを入力し、セレクタにより該当する列を
選択すれば、使用しているセル全てが正常に動作してい
るか否かを判別できる。つまり不良検出率は１００％に
なる。
【００１２】次に本発明の第２実施例を図３を用いて説
明する。同図では、ＥＣＬ回路の正相，逆相をモニタし
ている。そのために各列ごとに信号線ａ，ｂが２本必要
になる。動作原理は第１実施例と同じである。行（Ｘ１
〜Ｘｎ）列（Ｙ１〜Ｙｍ）状の各セルの出力の１つが１
になるように入力パターンを決めれば、使用している各
セル全ての判定が可能になる。
明する。同図では、ＥＣＬ回路の正相，逆相をモニタし
ている。そのために各列ごとに信号線ａ，ｂが２本必要
になる。動作原理は第１実施例と同じである。行（Ｘ１
〜Ｘｎ）列（Ｙ１〜Ｙｍ）状の各セルの出力の１つが１
になるように入力パターンを決めれば、使用している各
セル全ての判定が可能になる。
【００１３】次に第３実施例を図４を用いて説明する。
この例はランダム論理回路で構成されるＩＣの試験に有
効になる。同図では、第１，第２実施例のｎ：１のセレ
クタ２−３の代わりに、シフトレジスタ４−３を用いて
いる。行（Ｘ１〜Ｘｎ）列（Ｙ１〜Ｙｍ）状に配置され
た各セルからの正規の出力以外の出力をワイヤードＯＲ
をとる構成は、第１，第２実施例と同じである。この構
成では同時に各列の特定の１つのセルの出力が１または
０になるように入力パターンを作成する。１例として入
力パターンａ１１が入力されたとき（Ｘ１，Ｙ１），
（Ｘ２，Ｙ１）・・・・・（Ｘｎ，Ｙ１）が“１”、他
の入力パターンａ１０が入力されたとき（Ｘ１，Ｙ
１），（Ｘ２，Ｙ１）・・・（Ｘｎ，Ｙ１）が“０”に
なると仮定する。このとき入力パターンａ１１またはａ
１０が入力されて内部のランダム論理が安定した後に、
クロック信号４−１でワイヤードＯＲがとられた１〜ｎ
までの信号をシフトレジスタ４−３にラッチし、クロッ
ク４−２でシリアルに端子４−４から信号を出力し、外
部でモニタする。端子４−４には入力パターンａ１１が
入力されたときは、１１１・・・・・１１１、入力パタ
ーンａ１０が入力されたときは、０００・・・・０００
が出力される。今の例では分かりやすいように、第１行
が同時に１または０になるようにランダム論理回路が設
定できる例であった。しかし、必ずしも、行毎に１また
は０になる必要はなく、各列毎に１つの出力が１つだけ
１または０になるように入力パターンを作成すれば、同
様の試験が可能になる。この例でも、不良検出率は理論
上１００％にできる。
この例はランダム論理回路で構成されるＩＣの試験に有
効になる。同図では、第１，第２実施例のｎ：１のセレ
クタ２−３の代わりに、シフトレジスタ４−３を用いて
いる。行（Ｘ１〜Ｘｎ）列（Ｙ１〜Ｙｍ）状に配置され
た各セルからの正規の出力以外の出力をワイヤードＯＲ
をとる構成は、第１，第２実施例と同じである。この構
成では同時に各列の特定の１つのセルの出力が１または
０になるように入力パターンを作成する。１例として入
力パターンａ１１が入力されたとき（Ｘ１，Ｙ１），
（Ｘ２，Ｙ１）・・・・・（Ｘｎ，Ｙ１）が“１”、他
の入力パターンａ１０が入力されたとき（Ｘ１，Ｙ
１），（Ｘ２，Ｙ１）・・・（Ｘｎ，Ｙ１）が“０”に
なると仮定する。このとき入力パターンａ１１またはａ
１０が入力されて内部のランダム論理が安定した後に、
クロック信号４−１でワイヤードＯＲがとられた１〜ｎ
までの信号をシフトレジスタ４−３にラッチし、クロッ
ク４−２でシリアルに端子４−４から信号を出力し、外
部でモニタする。端子４−４には入力パターンａ１１が
入力されたときは、１１１・・・・・１１１、入力パタ
ーンａ１０が入力されたときは、０００・・・・０００
が出力される。今の例では分かりやすいように、第１行
が同時に１または０になるようにランダム論理回路が設
定できる例であった。しかし、必ずしも、行毎に１また
は０になる必要はなく、各列毎に１つの出力が１つだけ
１または０になるように入力パターンを作成すれば、同
様の試験が可能になる。この例でも、不良検出率は理論
上１００％にできる。
【００１４】以上説明した例はいずれもＥＣＬ型ゲート
アレイの例であったが、本発明はＥＣＬ型論理回路を複
数個使用する全てのＩＣに適用できる。
アレイの例であったが、本発明はＥＣＬ型論理回路を複
数個使用する全てのＩＣに適用できる。
【００１５】また、従来の試験方法で試験できなかった
特定の部分に本発明を適用することにより不良検出率を
１００％にするということも可能である。
特定の部分に本発明を適用することにより不良検出率を
１００％にするということも可能である。
【００１６】
【発明の効果】以上説明したように本発明により、ＥＣ
Ｌ回路の出力に本来のＩＣの機能に影響を与えないワイ
ヤードＯＲ回路を付加し、複数のワイヤードＯＲ論理を
セレクタまたはシフトレジスタにより１本の信号として
ＩＣ外部に出力するようにしたので、ＩＣを内部の各論
理回路毎に、正常に製造されたか否かを１００％試験で
きる効果がある。
Ｌ回路の出力に本来のＩＣの機能に影響を与えないワイ
ヤードＯＲ回路を付加し、複数のワイヤードＯＲ論理を
セレクタまたはシフトレジスタにより１本の信号として
ＩＣ外部に出力するようにしたので、ＩＣを内部の各論
理回路毎に、正常に製造されたか否かを１００％試験で
きる効果がある。
【図１】基本回路を示す回路図である。
【図２】基本回路で構成されてゲートアレイを示す回路
図である。
図である。
【図３】基本回路で構成されたゲートアレイの他の例を
示す回路図である。
示す回路図である。
【図４】基本回路で構成されたゲートアレイの更に他の
例を示す回路図である。
例を示す回路図である。
【図５】基本回路のレイアウトを示す図である。
【図６】基本回路のレイアウトの他の例を示す図であ
る。
る。
１−１ バイポーラトランジスタ １−２ エミッタ端子 １−３ 正規の出力端子 ２−１ ワイヤードＯＲをとる端子 ２−２ 抵抗 ２−３ ｎ：１セレクタ ２−４ セレクタ制御信号 ４−１ 第１のクロック ２−５ 出力端子 ４−２ 第２のクロック ４−３ シフトレジスタ ４−４ 出力 ５−１ バイポーラトランジスタ ６−１ バイポーラトランジスタ ６−２ 第１のエミッタ ６−３ 第２のエミッタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 Ｂ 8941−5Ｊ 19/173 7827−5Ｊ
Claims (3)
- 【請求項１】 出力エミッタフォロワを有するＥＣＬ回
路を備えたＥＣＬ型半導体集積回路装置において、ＥＣ
Ｌ回路の出力エミッタフォロワの出力がバイポーラトラ
ンジスタのベースに、該バイポーラトランジスタのコレ
クタがＥＣＬ回路に接続された高位の電源に接続され、
上記バイポーラトランジスタのエミッタがオープンの出
力形式を有する基本回路を複数個有し、複数の基本回路
のそれぞれのバイポーラトランジスタのエミッタはワイ
ヤードＯＲ論理を構成し、これらワイヤードＯＲ論理の
出力信号が外部に出力可能なことを特徴とするＥＣＬ型
半導体集積回路装置。 - 【請求項２】 請求項１記載のＥＣＬ型半導体集積回路
装置において、上記複数の基本回路は基本ブロックを構
成し、該基本ブロックはｎ個含まれており、ワイヤード
ＯＲ論理から出力されるｎ本の出力信号が、ｎ：１のセ
レクタに入力され、該セレクタにより特定の１本の出力
信号を選択できるＥＣＬ型半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、ワイヤードＯＲ論理から出力されたｎ本の出力信
号が、第１のクロックによりｎビットのラッチ機能を有
するシフトレジスタに保持され、第２のクロックにより
第１のクロックでラッチした出力信号を直列に出力され
るＥＣＬ型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076086A JPH05243969A (ja) | 1992-02-27 | 1992-02-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076086A JPH05243969A (ja) | 1992-02-27 | 1992-02-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243969A true JPH05243969A (ja) | 1993-09-21 |
Family
ID=13595021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4076086A Pending JPH05243969A (ja) | 1992-02-27 | 1992-02-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243969A (ja) |
-
1992
- 1992-02-27 JP JP4076086A patent/JPH05243969A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |