JPS6082871A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPS6082871A JPS6082871A JP58191474A JP19147483A JPS6082871A JP S6082871 A JPS6082871 A JP S6082871A JP 58191474 A JP58191474 A JP 58191474A JP 19147483 A JP19147483 A JP 19147483A JP S6082871 A JPS6082871 A JP S6082871A
- Authority
- JP
- Japan
- Prior art keywords
- output
- lsi
- integrated circuit
- circuit
- shift register
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理集積回路に係シ、特に多端子を有し試験用
回路を含む大規模集積回路（ＬＳＩ）に関する。
回路を含む大規模集積回路（ＬＳＩ）に関する。
従来ＬＳＩ試験機のビン数を上回るピン数を有するＬＳ
Ｉを完全に試験しようとする場合には、少なくとも２種
類の治具及びプログラムを準備していた。従って、ＬＳ
Ｉを完全に試験する際には試験治具及びプログラムを取
υ換えて複数回試験しなければならないので、かなシの
試験時間を必要とする。
Ｉを完全に試験しようとする場合には、少なくとも２種
類の治具及びプログラムを準備していた。従って、ＬＳ
Ｉを完全に試験する際には試験治具及びプログラムを取
υ換えて複数回試験しなければならないので、かなシの
試験時間を必要とする。
またこの種の論理集積回路では、スキャン用シフトレジ
スタが出力バッファ回路（以下単にバッファと記す）の
前にあったため、このバッファの故障までは、検出でき
なかった。
スタが出力バッファ回路（以下単にバッファと記す）の
前にあったため、このバッファの故障までは、検出でき
なかった。
本発明の目的は、前記問題点が解決され、短時間で試験
でき、バッファの故障も検出することができるようにし
た論理集積回路を提供することにある。
でき、バッファの故障も検出することができるようにし
た論理集積回路を提供することにある。
本発明は、複数の入出力兼用端子と、前記端子それぞれ
に接続された出力バッファ回路及び人力バッファ回路と
、前記人力バッファ回路の出力端にそれぞれ接続された
レジスタ回路とを備えた論 □理集積回路において、前
記レジスタ回路（以下単にレジスタと記す）を互いに直
列接続したシフトレジスタを設け、さらに前記シフトレ
ジスタの制御端子と出力端子とを設けたことを特徴とす
る論理集積回路にある。
に接続された出力バッファ回路及び人力バッファ回路と
、前記人力バッファ回路の出力端にそれぞれ接続された
レジスタ回路とを備えた論 □理集積回路において、前
記レジスタ回路（以下単にレジスタと記す）を互いに直
列接続したシフトレジスタを設け、さらに前記シフトレ
ジスタの制御端子と出力端子とを設けたことを特徴とす
る論理集積回路にある。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の実施例の論理集積回路を示す回路図で
ある。同図において、本論理集積回路は、複数の入出力
兼用端子１と、との兼用端子ｌにそれぞれ接続された出
カバソファ２及び人力バッファ３と、この人力バッファ
３の次段（出力端）にあって互いに直列接続によってシ
フトレジスタ４を構成する多数のレジスタ７と、このシ
フトレジスタ４のレジスト７の出力端子５及び制御端子
６とを含んで構成される。
ある。同図において、本論理集積回路は、複数の入出力
兼用端子１と、との兼用端子ｌにそれぞれ接続された出
カバソファ２及び人力バッファ３と、この人力バッファ
３の次段（出力端）にあって互いに直列接続によってシ
フトレジスタ４を構成する多数のレジスタ７と、このシ
フトレジスタ４のレジスト７の出力端子５及び制御端子
６とを含んで構成される。
今、たとえば入出力兼用端子１が３２ビツトあって、デ
ータ用の出力端子として使用される場合、ＬＳＩ試験機
のビン数制限から８ビツトのみＬＳＩ試験機に接続され
て、残シ２４ビットが゛開放された場合を考える。この
場合、出力バッファ２から出力される信号は、人力バッ
ファ３を経由してレジスタフに保持されているので、′
制御端子６を用いて、シフトレジスタ４を動作させ、出
力端子５から、各ビットの内容を観測することができる
。
ータ用の出力端子として使用される場合、ＬＳＩ試験機
のビン数制限から８ビツトのみＬＳＩ試験機に接続され
て、残シ２４ビットが゛開放された場合を考える。この
場合、出力バッファ２から出力される信号は、人力バッ
ファ３を経由してレジスタフに保持されているので、′
制御端子６を用いて、シフトレジスタ４を動作させ、出
力端子５から、各ビットの内容を観測することができる
。
従って、他の試験治具を使用しなくても開放された端子
の信号をスキャン機能によって観測でき、出力バッファ
２と人力バッファ３の故障も検出することができるので
、ＬＳＩ試験機のビン数を上回るビン数を有するＬＳＩ
を試験治具及びプログラムを取シ換えることなく、一度
で効率よく試験できる。
の信号をスキャン機能によって観測でき、出力バッファ
２と人力バッファ３の故障も検出することができるので
、ＬＳＩ試験機のビン数を上回るビン数を有するＬＳＩ
を試験治具及びプログラムを取シ換えることなく、一度
で効率よく試験できる。
尚本論理集積回路は、外部バッファを含む内部回路の試
験を目的としたＰ／Ｗ （ウェハ試験）に特に効果があ
る。
験を目的としたＰ／Ｗ （ウェハ試験）に特に効果があ
る。
本発明によれば、以上説明したように、入力バッファの
次段にそれぞれレジスタを設けこのレジスタ群を直列接
続してシフトレジスタを構成することにより、出力バッ
ファの故障もスキャン機能によって、検査できるため、
ＬＳＩのビン数を上回るビン数のＬＳＩを一度で試験で
きる等の効果が得られる。
次段にそれぞれレジスタを設けこのレジスタ群を直列接
続してシフトレジスタを構成することにより、出力バッ
ファの故障もスキャン機能によって、検査できるため、
ＬＳＩのビン数を上回るビン数のＬＳＩを一度で試験で
きる等の効果が得られる。
第１図は本発明の実施例の論理集積回路を部分的に示し
た回路図である。面図において、１・・・・・・入出力
兼用端子、２・・・・・・出力バッファ、３・・・・・
・人力バッファ、４・・・・・・シフトレジシタ、５・
・・・・・スキャン用出力端子、６・・・・・・スキャ
ン用制御端子、７・・・・・・レジスタ。 朱ｌ 図
た回路図である。面図において、１・・・・・・入出力
兼用端子、２・・・・・・出力バッファ、３・・・・・
・人力バッファ、４・・・・・・シフトレジシタ、５・
・・・・・スキャン用出力端子、６・・・・・・スキャ
ン用制御端子、７・・・・・・レジスタ。 朱ｌ 図
Claims (1)
- 複数の入出力兼用端子と、前記端子それぞれに接続され
た出力バッファ回路及び入力バッファ回路と、前記人力
バッファ回路の出力端にそれぞれ接続されたレジスタ回
路とを備えた論理集積回路において、前記レジスタ回路
を互いに直列接続したシフトレジスタを設け、前記シフ
トレジスタの制御端子と出力端子とを設けたことを特徴
とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191474A JPS6082871A (ja) | 1983-10-13 | 1983-10-13 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191474A JPS6082871A (ja) | 1983-10-13 | 1983-10-13 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6082871A true JPS6082871A (ja) | 1985-05-11 |
Family
ID=16275253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191474A Pending JPS6082871A (ja) | 1983-10-13 | 1983-10-13 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6082871A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262275A (ja) * | 1985-09-11 | 1987-03-18 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 集積回路のテスト方法 |
| JPS62228177A (ja) * | 1986-03-29 | 1987-10-07 | Toshiba Corp | 半導体集積回路用許容入力電圧検査回路 |
| JPH03105272A (ja) * | 1989-09-20 | 1991-05-02 | Fujitsu Ltd | 大規模集積回路のスキャンテスト方法 |
| JPH06160494A (ja) * | 1993-09-10 | 1994-06-07 | Toshiba Corp | 半導体集積回路用許容入力電圧検査方法 |
| US6487682B2 (en) | 1991-09-18 | 2002-11-26 | Fujitsu Limited | Semiconductor integrated circuit |
-
1983
- 1983-10-13 JP JP58191474A patent/JPS6082871A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262275A (ja) * | 1985-09-11 | 1987-03-18 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 集積回路のテスト方法 |
| JPS62228177A (ja) * | 1986-03-29 | 1987-10-07 | Toshiba Corp | 半導体集積回路用許容入力電圧検査回路 |
| US5687180A (en) * | 1986-03-29 | 1997-11-11 | Kabushiki Kaisha Toshiba | Method and circuit for checking operation of input buffers of a semiconductor circuit |
| JPH03105272A (ja) * | 1989-09-20 | 1991-05-02 | Fujitsu Ltd | 大規模集積回路のスキャンテスト方法 |
| US6487682B2 (en) | 1991-09-18 | 2002-11-26 | Fujitsu Limited | Semiconductor integrated circuit |
| JPH06160494A (ja) * | 1993-09-10 | 1994-06-07 | Toshiba Corp | 半導体集積回路用許容入力電圧検査方法 |
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