JPH0782071B2 - 故障診断機能を有する論理回路 - Google Patents
故障診断機能を有する論理回路Info
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- JPH0782071B2 JPH0782071B2 JP60285517A JP28551785A JPH0782071B2 JP H0782071 B2 JPH0782071 B2 JP H0782071B2 JP 60285517 A JP60285517 A JP 60285517A JP 28551785 A JP28551785 A JP 28551785A JP H0782071 B2 JPH0782071 B2 JP H0782071B2
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
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- G01—MEASURING; TESTING
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は論理回路の診断を容易化するためのデータスキ
ャン回路を有する論理回路に関する。
ャン回路を有する論理回路に関する。
大規模論理回路の検査性向上のために、既存の回路にス
キャン・パスを付加し、複数・大規模な順序回路をラッ
チで囲まれた小規模な組合せ回路に分割する方法が用い
られる。以下で例を用いて説明する。
キャン・パスを付加し、複数・大規模な順序回路をラッ
チで囲まれた小規模な組合せ回路に分割する方法が用い
られる。以下で例を用いて説明する。
第１図は診断の対象となる順序回路の一例を示したもの
である。順序回路はラッチを内部に含まない複数の部分
回路（組合せ回路）と複数のラッチに分割できる。第１
図において100,110,120はそのような組合せ回路を示
し、ラッチ201〜203は、そのようなラッチを例示する。
710,720,730は順序回路１への入力データを受け取るシ
ステム入力端子である。740は順序回路１からの出力デ
ータを送り出すシステ出力端子である。ラッチ201〜203
はシステム・クロックCi（ｉ＝1,2又は３）がオン状態
のときにそれぞに入力されるシステム・データDi（ｉ＝
1,2又は３）の値を取り込み、保持する。組合せ回路10
0,110,120は、それぞれにシステム入力端子720,730ある
いはラッチ201,202,203から入力されるシステムデータ
に拡存したシステムデータをそれぞれの出力端子に接続
されたラッチ202,203あるいは、システム出力端子740に
出力する。図１に示す順序回路では、組合わせ回路
（１）100は端子720,730からデータD0,D0′が入力され
て組合せ回路（２）110はラッチ201の出力データD1が入
力される。組合せ回路（３）120は、ラッチ202,203の出
力データD2,D3が入力される。このような順序回路１に
おいては、各組合せ回路による論理演算結果Diをクロッ
クに応答してその組合せ回路の出力側のラッチに格納
し、後段の組合せ回路に伝えられることにより、システ
ム入力端子710,720,730に与えられる入力信号に対応し
た所定の出力信号をシステム出力端子740に得ることが
できる。この順序回路中にフィードバック・ループがあ
る場合も全く同様に動作する。このような順序回路１に
おいては集積度が増加し、システム入力端子710,720,73
0からシステム出力端子740へ到るパス上の論理ゲート数
が増えるに従い、回路中の故障を出検することが急激に
困難となる。
である。順序回路はラッチを内部に含まない複数の部分
回路（組合せ回路）と複数のラッチに分割できる。第１
図において100,110,120はそのような組合せ回路を示
し、ラッチ201〜203は、そのようなラッチを例示する。
710,720,730は順序回路１への入力データを受け取るシ
ステム入力端子である。740は順序回路１からの出力デ
ータを送り出すシステ出力端子である。ラッチ201〜203
はシステム・クロックCi（ｉ＝1,2又は３）がオン状態
のときにそれぞに入力されるシステム・データDi（ｉ＝
1,2又は３）の値を取り込み、保持する。組合せ回路10
0,110,120は、それぞれにシステム入力端子720,730ある
いはラッチ201,202,203から入力されるシステムデータ
に拡存したシステムデータをそれぞれの出力端子に接続
されたラッチ202,203あるいは、システム出力端子740に
出力する。図１に示す順序回路では、組合わせ回路
（１）100は端子720,730からデータD0,D0′が入力され
て組合せ回路（２）110はラッチ201の出力データD1が入
力される。組合せ回路（３）120は、ラッチ202,203の出
力データD2,D3が入力される。このような順序回路１に
おいては、各組合せ回路による論理演算結果Diをクロッ
クに応答してその組合せ回路の出力側のラッチに格納
し、後段の組合せ回路に伝えられることにより、システ
ム入力端子710,720,730に与えられる入力信号に対応し
た所定の出力信号をシステム出力端子740に得ることが
できる。この順序回路中にフィードバック・ループがあ
る場合も全く同様に動作する。このような順序回路１に
おいては集積度が増加し、システム入力端子710,720,73
0からシステム出力端子740へ到るパス上の論理ゲート数
が増えるに従い、回路中の故障を出検することが急激に
困難となる。
この問題点の解決のために広く用いられている手法がス
キャン・パス法である。本手法では回路中の全ラッチに
対し、ラッチの制御、観測を容易化するためのアクセス
・パスを付加する。これにより、回路中の各ラッチをあ
たかもシステム入力端子、またはシステム出力端子のご
とく取り扱えるため、回路全体を複数の組合せ回路に分
割することが可能であり診断が飛躍的に容易となる。ス
キャン・パスの付加法の代表例としては、文献１（“A
Logic Design Structure for LSI Testing",DA Canfere
nce,1977,462〜468p）で示されるシステム・スキャン方
式と文献２（“Testing VLSI with Random Access Sca
n",COMPCON,1980,50〜52p）で示されるランダム・スキ
ャン方式とがあげられる。
キャン・パス法である。本手法では回路中の全ラッチに
対し、ラッチの制御、観測を容易化するためのアクセス
・パスを付加する。これにより、回路中の各ラッチをあ
たかもシステム入力端子、またはシステム出力端子のご
とく取り扱えるため、回路全体を複数の組合せ回路に分
割することが可能であり診断が飛躍的に容易となる。ス
キャン・パスの付加法の代表例としては、文献１（“A
Logic Design Structure for LSI Testing",DA Canfere
nce,1977,462〜468p）で示されるシステム・スキャン方
式と文献２（“Testing VLSI with Random Access Sca
n",COMPCON,1980,50〜52p）で示されるランダム・スキ
ャン方式とがあげられる。
システム・スキャン方式の回路構成例を第２図に示す。
第１図中のすべてのラッチ201〜203はスキャン機能付き
ラッチ211〜213で置換される。スキャン機能付きラッチ
211,212,213はそれぞL1ラッチ211A,212A又は213AとL2ラ
ッチ211B,212B又は213Bから構成される。L1ラッチ211A,
212A又は213Aは従来ラッチと同様にシステム・クロック
Ci（ｉ＝1,2又は３）がオン状態のときにシステム・デ
ータD1,D2,又はD3に取り込み、保持するのみならず、シ
フト・クロックＡがオン状態のときには、スキャン・イ
ン・ピンSIからの入力270−1,L2ラッチ211Bの出力270−
2,L2ラッチ212Bの出力270−３を取り込み、保持するこ
とができる。L2ラッチ211B,212B又は213Bは以下で説明
するシフト動作の安定化のために設けられたラッチであ
り、シフト・クロックＢがオン状態のときにL1ラッチ21
1A,212A又は213Aの出力を取り込み、保持する。したが
ってすべてのL1ラッチ211A,212A,213AとL2ラッチ211B,2
12B,213Bはスキャン・イン・ピンSIからスキャン・アウ
ト・ピンSOに到るシステム・ストリングとして連結され
る。診断動作時には、シフト・クロックA,Bを交互に送
出することにより、スキャン・イン・ピンSIから任意の
値をラッチ211,212,213に容易に設定可能であるし、ま
たラッチ211,212,213の内容をスキャン・アウト・ピンS
Oで容易に観測可能である。通常動作時にはシフト・ク
ロックA,Bを定常時にオフ状態とすることにより、第１
図で示した回路と全く同じ動作をさせることが可能であ
る。つまり、L1ラッチ211A,212A,213Aが第１図の従来の
ラッチ201,202,203に相当し、L2ラッチ211B,212B,213B
は透明となる。
第１図中のすべてのラッチ201〜203はスキャン機能付き
ラッチ211〜213で置換される。スキャン機能付きラッチ
211,212,213はそれぞL1ラッチ211A,212A又は213AとL2ラ
ッチ211B,212B又は213Bから構成される。L1ラッチ211A,
212A又は213Aは従来ラッチと同様にシステム・クロック
Ci（ｉ＝1,2又は３）がオン状態のときにシステム・デ
ータD1,D2,又はD3に取り込み、保持するのみならず、シ
フト・クロックＡがオン状態のときには、スキャン・イ
ン・ピンSIからの入力270−1,L2ラッチ211Bの出力270−
2,L2ラッチ212Bの出力270−３を取り込み、保持するこ
とができる。L2ラッチ211B,212B又は213Bは以下で説明
するシフト動作の安定化のために設けられたラッチであ
り、シフト・クロックＢがオン状態のときにL1ラッチ21
1A,212A又は213Aの出力を取り込み、保持する。したが
ってすべてのL1ラッチ211A,212A,213AとL2ラッチ211B,2
12B,213Bはスキャン・イン・ピンSIからスキャン・アウ
ト・ピンSOに到るシステム・ストリングとして連結され
る。診断動作時には、シフト・クロックA,Bを交互に送
出することにより、スキャン・イン・ピンSIから任意の
値をラッチ211,212,213に容易に設定可能であるし、ま
たラッチ211,212,213の内容をスキャン・アウト・ピンS
Oで容易に観測可能である。通常動作時にはシフト・ク
ロックA,Bを定常時にオフ状態とすることにより、第１
図で示した回路と全く同じ動作をさせることが可能であ
る。つまり、L1ラッチ211A,212A,213Aが第１図の従来の
ラッチ201,202,203に相当し、L2ラッチ211B,212B,213B
は透明となる。
ランダム・スキャン方式の回路構成例を第３図に示す。
すべてのラッチに固有のアドレスが割り当てられ、スキ
ャン機能付きラッチ221〜223で置換される。スキャン機
能付きラッチ221〜223は第１回の従来ラッチ201〜203と
同様にシステム・クロックCi（ｉ＝1,2又は３）がオン
状態のときにシステム・データCi（ｉ＝１〜３）を取り
込み保持するのみならず、それぞれのラッチが選択され
かつスキャン・クロックＡがオン状態のときに、スキャ
ン・イン・ピンSIの値280を取り込み、保持することが
できる。また、それぞれのラッチ221〜223が選択された
場合には、その内容をスキャン・アウト・ピンSOで観測
することができる。ラッチ221〜223の選択のために、ア
ドレス・ピンADとアドレス・デコーダ300を付加する。
デコーダ300でアドレスをデコードして生成される選択
信号302−ｉ（ｉ＝１〜３）はそれぞれ対応するラッチ2
21,222又は223に分配される。各ラッチ221〜223ごと
に、この選択信号302−ｉはスキャン・クロックＡとAND
され診断用のクロック信号となり、また各ラッチ221,22
2又は223の出力信号とANDされスキャン・アウト信号と
なる。すべてのラッチ221〜223のスキャン・アウト信号
はゲート330でORされ、スキャン・アウト・ピンSOで観
測される。診断動作時には着目するラッチ221,222又は2
23のアドレスADをデコーダ300に入力し、スキャン・ク
ロックＡを送出することにより、任意の値をスキャン・
イン・ピンから上記着目するラッチ221,222又は223に設
定可能である。また、クロックＡを送出しないで着目す
るラッチのアドレスADを入力することにより、当該ラッ
チの内容をスキャン・アウト・ピンSOで観測可能であ
る。通常動作時にはスキャン・クロックＡを定常的にオ
フ状態とすることにより、第１図で示した回路と全く同
じ動作をさせることが可能である。
すべてのラッチに固有のアドレスが割り当てられ、スキ
ャン機能付きラッチ221〜223で置換される。スキャン機
能付きラッチ221〜223は第１回の従来ラッチ201〜203と
同様にシステム・クロックCi（ｉ＝1,2又は３）がオン
状態のときにシステム・データCi（ｉ＝１〜３）を取り
込み保持するのみならず、それぞれのラッチが選択され
かつスキャン・クロックＡがオン状態のときに、スキャ
ン・イン・ピンSIの値280を取り込み、保持することが
できる。また、それぞれのラッチ221〜223が選択された
場合には、その内容をスキャン・アウト・ピンSOで観測
することができる。ラッチ221〜223の選択のために、ア
ドレス・ピンADとアドレス・デコーダ300を付加する。
デコーダ300でアドレスをデコードして生成される選択
信号302−ｉ（ｉ＝１〜３）はそれぞれ対応するラッチ2
21,222又は223に分配される。各ラッチ221〜223ごと
に、この選択信号302−ｉはスキャン・クロックＡとAND
され診断用のクロック信号となり、また各ラッチ221,22
2又は223の出力信号とANDされスキャン・アウト信号と
なる。すべてのラッチ221〜223のスキャン・アウト信号
はゲート330でORされ、スキャン・アウト・ピンSOで観
測される。診断動作時には着目するラッチ221,222又は2
23のアドレスADをデコーダ300に入力し、スキャン・ク
ロックＡを送出することにより、任意の値をスキャン・
イン・ピンから上記着目するラッチ221,222又は223に設
定可能である。また、クロックＡを送出しないで着目す
るラッチのアドレスADを入力することにより、当該ラッ
チの内容をスキャン・アウト・ピンSOで観測可能であ
る。通常動作時にはスキャン・クロックＡを定常的にオ
フ状態とすることにより、第１図で示した回路と全く同
じ動作をさせることが可能である。
第２図、第３図に示したようにスキャン・パスを有する
回路においては、分割された組合せ回路ごとに以下の手
順で検査することができる。
回路においては、分割された組合せ回路ごとに以下の手
順で検査することができる。
（１）その組合せ回路の入力側ラッチにテスト・パター
ンをスキャン・インする。
ンをスキャン・インする。
（２）出力側ラッチのシステム・クロックを送出し、シ
ステム・データを取り込む。これを、クロック・アドバ
ンスという。
ステム・データを取り込む。これを、クロック・アドバ
ンスという。
（３）出力側ラッチから、その取り込んだデータをスキ
ャン・アウトし、あらかじめ求めておいた期待値と比較
する。
ャン・アウトし、あらかじめ求めておいた期待値と比較
する。
以上の処理を全テスト・パタン、全組合せ回路に対して
繰り返す。このような検査方式が確実に動作することを
保証するために、通常いくつかの論理設計上の制約が課
される。その１つが同相転送の禁止である。つまり、入
力側ラッチと出力側ラッチのシステム・クロックが同相
であることを禁止する。例えば第２図において、L1ラッ
チ211AのクロックC1とL1ラッチ213AのクロックC3は同相
であってはならない。また、第３図においてラッチ221
のクロックC1とラッチ223のクロックC3は同相であって
はならない。何故なら、クロック・アドバンス時に前も
ってスキャン・インしておいた入力側ラッチの値が変化
する場合があり、この変化した値が出力側ラッチに取り
込まれる危険性があるので安定した動作を保証できない
からである。これは検査時に用いるシステム・クロック
のパルス巾が実動作時のシステム・クロックのパルス巾
よりも長大であり、同相ラッチに挟まれた組合せ回路に
おける信号の最小遅延時間を超えてしまうことに起因し
ている。つまり、システム・クロックの巾が短かいとき
には、この最小遅延時間により同相ラッチであっても、
入力のラッチから出力のラッチに信号が至るまでに、シ
ステム・クロックが消失してしまい、先に入力した信号
に影響を及ぼさない。一方システム・クロックの巾が長
いときには入力のラッチから出力のラッチまで信号が至
ってもシステム・クロックが消失していないため、先の
信号を喪失してしまう。ラッチの出力が他のラッチを介
さずに自分自身の入力となる（１ラッチ・ループ）場合
も、同相転送と同じ理由で禁止される。
繰り返す。このような検査方式が確実に動作することを
保証するために、通常いくつかの論理設計上の制約が課
される。その１つが同相転送の禁止である。つまり、入
力側ラッチと出力側ラッチのシステム・クロックが同相
であることを禁止する。例えば第２図において、L1ラッ
チ211AのクロックC1とL1ラッチ213AのクロックC3は同相
であってはならない。また、第３図においてラッチ221
のクロックC1とラッチ223のクロックC3は同相であって
はならない。何故なら、クロック・アドバンス時に前も
ってスキャン・インしておいた入力側ラッチの値が変化
する場合があり、この変化した値が出力側ラッチに取り
込まれる危険性があるので安定した動作を保証できない
からである。これは検査時に用いるシステム・クロック
のパルス巾が実動作時のシステム・クロックのパルス巾
よりも長大であり、同相ラッチに挟まれた組合せ回路に
おける信号の最小遅延時間を超えてしまうことに起因し
ている。つまり、システム・クロックの巾が短かいとき
には、この最小遅延時間により同相ラッチであっても、
入力のラッチから出力のラッチに信号が至るまでに、シ
ステム・クロックが消失してしまい、先に入力した信号
に影響を及ぼさない。一方システム・クロックの巾が長
いときには入力のラッチから出力のラッチまで信号が至
ってもシステム・クロックが消失していないため、先の
信号を喪失してしまう。ラッチの出力が他のラッチを介
さずに自分自身の入力となる（１ラッチ・ループ）場合
も、同相転送と同じ理由で禁止される。
このような論理設計上の制約を解消するために、一般的
に用いられる方法の１つとして、例えば日経エレクトロ
ニクス（1979.4.16p.57−79特に図６の「テスト容易な
回路構造によりLSIの故障検出率を大幅に改善」）に示
されるように、第２図のラッチ211〜213をマスタ・スレ
ーブ構成とし、スレーブ・ラッチを診断用に設けたクロ
ックで制御する方法がある。その一例を第４図に示す。
すなわちマスタラッチ（L1ラッチ）211A,212A,213Aの出
力ではなくスレーブラッチ（L2ラッチ）211B,212B,213B
の出力270−２〜270−４をシステム・データDiとして用
いる。従って、前段の組合せ回路、例えば110から出力
されるシステム・データD3を取り込んで、次段の組合せ
回路120に伝えるためには、システム・クロックC2を送
出して、L1ラッチ213AへデータD3を取込んだ後さらにシ
フト・クロックＢを送出してL1ラッチ213AからL2ラッチ
213BへデータD3を転送する必要があり、シフト・クロッ
クＢは通常動作時と診断動作時の両モードで使用され
る。このような回路構成の場合にはラッチ211と213のシ
ステムクロックC1,C3は同相であっても、前述したよう
な診断上の問題は生じない。何故なら、この際システム
・クロックC3を送出したとき同時にシステム・クロック
C1を送出され入力側のL1ラッチ211Aの出力はシステム入
力端子710の値に対応して変化する可能性はあるが、シ
フト・クロックＢはオフ状態にあるのでL2ラッチ211Bの
出力は変化せず、従って組合せ回路（２）110の出力D3
はしないからである。しかし、このようなマスタ・スレ
ーブ構成装置では、通常動作時にクロックCiとＢの二つ
のクロックによりデータの転送が行なわれるため、通常
動作時のシステム・デイレイの増加を持たらし、論理回
路の動作速度を低下させるという欠点がある。例えばラ
ッチ211のシステム・データ入力ピンから、ラッチ213の
システム・データ入力ピンに到る信号パスにおいて、ラ
ッチ211内はL2ラッチ211Bのディレイ分だけ、第２図の
場合に比べパス・ディレイが増加する。
に用いられる方法の１つとして、例えば日経エレクトロ
ニクス（1979.4.16p.57−79特に図６の「テスト容易な
回路構造によりLSIの故障検出率を大幅に改善」）に示
されるように、第２図のラッチ211〜213をマスタ・スレ
ーブ構成とし、スレーブ・ラッチを診断用に設けたクロ
ックで制御する方法がある。その一例を第４図に示す。
すなわちマスタラッチ（L1ラッチ）211A,212A,213Aの出
力ではなくスレーブラッチ（L2ラッチ）211B,212B,213B
の出力270−２〜270−４をシステム・データDiとして用
いる。従って、前段の組合せ回路、例えば110から出力
されるシステム・データD3を取り込んで、次段の組合せ
回路120に伝えるためには、システム・クロックC2を送
出して、L1ラッチ213AへデータD3を取込んだ後さらにシ
フト・クロックＢを送出してL1ラッチ213AからL2ラッチ
213BへデータD3を転送する必要があり、シフト・クロッ
クＢは通常動作時と診断動作時の両モードで使用され
る。このような回路構成の場合にはラッチ211と213のシ
ステムクロックC1,C3は同相であっても、前述したよう
な診断上の問題は生じない。何故なら、この際システム
・クロックC3を送出したとき同時にシステム・クロック
C1を送出され入力側のL1ラッチ211Aの出力はシステム入
力端子710の値に対応して変化する可能性はあるが、シ
フト・クロックＢはオフ状態にあるのでL2ラッチ211Bの
出力は変化せず、従って組合せ回路（２）110の出力D3
はしないからである。しかし、このようなマスタ・スレ
ーブ構成装置では、通常動作時にクロックCiとＢの二つ
のクロックによりデータの転送が行なわれるため、通常
動作時のシステム・デイレイの増加を持たらし、論理回
路の動作速度を低下させるという欠点がある。例えばラ
ッチ211のシステム・データ入力ピンから、ラッチ213の
システム・データ入力ピンに到る信号パスにおいて、ラ
ッチ211内はL2ラッチ211Bのディレイ分だけ、第２図の
場合に比べパス・ディレイが増加する。
つまり、設計制約の緩和と動作速度向上との間にはトレ
ード・オフがあり、従来のスキャン回路構成では両者を
満足させることが困難である。
ード・オフがあり、従来のスキャン回路構成では両者を
満足させることが困難である。
本発明の目的は、上記欠点を対策するため、診断上の設
計制約の緩和と動作速度の向上の両者を満足させる、診
断機能付論理回路とその診断方法を提供することにあ
る。
計制約の緩和と動作速度の向上の両者を満足させる、診
断機能付論理回路とその診断方法を提供することにあ
る。
論理回路を構成する組合せ回路へデータを供給するかも
しくは組合せ回路からデータを受け取る第１ラッチの各
々に対し、第２のラッチと、第１のモードでは第１のラ
ッチの出力を第２のモードでは第２のラッチの出力を選
択する選択器を設けた。
しくは組合せ回路からデータを受け取る第１ラッチの各
々に対し、第２のラッチと、第１のモードでは第１のラ
ッチの出力を第２のモードでは第２のラッチの出力を選
択する選択器を設けた。
通常動作時には第１のラッチの出力を第２のラッチに移
さずに、かつ選択器を第１のモードで動作させることに
より、第１のラッチの出力を次段の組合せ回路に供給す
る。これにより、データを第１のラッチから第２のラッ
チに移す従来技術において生じる第２のラッチのディレ
イ分をなくせる。選択器のディレイ分はさけられない
が、選択器のディレイは一般に第２のラッチのディレイ
よりも小さくすることが可能である。
さずに、かつ選択器を第１のモードで動作させることに
より、第１のラッチの出力を次段の組合せ回路に供給す
る。これにより、データを第１のラッチから第２のラッ
チに移す従来技術において生じる第２のラッチのディレ
イ分をなくせる。選択器のディレイ分はさけられない
が、選択器のディレイは一般に第２のラッチのディレイ
よりも小さくすることが可能である。
検査動作時には、第１のラッチの出力を第２のラッチに
移し、かつ、選択器を第２のモードで動作させる。これ
により、同相転送、１ラッチ・ループを含む回路でも安
定した動作を保証することができる。
移し、かつ、選択器を第２のモードで動作させる。これ
により、同相転送、１ラッチ・ループを含む回路でも安
定した動作を保証することができる。
以下、本発明の一実施例を図を用いて説明する。
第５図は第２図又は第４図で示したシフト・スキャン方
式の回路に対して、本発明を適用した例である。第５図
において、第２図又は第４図と同じ参照番号は同じもの
をさす。第２図又は第４図のラッチ211〜213に選択器３
−１〜３−３が付加されている所が新しい。新たに付加
された選択器３−１〜３−３はモード制御信号M1又はM2
が‘1'か‘0'かに従い、L1ラッチ211A,212A,213Aの出力
かL2ラッチ211B,212B,213Bの出力をそれぞれ選択して出
力する。
式の回路に対して、本発明を適用した例である。第５図
において、第２図又は第４図と同じ参照番号は同じもの
をさす。第２図又は第４図のラッチ211〜213に選択器３
−１〜３−３が付加されている所が新しい。新たに付加
された選択器３−１〜３−３はモード制御信号M1又はM2
が‘1'か‘0'かに従い、L1ラッチ211A,212A,213Aの出力
かL2ラッチ211B,212B,213Bの出力をそれぞれ選択して出
力する。
第６図はこの選択器３−ｉ（ｉ＝１〜３）のCMOS回路で
の構成を示したものである。41はCMOS回路からなるイン
バータ、42と43はCMOS回路からなるトライステート素子
である。端子23に与えられたモード制御信号M1又はM2が
‘1'ならば端子21に接続されたL1ラッチの出力21を選択
し、逆にモード制御信号M12又はM2が‘0'ならば端子22
に接続されたL2ラッチの出力を選択し、出力端子24から
出力する。
の構成を示したものである。41はCMOS回路からなるイン
バータ、42と43はCMOS回路からなるトライステート素子
である。端子23に与えられたモード制御信号M1又はM2が
‘1'ならば端子21に接続されたL1ラッチの出力21を選択
し、逆にモード制御信号M12又はM2が‘0'ならば端子22
に接続されたL2ラッチの出力を選択し、出力端子24から
出力する。
CMOS回路においてはスレーブ・ラッチを構成するのに６
〜８個のトランジスタを必要とするが、選択器はトラン
ジスタ２個で可能であり、入力端子21から出力端子24に
到るパス・ディレイをスレーブ・ラッチを通るパス・デ
ィレイよりも、小さくすることが可能である。
〜８個のトランジスタを必要とするが、選択器はトラン
ジスタ２個で可能であり、入力端子21から出力端子24に
到るパス・ディレイをスレーブ・ラッチを通るパス・デ
ィレイよりも、小さくすることが可能である。
次にこのような構成の回路の動作を通常動作時と診断動
作時に分けて、タイム・チャートを用いて説明する。
作時に分けて、タイム・チャートを用いて説明する。
第７図は第５図で示される回路の通常時の動作を示した
タイム・チャートである。モード制御信号M1とM2は定常
的に‘1'とする。したがって、選択器３−ｉによりL1ラ
ッチ211A,212A,213Aの出力が選択されるので以下の動作
は第２図の回路の通常時の動作と同じである。また、シ
フト・クロック信号ＡとＢは定常的に‘0'とする。第５
図においてはシステムクロックC1,C2,C3は後述するよう
に同相でも問題がないので、同一のクロックＣからなる
ものとする。時刻810において、システム入力信号710,7
20,730が変化したものとする。これに対応するシステム
出力740はシステム・クロックＣ（＝C1＝C2＝C3）を時
刻830と870において２回送出することにより、時刻890
で得られる。つまり、システム入力710,720,730が810で
変化した後、まず組合せ回路１の出力が時刻820で変化
する。次に時刻830において第１回目のクロックＣの送
出が行なわれると、そのすぐ後にL1ラッチ211A〜213Aの
出力が変化する。L1ラッチ212Aと213Aの出力変化により
組合せ回路３の出力D4が時刻840で変化する。これによ
り出力端子740からのシステム出力も時刻850で変化す
る。L1ラッチ211Aの出力変化により、組合せ回路２の出
力は時刻860で変化するが、この影響は第２回目のクロ
ックＣを送出時刻870の後にL1ラッチ213Aに取り込ま
れ、これにより組合せ回路３の出力D4が時刻880で変化
し、最終システム応答が時刻890で端子740に得られるこ
とになる。通常動作時に印加されるシステム・クロック
Ｃの巾はL1ラッチ211Aと213A間の最小ディレイ時間に比
べて充分に短いので、ラッチ211Aと213Aのクロックが同
相であっても、データのつき抜けは起きない。つまり、
時刻830でクロック送出時にL1ラッチ211の出力がそのま
まL1ラッチ213Aに取り込まれることはない。ところが診
断動作時に用いられるテスタから供給しうるクロック巾
は長大なために、同相の場合にデータのつき抜けが生
じ、前述したような診断上の問題を引き起すことにな
る。ところが次に説明するように発明では診断動作時に
も安定した動作を保証することができる。
タイム・チャートである。モード制御信号M1とM2は定常
的に‘1'とする。したがって、選択器３−ｉによりL1ラ
ッチ211A,212A,213Aの出力が選択されるので以下の動作
は第２図の回路の通常時の動作と同じである。また、シ
フト・クロック信号ＡとＢは定常的に‘0'とする。第５
図においてはシステムクロックC1,C2,C3は後述するよう
に同相でも問題がないので、同一のクロックＣからなる
ものとする。時刻810において、システム入力信号710,7
20,730が変化したものとする。これに対応するシステム
出力740はシステム・クロックＣ（＝C1＝C2＝C3）を時
刻830と870において２回送出することにより、時刻890
で得られる。つまり、システム入力710,720,730が810で
変化した後、まず組合せ回路１の出力が時刻820で変化
する。次に時刻830において第１回目のクロックＣの送
出が行なわれると、そのすぐ後にL1ラッチ211A〜213Aの
出力が変化する。L1ラッチ212Aと213Aの出力変化により
組合せ回路３の出力D4が時刻840で変化する。これによ
り出力端子740からのシステム出力も時刻850で変化す
る。L1ラッチ211Aの出力変化により、組合せ回路２の出
力は時刻860で変化するが、この影響は第２回目のクロ
ックＣを送出時刻870の後にL1ラッチ213Aに取り込ま
れ、これにより組合せ回路３の出力D4が時刻880で変化
し、最終システム応答が時刻890で端子740に得られるこ
とになる。通常動作時に印加されるシステム・クロック
Ｃの巾はL1ラッチ211Aと213A間の最小ディレイ時間に比
べて充分に短いので、ラッチ211Aと213Aのクロックが同
相であっても、データのつき抜けは起きない。つまり、
時刻830でクロック送出時にL1ラッチ211の出力がそのま
まL1ラッチ213Aに取り込まれることはない。ところが診
断動作時に用いられるテスタから供給しうるクロック巾
は長大なために、同相の場合にデータのつき抜けが生
じ、前述したような診断上の問題を引き起すことにな
る。ところが次に説明するように発明では診断動作時に
も安定した動作を保証することができる。
第８図は第５図中の組合せ回路（２）110の診断時の動
作を示したタイム・チャートである。モード制御信号M1
とM2は定常的に‘1'とし、選択器３−ｉは、L2ラッチ21
1B,202B,213Bの出力を選択させる。つまり、全ラッチ21
1,212,213はマスタ・スレーブ構成をとる。したがっ
て、以下の動作は、第４図の回路の診断時の動作と同じ
である。910,915,930はスキャン・イン時刻を、955はク
ロック・アドバンス時刻を、970はスキャン・アウト時
刻を示している。時刻910,920,935,950,965,980,985に
到るデータ・フローはスキャン・イン・ピンSIから印加
した信号に対する応答がスキャン・アウト・ピンSOで観
測されるまでの信号の流れを示している。つまり、時刻
910でスキャン・イン・ピンSIに与えられた入力データ
は時刻915でシフト・クロックＡを送出後、時刻920にお
いてラッチ211のL1ラッチ（マスタラッチ）211Aに取り
込まれる。次に時刻930でシフト・クロックＢを送出す
ると、時刻935においてラッチ211のL2ラッチ（スレーブ
・ラッチ）211Bに取り込まれる。この時点で、組合せ回
路２に対する入力データの設定（スキャン・イン）が完
了したことになる。一定時間後の時刻950において、こ
の入力データに対する組合せ回路２の出力D3が確定す
る。その後、時刻955においてシステム・クロックＣを
送出する。これにより、時刻965においてラッチ213のL1
ラッチの（マスタ・ラッチ）213AにこのデータD3が取り
込まれる。次に時刻970においてシフト・クロックＢを
送出することにより、時刻980において、ラッチ213のL2
ラッチ（スレーブ・ラッチ）213BにこのデータD3が取り
込まれ、これは時刻985においてスキャン・アウト・ピ
ンSOで観測可能となる。
作を示したタイム・チャートである。モード制御信号M1
とM2は定常的に‘1'とし、選択器３−ｉは、L2ラッチ21
1B,202B,213Bの出力を選択させる。つまり、全ラッチ21
1,212,213はマスタ・スレーブ構成をとる。したがっ
て、以下の動作は、第４図の回路の診断時の動作と同じ
である。910,915,930はスキャン・イン時刻を、955はク
ロック・アドバンス時刻を、970はスキャン・アウト時
刻を示している。時刻910,920,935,950,965,980,985に
到るデータ・フローはスキャン・イン・ピンSIから印加
した信号に対する応答がスキャン・アウト・ピンSOで観
測されるまでの信号の流れを示している。つまり、時刻
910でスキャン・イン・ピンSIに与えられた入力データ
は時刻915でシフト・クロックＡを送出後、時刻920にお
いてラッチ211のL1ラッチ（マスタラッチ）211Aに取り
込まれる。次に時刻930でシフト・クロックＢを送出す
ると、時刻935においてラッチ211のL2ラッチ（スレーブ
・ラッチ）211Bに取り込まれる。この時点で、組合せ回
路２に対する入力データの設定（スキャン・イン）が完
了したことになる。一定時間後の時刻950において、こ
の入力データに対する組合せ回路２の出力D3が確定す
る。その後、時刻955においてシステム・クロックＣを
送出する。これにより、時刻965においてラッチ213のL1
ラッチの（マスタ・ラッチ）213AにこのデータD3が取り
込まれる。次に時刻970においてシフト・クロックＢを
送出することにより、時刻980において、ラッチ213のL2
ラッチ（スレーブ・ラッチ）213BにこのデータD3が取り
込まれ、これは時刻985においてスキャン・アウト・ピ
ンSOで観測可能となる。
このような回路構成ではラッチ211と213のシステム・ク
ロックC1,C3が同相であっても特に問題を生じない。何
故なら時刻955でクロックＣを送出した時にラッチ211の
L1ラッチ（マスタ・ラッチ）211Aの値は時刻211Aの値は
時刻960で変化する可能性があるが、シフト・クロック
Ｂがオフ状態なのでラッチ211のL2ラッチ（スレーブ・
ラッチ）211Bの値は変化せず、従って組合せ回路２の出
力データD3も変化しない。このため、時刻955で与えた
クロックＣの巾が長大であっても、データつき抜けの問
題は起さない。次の時刻970でシフト・クロックＢ送出
時にラッチ211のL2ラッチ（スレーブ・ラッチ）211Bの
出力が時刻975で変化し、それにより組合せ回路２の出
力D3は時刻990で変化するが、このときシステム・クロ
ックはオフ状態にあるので、ラッチ213のL1ラッチ（マ
スタ・ラッチ）213Aの値は破壊されることなく、ラッチ
213のL2ラッチ（スレーブ・ラッチ）213Bに取り込まれ
る。このようにラッチ211と213が同相であっても何ら診
断上の問題を生じない。
ロックC1,C3が同相であっても特に問題を生じない。何
故なら時刻955でクロックＣを送出した時にラッチ211の
L1ラッチ（マスタ・ラッチ）211Aの値は時刻211Aの値は
時刻960で変化する可能性があるが、シフト・クロック
Ｂがオフ状態なのでラッチ211のL2ラッチ（スレーブ・
ラッチ）211Bの値は変化せず、従って組合せ回路２の出
力データD3も変化しない。このため、時刻955で与えた
クロックＣの巾が長大であっても、データつき抜けの問
題は起さない。次の時刻970でシフト・クロックＢ送出
時にラッチ211のL2ラッチ（スレーブ・ラッチ）211Bの
出力が時刻975で変化し、それにより組合せ回路２の出
力D3は時刻990で変化するが、このときシステム・クロ
ックはオフ状態にあるので、ラッチ213のL1ラッチ（マ
スタ・ラッチ）213Aの値は破壊されることなく、ラッチ
213のL2ラッチ（スレーブ・ラッチ）213Bに取り込まれ
る。このようにラッチ211と213が同相であっても何ら診
断上の問題を生じない。
組合せ回路1,3に対しても全く同様な手順で検査可能で
ある。
ある。
本発明で注意を要するのは、モード制御信号M1とM2の使
用法である。シフト・ストリング中の奇数番目のラッチ
例えば211,213の選択器３−1,3−３に対してM1を、偶数
番目のラッチ例えば212に対する選択器３−２に対してM
2を接続させる。その理由は０サイクル・テストに関連
しており、後で第10図を用いて説明する。
用法である。シフト・ストリング中の奇数番目のラッチ
例えば211,213の選択器３−1,3−３に対してM1を、偶数
番目のラッチ例えば212に対する選択器３−２に対してM
2を接続させる。その理由は０サイクル・テストに関連
しており、後で第10図を用いて説明する。
第９図は第３図で示したランダム・スキャン方式の回路
に対して本発明を適用した例である。第９図において第
３図と同じ参照番号は同じものをさす。第３図のラッチ
221〜223にかえ、第５図で用いたマスタ・スレーブ型ラ
ッチ211〜213および選択器３−１〜３−３が用いられ、
新たにモード制御信号M1とスキャン・クロック信号Ｂが
追加される。ラッチ211,212,213のマスタ・ラッチ（L1
ラッチ）211A,212A,213Aはラッチ221,222,223に対応し
ている。すなわちスレーブ・ラッチ（L2ラッチ）211B,2
12B,213Bと選択器３−１〜３−３が新たに追加された素
子である。同じモード制御信号M1はすべての選択器３−
１〜３−３に用いられる点で第９図は第５図と異なる。
に対して本発明を適用した例である。第９図において第
３図と同じ参照番号は同じものをさす。第３図のラッチ
221〜223にかえ、第５図で用いたマスタ・スレーブ型ラ
ッチ211〜213および選択器３−１〜３−３が用いられ、
新たにモード制御信号M1とスキャン・クロック信号Ｂが
追加される。ラッチ211,212,213のマスタ・ラッチ（L1
ラッチ）211A,212A,213Aはラッチ221,222,223に対応し
ている。すなわちスレーブ・ラッチ（L2ラッチ）211B,2
12B,213Bと選択器３−１〜３−３が新たに追加された素
子である。同じモード制御信号M1はすべての選択器３−
１〜３−３に用いられる点で第９図は第５図と異なる。
なお、スキャン・イン・データは、端子SIよりL1ラッチ
211A,212A,213Aに並列に供給され、L2ラッチ211B,212B,
213Bよりそれぞれ接続された選択器３−1,3−2,3−３を
介して並列にオアゲート330およびスキャン・アウト端
子SOに接続される。但し、スキャン・データを取り込む
べきL1ラッチおよびスキャン・データを出力すべきL2ラ
ッチは、アドレス・デコーダ300の出力をANDゲート310
および320に供給して行なわれる。
211A,212A,213Aに並列に供給され、L2ラッチ211B,212B,
213Bよりそれぞれ接続された選択器３−1,3−2,3−３を
介して並列にオアゲート330およびスキャン・アウト端
子SOに接続される。但し、スキャン・データを取り込む
べきL1ラッチおよびスキャン・データを出力すべきL2ラ
ッチは、アドレス・デコーダ300の出力をANDゲート310
および320に供給して行なわれる。
第10図は第５図の回路に対する０サイクル・テストの手
順を示したものである。410〜416は診断動作時に、L1ラ
ッチ211A→L2ラッチ211B→選択器３−１→L1ラッチ212
A,…に到るシフト・ストリングが正常に動作するかどう
かをチェックするための処理である。シフト・クロック
A,Bを交互に送出することにより、スキャン・イン・ピ
ンSIから入力したパタンをシフトさせスキャン・アウト
・ピンSOで観測することにより、シフト・ストリング上
の故障を検出できる。しかし、これだけではL1ラッチ21
1A,212A,213Aから直接それぞれの選択器３−1,3−2,3−
２の出力に到るパス上の故障をチェックできない。この
ためにはモード制御信号を‘1'に切り換え、L1ラッチ21
1の出力を選択する作要がある。しかし、この場合には
シフト・ストリングはマスター・スレーブ構成となって
いないため、安定したシフト動作を保証できないという
問題点がある。この問題点解決のために２種類のモード
制御信号を用いる。ステップ420〜426は奇数番目のラッ
チ例えば211,213のL1ラッチ211A,213Aからそれぞれ選択
切３−1,3−３の出力に至るパスをチェック、430〜436
は偶数番目のラッチ例えば212のL1ラッチ212Aから選択
器の出力に到るパスをチェックするための処理である。
それぞれの場合において、シフト・クロックＡの巾はス
キャン・データがL1ラッチ、選択器を通して次のL1ラッ
チにとりこまれるに充分な長さとする必要がある。ま
た、シフト・クロックA,Bの送出回数は412〜416の場合
の半分でよい。
順を示したものである。410〜416は診断動作時に、L1ラ
ッチ211A→L2ラッチ211B→選択器３−１→L1ラッチ212
A,…に到るシフト・ストリングが正常に動作するかどう
かをチェックするための処理である。シフト・クロック
A,Bを交互に送出することにより、スキャン・イン・ピ
ンSIから入力したパタンをシフトさせスキャン・アウト
・ピンSOで観測することにより、シフト・ストリング上
の故障を検出できる。しかし、これだけではL1ラッチ21
1A,212A,213Aから直接それぞれの選択器３−1,3−2,3−
２の出力に到るパス上の故障をチェックできない。この
ためにはモード制御信号を‘1'に切り換え、L1ラッチ21
1の出力を選択する作要がある。しかし、この場合には
シフト・ストリングはマスター・スレーブ構成となって
いないため、安定したシフト動作を保証できないという
問題点がある。この問題点解決のために２種類のモード
制御信号を用いる。ステップ420〜426は奇数番目のラッ
チ例えば211,213のL1ラッチ211A,213Aからそれぞれ選択
切３−1,3−３の出力に至るパスをチェック、430〜436
は偶数番目のラッチ例えば212のL1ラッチ212Aから選択
器の出力に到るパスをチェックするための処理である。
それぞれの場合において、シフト・クロックＡの巾はス
キャン・データがL1ラッチ、選択器を通して次のL1ラッ
チにとりこまれるに充分な長さとする必要がある。ま
た、シフト・クロックA,Bの送出回数は412〜416の場合
の半分でよい。
第11図は第９図の回路に対する０サイクル・テストの手
順を示したものである。510〜530はL1ラッチ→L2ラッチ
→選択器に到るパス上の故障を検出するための処理であ
る。各ラッチのアドレスを選択し、C1クロックを選出後
にC2クロックを送出する。540〜560はL1ラッチ→選択器
に到るパス上の故障を検出するための処理である。C1ク
ロックを送出するだけでよい。
順を示したものである。510〜530はL1ラッチ→L2ラッチ
→選択器に到るパス上の故障を検出するための処理であ
る。各ラッチのアドレスを選択し、C1クロックを選出後
にC2クロックを送出する。540〜560はL1ラッチ→選択器
に到るパス上の故障を検出するための処理である。C1ク
ロックを送出するだけでよい。
以上で本発明の回路構成について説明した。本発明によ
れば、通常動作時のシステム・ディレイをそれ程増加さ
せることなく、同相転送や１ラッチ・ループの論理制約
を解消でき、同相転送や１ラッチ・ループを含む回路に
対しても安定した検査動作を保証できる。
れば、通常動作時のシステム・ディレイをそれ程増加さ
せることなく、同相転送や１ラッチ・ループの論理制約
を解消でき、同相転送や１ラッチ・ループを含む回路に
対しても安定した検査動作を保証できる。
第１図は診断の対象となる順序回路の一例を示す図、第
２図は第１図の回路にシフト・スキャン回路を付加した
回路図、第３図は第１図の回路にランダム・スキャン回
路を付加した回路図である。第４図は第２図の回路にお
けるラッチをマスタ・スレーブ化した回路である。 第５図は第２図の回路に本発明を適用した回路構成図で
ある。第６図は本発明で用いられる選択器の回路図を示
している。第７図は第５図で示す回路の通常動作時のタ
イム・チャート、第８図は第５図の回路の診断動作時の
タイム・チャートである。 第９図は第３図の回路に本発明を適用した回路図であ
る。 第10図は第５図の回路に対する０サイクル・テストの手
順を示すフローチャート、第11図は第９図の回路に対す
る０サイクル・テストの手順を示すフローチャートであ
る。 100〜120……組合せ回路 201〜203……ラッチ 211〜223……スキャン機能付きラッチ 710〜730……外部入力端子 740……外部出力端子 ３……選択器 300……アドレス・デコーダ
２図は第１図の回路にシフト・スキャン回路を付加した
回路図、第３図は第１図の回路にランダム・スキャン回
路を付加した回路図である。第４図は第２図の回路にお
けるラッチをマスタ・スレーブ化した回路である。 第５図は第２図の回路に本発明を適用した回路構成図で
ある。第６図は本発明で用いられる選択器の回路図を示
している。第７図は第５図で示す回路の通常動作時のタ
イム・チャート、第８図は第５図の回路の診断動作時の
タイム・チャートである。 第９図は第３図の回路に本発明を適用した回路図であ
る。 第10図は第５図の回路に対する０サイクル・テストの手
順を示すフローチャート、第11図は第９図の回路に対す
る０サイクル・テストの手順を示すフローチャートであ
る。 100〜120……組合せ回路 201〜203……ラッチ 211〜223……スキャン機能付きラッチ 710〜730……外部入力端子 740……外部出力端子 ３……選択器 300……アドレス・デコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石山 俊 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 宮本 俊介 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (3)
- 【請求項１】１つ以上のシステムデータ外部入力端子
と、テストデータ外部入力端子と、システムデータ外部
出力端子と、テストデータ外部出力端子とを有する故障
診断機能を有する論理回路であって、 データ入力端子とデータ出力端子とを有する複数の組み
合わせ回路が、前記１つ以上のシステムデータ外部入力
端子とシステムデータ外部出力端子との間に、所定の入
出力論理を構成するように接続されている故障診断機能
を有する論理回路において、 複数のシステムクロック信号と、第１および第２のスキ
ャンクロック信号と、第１および第２のモード信号とが
入力されるとともに、 前記複数のシステムクロック信号の中１つのシステムク
ロック信号に応答してデータ入力端子に入力されるデー
タ、または、第１のスキャンクロック信号に応答してス
キャンデータ入力端子に入力されるデータを取り込みデ
ータ出力端子から出力する複数の第１のラッチ回路と、 第２のスキャンクロック信号に応答してデータ入力端子
に入力されるデータを取り込みデータ出力端子から出力
する複数の第２のラッチ回路と、 第１あるいは第２のモード信号に応答して第１、あるい
は、第２のデータ入力端子に入力されるデータを選択し
てデータ出力端子に出力する複数の選択器とを備え、 かつ、前記システムデータ外部入力端子、および、その
データ出力端子がシステムデータ外部出力端子に接続さ
れる組み合わせ回路を除くそれぞれの組み合わせ回路の
各データ出力端子に、それぞれ、第１のラッチ回路のデ
ータ入力端子を接続し、 また、それぞれの第１のラッチ回路の各データ出力端子
に、それぞれ、第２のラッチ回路のデータ入力端子を接
続し、 また、それぞれの第１のラッチ回路の各データ出力端子
と、それぞれの第２のラッチ回路の各データ出力端子と
に、それぞれ、選択器の第１のデータ入力端子と第２の
データ入力端子とを接続し、 また、それぞれの選択器の各データ出力端子に、それぞ
れ、後続する組み合わせ回路の各データ入力端子を接続
し、 さらに、前記テストデータ外部入力端子とテストデータ
外部出力端子とが、各第１のラッチ回路、各第２のラッ
チ回路および各選択器を介して結合されるように、前記
システムデータ外部入力端子に接続される第１のラッチ
回路のスキャンデータ入力端子にテストデータ外部入力
端子を接続し、また、各選択器のデータ出力端子を、そ
れぞれ、後続する第１のラッチ回路のスキャンデータ入
力端子、あるいは、テストデータ外部出力端子に接続す
ること特徴とする故障診断機能を有する論理回路。 - 【請求項２】請求項１に記載された故障診断機能を有す
る論理回路において、 通常モードにおいて、複数のシステムクロック信号を複
数の第１のラッチ回路に選択的に入力し、また、第１の
モード信号を複数の選択器に入力することにより、各組
み合わせ回路の出力データを、各組み合わせ回路のデー
タ出力端子に接続される第１のラッチ回路と、当該第１
のラッチ回路のデータ出力端子に接続される選択器とを
介して、それぞれ、復続する組み合わせ回路に入力し、 また、テストモードにおいて、前記第１および第２のス
キャンクロック信号を、複数の第１のラッチ回路、およ
び、複数の第２のラッチ回路に選択的に入力し、また、
第２のモード信号を複数の選択器に入力し、かつ、テス
トデータをテストデータ入力外部端子から入力すること
により、テストデータを複数の組み合わせ回路の中の特
定の組み合わせ回路に入力し、 また、複数のシステムクロック信号の中の１つのシステ
ムクロック信号を、前記特定の組み合わせ回路のデータ
出力端子に接続される第１のラッチ回路に入力し、ま
た、第２のスキャンクロック信号を、当該第１のラッチ
回路のデータ出力端子に接続される第２のラッチ回路に
入力することにより、前記特定の組み合わせ回路の出力
データを、前記特定の組み合わせ回路のデータ出力端子
に接続される第１のラッチ回路、当該第１のラッチ回路
のデータ出力端子に接続される第２のラッチ回路を介し
て、当該第１のラッチ回路のデータ出力端子に第１のデ
ータ入力端子が接続される選択器に出力し、さらに、そ
れぞれ、後続する第１のラッチ回路、第２のラッチ回路
および選択器を介してテストデータ外部出力端子に出力
することを特徴とする故障診断機能を有する論理回路。 - 【請求項３】１つ以上のシステムデータ外部入力端子
と、テストデータ外部入力端子と、システムデータ外部
出力端子と、テストデータ外部出力端子とを有する故障
診断機能を有する論理回路であって、 データ入力端子とデータ出力端子とを有する複数の組み
合わせ回路が、前記１つ以上のシステムデータ外部入力
端子とシステムデータ外部出力端子との間に、所定の入
出力論理を構成するように接続されている故障診断機能
を有する論理回路において、 複数のシステムクロック信号と、第１および第２のスキ
ャンクロック信号と、第１および第２のモード信号とが
入力されるとともに、 前記複数のシステムクロック信号の中１つのシステムク
ロック信号に応答してデータ入力端子に入力されるデー
タ、または、第１のスキャンクロック信号に応答してス
キャンデータ入力端子に入力されるデータを取り込みデ
ータ出力端子から出力する複数の第１のラッチ回路と、 第２のスキャンクロック信号に応答してデータ入力端子
に入力されるデータを取り込みデータ出力端子から出力
する複数の第２のラッチ回路と、 第１あるいは第２のモード信号に応答して第１、あるい
は、第２のデータ入力端子に入力されるデータを選択し
てデータ出力端子に出力する複数の選択器と、 前記複数の第１のラッチ回路を選択するための複数のア
ドレス信号を出力するアドレスデコーダと、 複数の第１のゲード回路と、 複数の第２のゲード回路とを備え、 かつ、前記システムデータ外部入力端子、および、その
データ出力端子がシステムデータ外部出力端子に接続さ
れる組み合わせ回路を除くそれぞれの組み合わせ回路の
各データ出力端子に、それぞれ、第１のラッチ回路のデ
ータ入力端子を接続し、 また、それぞれの第１のラッチ回路の各データ出力端子
に、それぞれ、第２のラッチ回路のデータ入力端子を接
続し、 また、それぞれの第１のラッチ回路の各データ出力端子
と、それぞれの第２のラッチ回路の各データ出力端子と
に、それぞれ、選択器の第１のデータ入力端子と第２の
データ入力端子とを接続し、 また、それぞれの選択器の各データ出力端子に、それぞ
れ、後続する組み合わせ回路の各データ入力端子を接続
し、 また、前記テストデータ外部入力端子に、それぞれ、各
第１のラッチ回路のスキャンデータ入力端子を接続し、 また、前記第１のスキャンクロック信号を、各第１のラ
ッチ回路を選択するためのアドレス信号と前記第１のス
キャンクロック信号とが、それぞれ、入力される各第１
のゲート回路を介して、各第１のラッチ回路に入力し、 また、各選択器の出力信号を、各第１のラッチ回路を選
択するためのアドレス信号と各選択器の出力信号とが、
それぞれ、入力される各第２のゲート回路を介して、前
記テストデータ出力外部端子に出力することを特徴とす
る故障診断機能を有する論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285517A JPH0782071B2 (ja) | 1984-12-24 | 1985-12-20 | 故障診断機能を有する論理回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59-270877 | 1984-12-24 | ||
| JP27087784 | 1984-12-24 | ||
| JP60285517A JPH0782071B2 (ja) | 1984-12-24 | 1985-12-20 | 故障診断機能を有する論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61269084A JPS61269084A (ja) | 1986-11-28 |
| JPH0782071B2 true JPH0782071B2 (ja) | 1995-09-06 |
Family
ID=26549429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285517A Expired - Lifetime JPH0782071B2 (ja) | 1984-12-24 | 1985-12-20 | 故障診断機能を有する論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782071B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2614345B2 (ja) * | 1990-04-20 | 1997-05-28 | 株式会社東芝 | スキャンフリップフロップ |
-
1985
- 1985-12-20 JP JP60285517A patent/JPH0782071B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61269084A (ja) | 1986-11-28 |
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