JPS59211146A - スキヤンイン方法 - Google Patents
スキヤンイン方法Info
- Publication number
- JPS59211146A JPS59211146A JP58085342A JP8534283A JPS59211146A JP S59211146 A JPS59211146 A JP S59211146A JP 58085342 A JP58085342 A JP 58085342A JP 8534283 A JP8534283 A JP 8534283A JP S59211146 A JPS59211146 A JP S59211146A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- data
- scan chain
- flip
- chain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は論理回路のフリップフロップ回路等にデータを
入力するシフトレジスタ方式によるスキャンインアウト
回路（でおけるスキャンイン方法に関する。
入力するシフトレジスタ方式によるスキャンインアウト
回路（でおけるスキャンイン方法に関する。
（ｂ） 技術の背景
近年半導体技術特に集積化技術の進歩に伴い大規模集積
回路素子（ＬＳＩ）が提供されるようになり、該ＬＳＩ
を多数使用ｌ−てデータ処理装置が構成されるようにな
った。
回路素子（ＬＳＩ）が提供されるようになり、該ＬＳＩ
を多数使用ｌ−てデータ処理装置が構成されるようにな
った。
これ等のＬＳＩを構成する論理回路はナンドまたは／お
よびノアのような組合せ回路素子と更にこれ等を複数個
組合せて得られるレジスタ、ラッチ、フリップフロップ
回路（ＦＦ）のよう外順序回路素子の多数を回路設計に
基いて相互接続されている。またこれ等のＬＳＩおよび
ＬＳＩを多数使用した装置の診断および故障位置指摘を
容易にするためにＬＳＩを構成するＦＦの保持するデー
タを読出す（スキャンアウト）と共に任意のＦＦに期待
するデータを１．込む（スキャンイン）機能が論理回路
に導入されている。こ＼では論理回路のＦＦをシリアル
に接続１．シフトクロックによりデータを入出力するシ
フトレジスタ方式によるスキャンインアウト回路のセキ
ャンイン方法に関する０ （ｅ） 従来技術と問題点 従来よりシフトレジスタ方式によるスキャンアウト動作
は他のマルチプレックス方式のそれが論理回路における
ＦＦをアドレスデコーダに入力するアドレス信号によっ
て遂−選択してスキャンイン動作を行い、ＦＦの保持す
るデータを同様にマルチプレクサにより逐一選択してス
キャンアウト動作を実行するのと異り、論理回路におけ
る例えばｌＬＳＩにおけるＦＦ’をすべてシリアルに接
続してシフト動作によりスキャンインアウト動作とする
ので、Ｉ、ＳＩまたは装置の種類によってシリアルに接
続するＦＦＯ数即ちスキャンチェーンの長さが異なる。
よびノアのような組合せ回路素子と更にこれ等を複数個
組合せて得られるレジスタ、ラッチ、フリップフロップ
回路（ＦＦ）のよう外順序回路素子の多数を回路設計に
基いて相互接続されている。またこれ等のＬＳＩおよび
ＬＳＩを多数使用した装置の診断および故障位置指摘を
容易にするためにＬＳＩを構成するＦＦの保持するデー
タを読出す（スキャンアウト）と共に任意のＦＦに期待
するデータを１．込む（スキャンイン）機能が論理回路
に導入されている。こ＼では論理回路のＦＦをシリアル
に接続１．シフトクロックによりデータを入出力するシ
フトレジスタ方式によるスキャンインアウト回路のセキ
ャンイン方法に関する０ （ｅ） 従来技術と問題点 従来よりシフトレジスタ方式によるスキャンアウト動作
は他のマルチプレックス方式のそれが論理回路における
ＦＦをアドレスデコーダに入力するアドレス信号によっ
て遂−選択してスキャンイン動作を行い、ＦＦの保持す
るデータを同様にマルチプレクサにより逐一選択してス
キャンアウト動作を実行するのと異り、論理回路におけ
る例えばｌＬＳＩにおけるＦＦ’をすべてシリアルに接
続してシフト動作によりスキャンインアウト動作とする
ので、Ｉ、ＳＩまたは装置の種類によってシリアルに接
続するＦＦＯ数即ちスキャンチェーンの長さが異なる。
従ってこれ等のＬＳＩまたは装置（以下モデル）におけ
るスキャンチェーンの指定位置における単数または検数
ＯＦＦに選択的にスキャンインを実行するためには、該
スキャンチェーンとけ別のスキャンインアウトを制御す
る手段例えば試験装置を用意し、該装置は予めモデルの
スキャンチェーン長を把握してスキャンチェーン長に対
応して書込み読出しが可能のデータ保持手段とシフト制
御手段を備えなければならなかった。
るスキャンチェーンの指定位置における単数または検数
ＯＦＦに選択的にスキャンインを実行するためには、該
スキャンチェーンとけ別のスキャンインアウトを制御す
る手段例えば試験装置を用意し、該装置は予めモデルの
スキャンチェーン長を把握してスキャンチェーン長に対
応して書込み読出しが可能のデータ保持手段とシフト制
御手段を備えなければならなかった。
即ちスキャンインアウト制御手段側では例えばデータ保
持手段をシフトレジスタによればモデル毎のスキャンチ
ェーン長に対応してシフトレジスタのチェーン長を合致
させるようにその都度変更するか、シフトクロックの数
を勘案して制御方法を変更する煩わしさが存在しコスト
高になる欠点があった。
持手段をシフトレジスタによればモデル毎のスキャンチ
ェーン長に対応してシフトレジスタのチェーン長を合致
させるようにその都度変更するか、シフトクロックの数
を勘案して制御方法を変更する煩わしさが存在しコスト
高になる欠点があった。
一方制御装置等を使用せずに指示ＯＦＦ位置に所望のデ
ータビットを設定し且他のＦＦに保持するデータを破壊
することなくスキャンインする方法としてはスキャンイ
ンする全データをその都度３− 作成する手段しかなく手数がか＼り過ぎる欠点があった
。
ータビットを設定し且他のＦＦに保持するデータを破壊
することなくスキャンインする方法としてはスキャンイ
ンする全データをその都度３− 作成する手段しかなく手数がか＼り過ぎる欠点があった
。
（ｄ） 発明の目的
本発明の目的は上記の欠点を除去するため外部に試験装
置等の手段を別設備えることなく Ｌ Ｓ、 Ｉを構成
する論理回路のスキャンチェーンにおける指定ＯＦＦに
ついて選択的にスキャンインする手段を提供しようとす
るものである。
置等の手段を別設備えることなく Ｌ Ｓ、 Ｉを構成
する論理回路のスキャンチェーンにおける指定ＯＦＦに
ついて選択的にスキャンインする手段を提供しようとす
るものである。
（、） 発明の構成
この目的は、複数のフリップフロップをシリアルに接続
してスキャンチェーンを構成Ｉ−スキャンチェーンをシ
フトクロックによシシフトしてデータを入出力するシフ
トレジスタ方式によるスキャンインアウトシステムにお
いて、外部よシ入力すヘキデータまたは該スキャンチェ
ーンのスキャンアウトデータをビット毎に選択してスキ
ャンチェーンに入力する選択手段を備えてなシ、選択手
段をしてシフトクロックに同期しつ＼スキャンチェーン
のフリップフロップにおいて入力データにより書替え位
置となるフリップフロップに対応して＝４− 人力データピットを選択せしめ、データが固定となるフ
リップフロップに対応してスキャンアウトデータビット
を選択せしめてスキャンチェーンのデータを一巡シフト
し、スキャンチェーンにおいて指定するフリップフロッ
プにデータをスキャンインすることを特徴とするシフト
レジスタ方式のスキャンインアウトシステムｌ＋ｆ：お
けるスキャンイン方法を提供することによって達成する
ことが出来る。
してスキャンチェーンを構成Ｉ−スキャンチェーンをシ
フトクロックによシシフトしてデータを入出力するシフ
トレジスタ方式によるスキャンインアウトシステムにお
いて、外部よシ入力すヘキデータまたは該スキャンチェ
ーンのスキャンアウトデータをビット毎に選択してスキ
ャンチェーンに入力する選択手段を備えてなシ、選択手
段をしてシフトクロックに同期しつ＼スキャンチェーン
のフリップフロップにおいて入力データにより書替え位
置となるフリップフロップに対応して＝４− 人力データピットを選択せしめ、データが固定となるフ
リップフロップに対応してスキャンアウトデータビット
を選択せしめてスキャンチェーンのデータを一巡シフト
し、スキャンチェーンにおいて指定するフリップフロッ
プにデータをスキャンインすることを特徴とするシフト
レジスタ方式のスキャンインアウトシステムｌ＋ｆ：お
けるスキャンイン方法を提供することによって達成する
ことが出来る。
（ｆ） 発明の実施例
以下図面を参照しつ＼本発明の一実施例について説明す
る。
る。
第１図は本発明の一実施例におけるスキャンイン方法の
ブロック図および第２図はその選択器片ｐｘ）の回路接
続図を示す。
ブロック図および第２図はその選択器片ｐｘ）の回路接
続図を示す。
図において１は２人力１出力の選択器（ＭＰＸ）、２は
スキャンチェーン、ＦＦ、〜ｎはスキャンチェーンを構
成するｎ個ＯＦＦ、更にＡＮＤはアンド回路、ＯＲはオ
ア回路およびＩＮＶは否定回路である。
スキャンチェーン、ＦＦ、〜ｎはスキャンチェーンを構
成するｎ個ＯＦＦ、更にＡＮＤはアンド回路、ＯＲはオ
ア回路およびＩＮＶは否定回路である。
第１図の構成でＭＰＸＩのない！ｆたはＭＰＸｌのセレ
クト人力Ｓを１に固定し７た状態では従来の論理回路Ｋ
＄−＃ｊるスキャンチェーン２だけの構成に等シく、
スキャンインデータはシフトクロックの１クロツク毎に
ＦＦｎ”ＦＦ、に向ってＩＦＦ毎にデータをシフトして
ｎクロックでｎビットのスキャンインデータはそれぞれ
ＦＦ、〜ｎにスキャンインされる。また同様にＦＦ、−
ｎに保持されたデータｊ＜ｔ ｎクロックでスキャンア
ウトされる従来のスキャンインアウトに変りけない０こ
＼でＭＰＸｌのセレクト入力をＯとしてシフトクロック
ｎクロックを印加すわばＦＦ、〜ｎのデータはその保持
データを変えることなく１巡して元の状態に戻る。
クト人力Ｓを１に固定し７た状態では従来の論理回路Ｋ
＄−＃ｊるスキャンチェーン２だけの構成に等シく、
スキャンインデータはシフトクロックの１クロツク毎に
ＦＦｎ”ＦＦ、に向ってＩＦＦ毎にデータをシフトして
ｎクロックでｎビットのスキャンインデータはそれぞれ
ＦＦ、〜ｎにスキャンインされる。また同様にＦＦ、−
ｎに保持されたデータｊ＜ｔ ｎクロックでスキャンア
ウトされる従来のスキャンインアウトに変りけない０こ
＼でＭＰＸｌのセレクト入力をＯとしてシフトクロック
ｎクロックを印加すわばＦＦ、〜ｎのデータはその保持
データを変えることなく１巡して元の状態に戻る。
従って例えばＦＦ１にデータ１を、ＦＦ、にデータＯを
スキャンインしたいときけ予め１×０×・・・・×のｎ
ビットからなるスキャンインデータを用意してＭＰＸＩ
のデータ人力Ａに印加しシフトクロックに同期してＭＰ
ＸＩのセレクト入力に１０１０・・・を印加してシフト
クロックｎクロックによりスキャンチェーン２を１巡さ
せればＦＦ、には１がまたＦＦ、にはＯがスキャンイン
され、ＦＦｌ、ＦＦ３を除く他のＦＦはその保持データ
を変えること々〈１巡して元に戻シ、指定位置のＦＦに
スキャンインすることが出来る。尚スキャンインデータ
のｘ印は０，１何れでも良い。またスキャンアウトにつ
いては必要によ！ＩＭＰＸＩのセレクト入力を０，１の
何れかに設定してシフトクロックを印加すればスキャン
アウト出来ることには従来と変セはない。
スキャンインしたいときけ予め１×０×・・・・×のｎ
ビットからなるスキャンインデータを用意してＭＰＸＩ
のデータ人力Ａに印加しシフトクロックに同期してＭＰ
ＸＩのセレクト入力に１０１０・・・を印加してシフト
クロックｎクロックによりスキャンチェーン２を１巡さ
せればＦＦ、には１がまたＦＦ、にはＯがスキャンイン
され、ＦＦｌ、ＦＦ３を除く他のＦＦはその保持データ
を変えること々〈１巡して元に戻シ、指定位置のＦＦに
スキャンインすることが出来る。尚スキャンインデータ
のｘ印は０，１何れでも良い。またスキャンアウトにつ
いては必要によ！ＩＭＰＸＩのセレクト入力を０，１の
何れかに設定してシフトクロックを印加すればスキャン
アウト出来ることには従来と変セはない。
（ｇ′）発明の詳細
な説明したように本発明によれは論理回路のスキャンチ
ェーンにおける指定のＦＦについて試験装置等により複
雑な手段を用いることなく、選択的にスキャンインデー
タをスキャンイン出来るので有用である。
ェーンにおける指定のＦＦについて試験装置等により複
雑な手段を用いることなく、選択的にスキャンインデー
タをスキャンイン出来るので有用である。
第１図は本発明の一実施例におけるスキャンイン方法の
ブロック図および第２図ぽその選択器の回路接続図を示
す。図において１は選択器（ＭＰＸ）、２はスキャンチ
ェーンおよびＦＦｔ〜ｎはフリップフロップ（ＦＦ）で
ある。
ブロック図および第２図ぽその選択器の回路接続図を示
す。図において１は選択器（ＭＰＸ）、２はスキャンチ
ェーンおよびＦＦｔ〜ｎはフリップフロップ（ＦＦ）で
ある。
Claims (1)
- 複数のフリップフロップをシリアルに接続してスキャン
チェーンを構成しスキャンチェーンをシフトクロックに
よりシフトしてデータを入出力するシフトレジスタ方式
によるスキャンインアウトシステムにおいて、外部より
入力すべきデータ寸たけ該スキャンチェーンのスキャン
アウトデータをビット毎に選択してスキャンチェーンに
入力する選択手段を備えてなり、選択手段をしてシフト
クロックに同期しつ＼スキャンチェーンのフリップフロ
ップにおいて入力データにより書替え位置と々るフリッ
プフロップに対応して入力データビットを選択せしめ、
データが固定となるフリップフロップに対応してスキャ
ンアウトデータビットを選択せしめてスキャンチェーン
のデータを一巡シフトし、スキャンチェーンにおいて指
定するフリップフロップにデータをスキャンインするこ
とを特徴とするシフトレジスタ方式のスキャンインアウ
トシステムにおけるスキャンイン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085342A JPS59211146A (ja) | 1983-05-16 | 1983-05-16 | スキヤンイン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085342A JPS59211146A (ja) | 1983-05-16 | 1983-05-16 | スキヤンイン方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59211146A true JPS59211146A (ja) | 1984-11-29 |
Family
ID=13855977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58085342A Pending JPS59211146A (ja) | 1983-05-16 | 1983-05-16 | スキヤンイン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211146A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61218963A (ja) * | 1985-03-26 | 1986-09-29 | Toshiba Corp | 論理回路 |
| JPH01170873A (ja) * | 1987-12-25 | 1989-07-05 | Nec Corp | ディジタル回路の試験回路 |
| JPH0365671A (ja) * | 1989-08-02 | 1991-03-20 | Nec Corp | 半導体集積回路 |
| KR100468675B1 (ko) * | 1997-07-25 | 2005-03-16 | 삼성전자주식회사 | 스태틱램자기테스트회로의어드레스발생기및어드레스발생방법 |
| WO2007100054A1 (ja) * | 2006-03-02 | 2007-09-07 | National University Corporation Chiba University | 半導体集積回路 |
-
1983
- 1983-05-16 JP JP58085342A patent/JPS59211146A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61218963A (ja) * | 1985-03-26 | 1986-09-29 | Toshiba Corp | 論理回路 |
| JPH01170873A (ja) * | 1987-12-25 | 1989-07-05 | Nec Corp | ディジタル回路の試験回路 |
| JPH0365671A (ja) * | 1989-08-02 | 1991-03-20 | Nec Corp | 半導体集積回路 |
| KR100468675B1 (ko) * | 1997-07-25 | 2005-03-16 | 삼성전자주식회사 | 스태틱램자기테스트회로의어드레스발생기및어드레스발생방법 |
| WO2007100054A1 (ja) * | 2006-03-02 | 2007-09-07 | National University Corporation Chiba University | 半導体集積回路 |
| JPWO2007100054A1 (ja) * | 2006-03-02 | 2009-07-23 | 国立大学法人 千葉大学 | 半導体集積回路 |
| JP4769951B2 (ja) * | 2006-03-02 | 2011-09-07 | 国立大学法人 千葉大学 | 半導体集積回路 |
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