JP4769951B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に、出荷前の動作検査（以下「テスト」という。）に好適な技術に関する。

半導体集積回路の出荷前のテストは欠かすことのできないものである。一般的にこの種のテストは、通常の動作のための回路のほか、テスト用の回路を予め半導体集積回路に組み込んでおくことにより実現される。

この予め半導体集積回路に組み込まれるテスト用の回路の例としては、例えばスキャン回路が挙げられる。スキャン回路とは、例えば、テストの対象となる回路（以下「テスト対象回路」という。）内のフリップフロップを数珠繋ぎにした構成となっており、このテストは、外部装置からテストパターンを半導体集積回路のテスト対象回路に入力し、テスト対象回路を動作させ、外部装置（以下「テスト装置」という。）でこの結果を取り出し解析することで行われる。なお上記に関連するいわゆる２パターンテストに関するものとして、例えば下記非特許文献１がある。

Ｂｕｌｅｎｔ Ｉ．Ｄｅｒｖｉｓｏｕｇｌｕら、"Ｄｅｓｉｇｎ ｆｏｒ ｔｅｓｔａｂｉｌｉｔｙ：ｕｓｉｎｇ ｓｃａｎｐａｔｈ ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ ｐａｔｈ−ｄｅｌａｙ ｔｅｓｔ ａｎｄ ｍｅａｓｕｒｅｍｅｎｔ"、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｓｔ Ｃｏｎｆｅｒｅｎｃｅ、１９９１年１０月、３６５頁〜３７４頁

しかしながら、テストパターンを入力するためのテスト装置は非常に効果であり、頻繁に買い替えることはできず、現場では低速なテスト装置を使用せざるを得ない場合も多い。このような場合、短時間で多くのデータを半導体集積回路に入力することはできず、テストを十分正確に行うことができないといった課題がある。

そこで、本発明の目的は、上記課題を鑑み、低速なテスト装置を用いた場合であっても高速な２パターンテストが実施可能な半導体集積回路を提供することを目的とする。

上記課題に鑑み本発明者らが鋭意検討を行ったところ、いわゆる２パターンテストを実施する場合、まず１パターン目のテストパターンを与え、続いて２パターン目のテストパターンを与えるが、多くの２パターンテストにおいて、２パターン目のテストパターンはほぼ一致し（９０％程度）、重複するデータを２度送るという事態も生じていること、これが低速なテスト装置を用いる場合特に大きな負担、大きな時間のロスとなっていることに着目し、更にこの課題を効率的に解決すべく検討を行ったところ、本発明を完成するに至った。

即ち、上記課題を解決する一手段としての半導体集積回路は、遷移位置指示回路と、前記遷移位置指示回路の出力に接続される排他的論理和ゲートと、前記排他的論理和ゲートの出力に接続されるマルチプレクサと、前記マルチプレクサの出力に接続されるテスト対象回路と、を有し、前記排他的論理和ゲートは、前記テスト対象回路の出力にも接続されている。

また、この手段において、限定されるわけではないが、マルチプレクサは、半導体集積回路外部のテスト装置の出力に接続可能であることも望ましい態様である。

また、この手段において、限定されるわけではないが、前記遷移位置指示回路は、レジスタと、カウンタと、前記レジスタの出力と前記カウンタの出力を比較する比較器と、を有して構成されていることも望ましい態様である。

また、上記課題を解決する他の一手段に係る半導体集積回路は、テストパターン伸長回路と、遷移位置情報伸長回路と、前記遷移位置情報伸長回路の出力に接続された遷移位置指示回路と、前記遷移位置指示回路の出力に接続される排他的論理和ゲートと、前記排他的論理和ゲートの出力と前記テストパターン伸長回路の出力に接続されたマルチプレクサと、前記マルチプレクサの出力に接続されるテスト対象回路と、を有し、前記排他的論理和ゲートは、前記テスト対象回路の出力にも接続されている。

また、上記手段において、限定されるわけではないが、前記テスト対象回路の出力に接続されたテスト応答圧縮回路、を有することも望ましい態様である。

また、上記手段において、前記遷移位置指示回路は、レジスタと、カウンタと、前記レジスタの出力と前記カウンタの出力を比較する比較器と、を有して構成されていることも望ましい態様である。

以上、本発明により低速なテスト装置を用いた場合であっても高速な２パターンテストが実施可能な半導体集積回路を提供することができる。

以下、本発明の実施形態について図面を用いて説明する。但し、本発明は多くの異なる形態による実施が可能であり、以下に示す実施形態にのみ限定されるわけではない。

（実施形態１）
図１は、本実施形態に係る半導体集積回路の機能ブロック図である。図１に示すとおり、本半導体集積回路１は、遷移位置指示回路２と、この遷移位置指示回路２の出力に接続される排他的論理和ゲート３と、この排他的論理和ゲート３の出力に接続されるマルチプレクサ４と、このマルチプレクサ４の出力に接続されるテスト対象回路５と、を有しており、テスト対象回路５の出力は排他的論理和ゲート３にも接続されている。また、テスト対象回路５は、外部のテスト回路６に接続可能であって、テスト回路５の出力は、外部のテスト回路６に接続されている。

遷移位置指示回路２は、外部のテスト装置６と接続可能であって、外部のテスト装置６からの遷移位置情報に基づき差分情報を作成、出力するものである。遷移位置指示回路２の構成は、上記機能を奏する限りにおいて特段限定されるわけではないが、例えば図２で示すように、外部のテスト装置６の出力に接続されるレジスタ２１と、カウンタ２２と、レジスタ２１の出力とカウンタ２２の出力に接続される比較器２３と、を有して構成されている。なお、この場合において排他的論理和ゲート３は、比較器２３の出力に接続されている。

レジスタ２１は、遷移位置情報を記憶し、比較器２３にこれを出力する。また、カウンタ２２は、ビット数をカウントし、この結果を比較器２３に出力する。更に、比較器２３は、レジスタ２１及びカウンタ２２の出力に基づき、比較処理を行い、差分情報として出力する。

排他的論理和ゲート３は、遷移位置指示回路２と、テスト対象回路５の出力に接続されており、テスト対象回路５と遷移位置指示回路２からの出力に基づき２パターン目のテストパターンを作成し、出力する。より具体的には、遷移位置指示回路が出力する差分情報と、テスト対象回路が出力するテスト応答（１パターン目のテストパターン）に基づき、２パターン目のテストパターンを作成しマルチプレクサ４に出力する。

マルチプレクサ４は、外部のテスト装置６の出力又は排他的論理和ゲート３の出力の何れか一方を選択し、テスト対象回路５へ出力するものであって、出力すべきテストパターンのパターンに応じて選択を行う。より具体的には、マルチプレクサ４は、テスト装置からのテストパターンと、排他的論理和ゲート３から出力される２パターン目のテストパターンのいずれかを選択する。

テスト対象回路５は、上記のとおり、半導体集積回路としての機能を十分に奏しているか否かの動作のテストの対象となる回路であって、直列に接続された複数のフリップフロップ５１ａ、５１ｂ、５１ｃを数構成されている（もちろん、テスト対象回路５におけるフリップフロップの数等は半導体集積回路に応じて異なるものであって、限定されない。）。また、テスト対象回路には、２パターンテストを行うためのテスト回路が内蔵されており、たとえば図３に示すような数珠繋ぎにされたフリップフロップとなっている（なお図中、伸張テストパターンはＳＣＡＮ ＩＮ１より入力され、テスト応答はＳＣＡＮ ＯＵＴ１から出力される）。もちろん、２パターンテストを行うための回路は種々のものが採用可能であり、これに限定されるものでないことは言うまでもない。

テスト装置６は、半導体集積回路１に接続可能である。より具体的には半導体集積回路１におけるマルチプレクサ４と遷移位置指示回路２、及びテスト対象回路５と接続可能であり、マルチプレクサ４には１パターン目のテストパターンを、遷移位置指示回路２には遷移位置情報を出力し、テスト対象回路５からはテスト応答を受け取る。本実施形態においてテスト装置８は特段に制限されず、低速なテスト装置８であっても、高速なテストを行うことができるようになる。

次に、本半導体装置に対するテストの動作について説明する。ここでは２パターンテストについての説明を行う。

まず、テストに先立ち、本半導体集積回路１に対しテスト装置６を接続する。そして接続後、テスト装置６を起動し、マルチプレクサ４に対しては１パターン目のテストパターンを出力し、遷移位置指示回路２のレジスタ２１に対しては１パターン目のテストパターンと２パターン目のテストパターンとの異なる位置の情報（遷移位置情報）を出力する。

一方、遷移位置指示回路２においては、カウンタ２２がビット数を数え、比較器２３は、カウンタ２２が数えたビット数とレジスタ２１に格納された遷移位置情報とを比較し、一致する場合、「１」を出力する。

そして排他的論理回路３は、遷移位置指示回路が出力した値（差分情報）が「１」である場合、１パターン目のテストパターンを反転させて出力する。なお、１パターン目のテストパターンはテスト対象回路５からの出力と一致している。即ち、排他的論理和ゲート３は、差分情報と１パターン目のテストパターンに基づいて２パターン目のテストパターンを出力することとなる。なおこの２パターン目のテストパターンは、マルチプレクサ４を介してテスト対象回路に入力される。なおマルチプレクサ４は、まず１パターン目のテストパターンを選択してテスト対象回路５に入力し、全部の１パターン目のテストパターンが入力された後、２パターン目のテストパターンを選択してテスト対象回路５に入力する。

以上の構成により、本実施形態に係る半導体集積回路は、いわゆる２パターンテストにおいて、１パターン目のテストパターンのデータと、その差分に関する情報に基づき２パターン目のテストパターンを作成することができるようになるため、出力するテストパターンのデータ量を削減することができ、低速なテスト装置を用いた場合であっても、高速な２パターンテストを行うことができる。

（実施形態２）
本実施形態は、実施形態１とほぼ同様の構成であるが、外部のテスト装置６とマルチプレクサ４との間にテストパターン伸長回路７を、外部のテスト装置６と遷移位置指示回路２との間に遷移位置情報伸長回路８を、テスト対象回路５の出力とテスト装置６との間にテスト応答圧縮回路９と、を有している点が主に異なる。図４に、本実施形態に係る半導体集積回路の機能ブロック図を示す。

本実施形態において外部のテスト装置６は、１パターン目の圧縮されたテストパターンを半導体集積回路１におけるテストパターン伸長回路に出力する。そしてテストパターン伸長回路７はこの圧縮されたテストパターンを伸長し、マルチプレクサ４に出力する。また、テスト装置６は、圧縮された遷移位置情報を遷移位置情報伸長回路に出力し、遷移位置情報伸長回路８はこの圧縮された遷移位置情報８を伸長し、遷移位置指示回路２に出力する。これにより、本実施形態に係る半導体集積回路は、低速なテスト装置を用いた場合であっても、更に高速な２パターンテストを行うことができるようになる。なお、本実施形態においては、テスト応答の出力を圧縮するためのテスト応答圧縮回路も有しており、テスト装置において更に高速な処理が可能となっている。なお、本テスト応答圧縮回路７は、テストの解析速度の観点から設けておくことが望ましいが、半導体集積回路の内部でテスト結果の評価ができるなどの場合には、省略することも可能ではある。

以上の構成により、本実施形態に係る半導体集積回路は、いわゆる２パターンテストにおいて、１パターン目のテストパターンのデータと、その差分となるデータに基づき２パターン目のテストパターンを作成することができるようになるため、低速なテスト装置を用いた場合であっても、より高速な２パターンテストを行うことができる。

実施形態１に係る半導体集積回路の機能ブロック図である。 実施形態１に係る遷移位置指示回路の機能ブロックを示す図である。 実施形態１に係るテスト対象回路の一例を示す図である。 実施形態２に係る半導体集積回路の応用の一例を示す図である。

符号の説明

１…半導体集積回路、２…遷移位置指示回路、３…排他的論理和ゲート、４…マルチプレクサ、５…テスト対象回路、６…テスト装置、７…テストパターン伸長回路、８…遷移位置情報伸長回路、９…テスト応答圧縮回路、５１ａ、５１ｂ、５１ｃ…フリップフロップ

Claims (2)

1. 遷移位置指示回路と、
   前記遷移位置指示回路の出力に接続される排他的論理和ゲートと、
   前記排他的論理和ゲートの出力に接続されるマルチプレクサと、
   前記マルチプレクサの出力に接続される直列に接続された複数のフリップフロップを有するテスト対象回路と、を有し、
   前記排他的論理和ゲートは、前記テスト対象回路の前記直列に接続されたフリップフロップの出力にも接続されており、
   前記マルチプレクサは、半導体集積回路外部のテスト装置の出力に接続されており、
   前記遷移位置指示回路は、遷移位置情報を記憶するレジスタと、ビット数を数えるカウンタと、前記レジスタの出力と前記カウンタの出力を比較する比較器と、を有して構成されている半導体集積回路。
2. テストパターン伸長回路と、
   遷移位置情報伸長回路と、
   前記遷移位置情報伸長回路の出力に接続された遷移位置指示回路と、
   前記遷移位置指示回路の出力に接続される排他的論理和ゲートと、
   前記排他的論理和ゲートの出力と前記テストパターン伸長回路の出力に接続されたマルチプレクサと、
   前記マルチプレクサの出力に接続される直列に接続された複数のフリップフロップを有するテスト対象回路と、を有し、
   前記遷移位置指示回路は、遷移位置情報を記憶するレジスタと、ビット数を数えるカウンタと、前記レジスタの出力と前記カウンタの出力を比較する比較器と、を有し、
   前記排他的論理和ゲートは、前記テスト対象回路の前記直列に接続されたフリップフロップの出力にも接続されており、
   前記テスト対象回路の出力に接続されたテスト応答圧縮回路、を有する半導体集積回路。