JP4242741B2 - デバッグ用信号処理回路 - Google Patents
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Description
(実施の形態1)
以下に、本発明の実施の形態1によるデバッグ用信号処理回路を、図1を用いて説明する。
図1は、本発明の実施の形態1によるデバッグ用信号処理回路の構成を示すブロック図である。図1において、100は本発明のデバッグ用信号処理回路を含んだLSI、110はLSIの主機能を実現する論理回路、111は論理回路110内部に設けられている、LSI外部より書き換え可能なレジスタ、112〜117は論理回路110内部の複数のタイミング信号群あるいは複数の状態信号群から所定の信号群を選択する選択回路、118は論理回路110内部の複数の基準信号群から所定の信号群を選択する選択回路、120は論理回路110から出力された信号群から所定の信号を選択する選択ブロック、121はLSI外部より書き換え可能なレジスタ、122〜127は論理回路110から出力された信号群から所定の信号を選択する選択回路、130は論理回路110から出力された基準信号群から所定の基準信号を選択するタイミング生成ブロック、131はLSI外部より書き換え可能なレジスタ、132は論理回路110から出力された基準信号群から所定の基準信号を選択する選択回路、140は選択ブロック120から出力されたパラレルデータをタイミング生成ブロック130から出力されたタイミングでシリアルデータに変換する変換ブロック、141はLSI外部より書き換え可能なレジスタ、142は選択ブロック120から入力された信号群から所定の信号を選択する選択回路、143は選択回路142から出力されたパラレルデータをタイミング生成ブロック130から出力されたタイミングでシリアルデータに変換するパラシリ変換回路、150は変換ブロック140から出力された信号をLSI外部に出力する出力ブロックである。
以下に、本発明の実施の形態2によるデバッグ用信号処理回路を、図2を用いて説明する。
図2は、本実施の形態2によるデバッグ用信号処理回路の構成を示すブロック図である。図2において、160は選択ブロック120から入力されたデータを論理演算してトリガ信号を生成するトリガ信号生成ブロック、161はLSI外部より書き換え可能なレジスタ、162は選択ブロック120から出力されたデータを論理演算する論理演算回路である。本実施の形態2によるデバッグ用信号処理回路のその他の構成成分は、前述の実施の形態1によるデバッグ用信号処理回路の構成成分と同様なため、同様な符号を付してその説明を省略する。
さらに、本実施の形態2の出力ブロック150における外部出力ピンをLSIの専用出力ピンで実現することにより、LSIが実装された基板上であっても何の工夫もなくデバッグが可能である。また、出力ブロック150に、LSI外部から書き換え可能なレジスタを設けるようにすれば、該レジスタの保持している値をデコードすることにより、LSI既存の出力端子を用いて出力することもできる。これにより、デバッグ専用端子を設けなくてもデバッグが可能となり、デバッグ専用の外部ピンを削減することができる。
以下に、本発明の実施の形態3によるデバッグ用信号処理回路を、図3を用いて説明する。
図3は、本実施の形態3によるデバッグ用信号処理回路の構成を示すブロック図である。図3において、170は選択ブロック120から出力された複数のタイミング信号あるいは複数の状態信号の変化点を検出して信号処理を行う変化点反転ブロック、171はLSI外部より書き換え可能なレジスタ、172〜177は選択ブロック120の選択回路群122〜127から出力された信号から変化点を検出して信号処理を行う信号処理回路である。本実施の形態3によるデバッグ用信号処理回路のその他の構成成分は、前述の実施の形態1によるデバッグ用信号処理回路の構成成分と同様なため、同様な符号を付してその説明を省略する。
また、論理回路110、及び選択ブロック120にも、LSI外部から書き換え可能なレジスタ111、121を設けることで、該レジスタ111、121の保持している値をデコードすることにより、LSI動作中においても自由に当該回路又はブロックの出力信号を変更することができる。
さらに、本実施の形態3の出力ブロック150における外部出力ピンをLSIの専用出力ピンで実現することにより、LSIが実装された基板上であっても何の工夫もなくデバッグが可能である。また、出力ブロック150に、LSI外部から書き換え可能なレジスタを設けるようにすれば、該レジスタの保持している値をデコードすることにより、LSI既存の出力端子を用いて出力することもできる。これにより、デバッグ専用端子を設けなくてもデバッグが可能となり、デバッグ専用の外部ピンを削減することができる。
以下に、本発明の実施の形態4によるデバッグ用信号処理回路を、図4を用いて説明する。
図4は、本実施の形態4によるデバッグ用信号処理回路の構成を示すブロック図である。図4において、180は選択ブロック120から出力された複数のタイミング信号あるいは複数の状態信号の変化点を検出して信号処理を行うパルス幅変更ブロック、181はLSI外部より書き換え可能なレジスタ、182〜187は選択ブロック120の選択回路群122〜127から出力された信号から変化点を検出して信号処理を行う信号処理回路である。本実施の形態4によるデバッグ用信号処理回路のその他の構成成分は、前述の実施の形態1によるデバッグ用信号処理回路の構成成分と同様なため、同様な符号を付してその説明を省略する。
また、論理回路110、及び選択ブロック120にも、LSI外部から書き換え可能なレジスタ111、121を設けることで、該レジスタ111、121の保持している値をデコードすることにより、LSI動作中においても自由に当該回路又はブロックの出力信号を変更することができる。
さらに、本実施の形態4の出力ブロック150における外部出力ピンをLSIの専用出力ピンで実現することにより、LSIが実装された基板上であっても何の工夫もなくデバッグが可能である。また、出力ブロック150に、LSI外部から書き換え可能なレジスタを設けるようにすれば、該レジスタの保持している値をデコードすることにより、LSI既存の出力端子を用いて出力することもできる。これにより、デバッグ専用端子を設けなくてもデバッグが可能となり、デバッグ専用の外部ピンを削減することができる。
以下に、本発明の実施の形態5によるデバッグ用信号処理回路を、図5を用いて説明する。
図5は、本実施の形態5によるデバッグ用信号処理回路の構成を示すブロック図である。図5において、190は選択ブロック120から入力された信号のレベルと設定された値とを比較判別する信号レベル判別ブロック、191はLSI外部より書き換え可能なレジスタ、192は選択ブロック120から入力された信号レベルとレジスタ191で設定された値とを比較判別するレベル判別回路である。本実施の形態5によるデバッグ用信号処理回路のその他の構成成分は、前述の実施の形態1によるデバッグ用信号処理回路の構成成分と同様なため、同様な符号を付してその説明を省略する。
具体的には、例えば、レジスタの値が“101101” (LSB側から選択回路122、123、124、125、126、127と対応する)であった場合に、選択回路122の出力が“1”、選択回路123の出力が“1”、選択回路124の出力が“0”、選択回路125の出力が“1”、選択回路126の出力が“1”、選択回路127の出力が“0”であったとすると、レジスタ191の値と、選択回路122〜127からの出力値とが一致していないため、“0”がレベル判別結果信号として出力ブロック150に出力される。
これにより、レジスタ111、121の値を変更して所望の信号を信号レベル判定回路192に入力し、レジスタ191の値を所望の値に変更することによって、デバッグに必要な信号を容易に発生することが可能になる。レベル判定されたレベル判別結果信号は、出力ブロック150に入力され、LSI外部に出力される。
さらに、本実施の形態5の出力ブロック150における外部出力ピンをLSIの専用出力ピンで実現することにより、LSIが実装された基板上であっても何の工夫もなくデバッグが可能である。また、出力ブロック150に、LSI外部から書き換え可能なレジスタを設けるようにすれば、該レジスタの保持している値をデコードすることにより、LSI既存の出力端子を用いて出力することもできる。これにより、デバッグ専用端子を設けなくてもデバッグが可能となり、デバッグ専用の外部ピンを削減することができる。
110 論理回路
111、121、131、141、151、161、171、181、191 レジスタ
112〜118、122〜127、132、142 選択回路
120 選択ブロック
130 タイミング生成ブロック
140 変換ブロック
143 パラシリ変換回路
150 出力ブロック
160 トリガ信号生成ブロック
162 論理演算回路
170 変化点反転ブロック
172〜177、182〜187 信号処理回路
180 パルス幅変更ブロック
190 信号レベル判別ブロック
192 レベル判別回路
Claims (10)
- 所望の論理機能を実現する論理回路を含むLSIの機能をデバッグするために用いられる信号を加工するデバッグ用信号処理回路において、
前記論理回路から出力される複数のタイミング信号、又は複数の状態信号から、所定の信号を選択して出力する選択ブロックと、
LSI外部から書き換え可能なレジスタを備え、前記レジスタの値をデコードすることで、前記選択ブロックで選択された所定の信号毎に、変化点として検出するエッジの種類を設定し、この設定されたエッジの種類に基づいて、前記選択ブロックで選択された所定の信号毎に変化点を検出し、検出した変化点で前記所定の信号を加工して出力する信号変換ブロックと、
前記信号変換ブロックで変換された所定の信号を外部に出力する出力ブロックと、を備える、
ことを特徴とするデバッグ用信号処理回路。 - 請求項1に記載のデバッグ用信号処理回路において、
前記信号変換ブロックは、検出した変化点で前記所定の信号を反転して出力する、
ことを特徴とするデバッグ用信号処理回路。 - 請求項2に記載のデバッグ用信号処理回路において、
前記信号変換ブロックは、LSI外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、該信号変換ブロックにおける反転機能の実行をオン/オフする、
ことを特徴とするデバッグ用信号処理回路。 - 請求項1に記載のデバッグ用信号処理回路において、
前記信号変換ブロックは、検出した変化点で前記所定の信号のパルス幅を変更する、
ことを特徴とするデバッグ用信号処理回路。 - 請求項4に記載のデバッグ用信号処理回路において、
前記信号変換ブロックは、LSI外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、前記所定の信号毎のパルス幅の変化量を変更する、
ことを特徴とするデバッグ用信号処理回路。 - 請求項4に記載のデバッグ用信号処理回路において、
前記信号変換ブロックは、LSI外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、該信号変換ブロックにおけるパルス幅変更機能の実行をオン/オフする、
ことを特徴とするデバッグ用信号処理回路。 - 請求項1に記載のデバッグ用信号処理回路において、
前記選択ブロックは、LSI外部から書き換え可能なレジスタを備え、前記レジスタの値をもとに、前記論理回路から出力される複数のタイミング信号、又は複数の状態信号の選択を行う、
ことを特徴とするデバッグ用信号処理回路。 - 請求項1に記載のデバッグ用信号処理回路において、
前記論理回路は、
LSI外部から書き換え可能なレジスタと、
前記レジスタの値に応じて、複数のタイミング信号、複数の状態信号、又は複数の基準信号の選択を行う選択回路と、を備えた、
ことを特徴とするデバッグ用信号処理回路。 - 請求項1に記載のデバッグ用信号処理回路において、
前記出力ブロックは、デバッグ専用端子を用いて出力を行う、
ことを特徴とするデバッグ用信号処理回路。 - 請求項1に記載のデバッグ用信号処理回路において、
前記出力ブロックは、LSI外部から書き換え可能なレジスタを備え、
前記出力ブロックが、前記レジスタの値をデコードすることによりLSIの既存の出力端子を用いて出力を行う、
ことを特徴とするデバッグ用信号処理回路。
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