TWI252321B - Debug circuit - Google Patents

Description

1252321 九、發明說明： 【發明所屬技術領域】 本發明係除錯（debug)電路，特別是有關在LSI(大型積 體電路）之邏輯電路的動作異常時用以對LSI之邏輯電路的 時脈除錯之電路。 【先行技術】 因爲L S I通常爲極多數的電路作高密度聚集，所以不止 是在設計試作階段各電路之正常動作，在電路相互間之動作 也有保證之必要。特別是，對此等電路之信號線路上會伴隨 不可避免之傳播遲延等，所以有時係因信號的時脈（timing) 之不均而產生動作異常（不正常）。 在發生異常的場合時，係有執行除錯並究明其原因而加 以解決的必要。 在以往的L S I之動作異常時的除錯技法方面，係依據程 式之程序及LSI的外部端子由邏輯分析器（logic analyzer)等 之測定器的波形觀測所得之有限的資訊，而推定內部狀態以 判斷其狀態在邏輯上是否符合設計資料。 且，亦提案有將LSI的內部時脈信號事先對複數個選擇 電路輸入，再由L S I外部來將設定在暫存器之暫存器的値解 碼而對複數個選擇電路作輸入’依此而可將所期望的信號從 外部端子直接觀測之電路（例如，參照專利文獻1。）° 【專利文獻1】 曰本專利特開2000-259441號公報（第1-4頁，第1圖） 1252321 【發明所欲解決之課題】 然而，有關該以往的技術，在爲前者的場合時，因爲必 需依據很少的資訊來推定/假定L S I的內部狀態，所以具有 所謂的在LSI之動作異常原因的究明上要花費多的時間之問 題。又，在爲後者的場合時，因係將LSI內部的信號直接對 外部輸出，所以具有所謂的需要有多個用以解析原因之專用 外接腳的問題。再者，內部時脈信號大多爲高速動作的信 號，所以爲了在LSI外部作觀測，也有必需具備與其速度對 應的計測器之問題。又，以內部時脈信號單體而言，亦有 所謂的有時不能產生用以開始問題的解析之觸發（trigger)問 題。 本發明係用以解決上述之以往的問題而成者，係提供一 種除錯電路爲目的者，其具備有選擇電路及可從L S I外部重 寫之暫存器，且將邏輯電路內部之平行信號有效地選擇，再 變換爲串列信號，依此作成能以少的外接腳來觀測L S I內部 之複數個狀態。 又，本發明係以提供一種除錯電路爲目的，其係依據被 選擇之邏輯電路的內部信號而執行演算處理並輸入資料，依 此而可把在設計階段未設想的時脈之觸發信號在解析時加 以生成。 又，本發明係以提供一種除錯電路爲目的，其係檢測被 選擇之邏輯電路之內部的高速信號之變化點而使該信號反 轉，或者是變更該信號之脈寬，依此可將高速變化的信號比 較容易地取入而作觀測。 1252321 再者，本發明係以提供一種除錯電路爲目的，其係將被 選擇之邏輯電路的內部信號與由暫存器所設定的値作比 較，再將其結果對LSI外部作輸出，依此係能以少的外接腳 來解析L S I內部的異常資料。 【解決課題之手段】 爲解決該以往的課題，本發明之申請專利範圍第1項所 記載之除錯電路爲，於用以將包含有實現所期望的邏輯機 能之邏輯電路的LSI之機能加以除錯的除錯電路中，該除錯 電路之特徵爲具備：選擇單元，由該邏輯電路所輸出之複數 個時脈信號，或複數個狀態信號，選擇預定的信號以作輸出； 時脈生成單元，由該邏輯電路所輸出之複數個基準信號，選 擇預定的基準信號；變換單元，將該選擇單元所選擇之預定 的信號以該時脈生成單元所輸出之基準信號的時脈作平行 串列變換，再將既變換的串列信號作輸出；及輸出單元，將 該變換單元所輸出的串列信號對外部輸出。 依此，因爲能將平行信號變換爲串列信號而作輸出，所 以成爲能爲能以少的外接腳來觀測非常多的LSI內部狀態， 於L S I內部未組裝複雜電路之下，可比較簡單且精確地執行 除錯。 又，本發明之申請專利範圍第2項所記載之除錯電路爲 如申請專利範圍第1項之除錯電路，其中該時脈生成單元 係具備可由LSI外部重寫的暫存器，而依據該暫存器的値以 執行由該邏輯電路所輸出之複數個基準信號的選擇。 依此，在LSI動作中也可自由地變更該時脈生成單元之 1252321 輸出信號，且於L S I內部未組裝複雜電路之下，可比較簡單 且精確地執行除錯。 本發明之申請專利範圍第3項所記載之除錯電路爲如申 請專利範圍第1項之除錯電路，其中該變換單元係與輸出 該串列信號的時脈同步地輸出選通（strobe )信號。 依此，係可容易地判斷串列資料之有效範圍，且於LSI 內部未組裝複雜電路之下，可比較簡單且精確地執行除錯。 本發明之申請專利範圍第4項所記載之除錯電路爲如申 請專利範圍第1項之除錯電路，其中該變換單元係在該串列 信號之前或之後，或者是前後將預定的基準信號附加而輸 出。 依此，成爲可容易地判斷串列資料之有效範圍，且於 LSI內部未組裝複雜電路之下，可比較簡單且精確地執行除 錯。 本發明之申請專利範圍第5項所記載之除錯電路爲如申 請專利範圍第1項之除錯電路，其中該變換單元係具備由該 選擇單元所輸出的信號來選擇預定的信號之選擇電路，且僅 將該選擇電路所選擇之信號作平行串列變換再對該輸出單 元作輸出，而該被選擇之信號以外的信號按其原樣對該輸出 單元作輸出。 依此，例如，係成爲可把將詳細的時脈除錯的信號及用 以將狀態除錯的信號切開而作輸出’能以少的外接腳來觀測 L S I內部之複數狀態，且於L S I內部未組裝複雜電路之下’ 可比較簡單且精確地執彳了除錯。 1252321 本發明之申請專利範圍第6項所記載之除錯電路爲如申 _ 請專利範圍第5項之除錯電路，其中該變換單元係更具備可 由LSI外部重寫的暫存器，該選擇電路係依據該暫存器的 値，執行由該選擇單元所輸出之信號的選擇。 依此，即使LSI爲在動作中也可自由地變換該變換單元 之輸出信號，且於LSI內部未組裝複雜電路之下，可比較簡 單且精確地執行除錯。 本發明之申請專利範圍第7項所記載之除錯電路，係用 φ 以將包含有實現所期望的邏輯機能之邏輯電路的LSI之機能 加以除錯的除錯電路，該除錯電路之特徵爲具備： 選擇單元，由該邏輯電路所輸出之複數個時脈信號，或 複數個狀態信號來選擇預定的信號而作輸出；觸發信號生成 單元，將該選擇單元所選擇之預定的信號作邏輯運算，將其 結果作爲觸發信號來輸出；以及輸出單元，將該選擇單元所 選擇之預定的信號、及該觸發信號對外部作輸出。 依此，係可生成在設計階段所未預想之時脈的觸發信 φ 號，且於LSI內部未組裝複雜電路之下，可比較簡單且精確 地執行除錯。 本發明之申請專利範圍第8項所記載之除錯電路爲如申 請專利範圍第7項之除錯電路，其中該選擇單元係具備複數 個可由LSI外部重寫的暫存器，而依據該複數個暫存器的 値，把對該觸發信號生成單元輸出的信號與對該輸出單元輸 出的信號各自個別地選擇輸出。 依此，係可把觸發信號生成所使用的信號及其以外的信 1252321 號對L S I外部作輸出，且於L S I內部未組裝複雜電路之下， 可比較簡單且精確地執行除錯。 本發明之申請專利範圍第9項所記載之除錯電路爲如申 請專利範圍第7項之除錯電路，其中該觸發信號生成單元係 具備可由LSI外部重寫的暫存器，而依據該暫存器的値，選 擇預先被決定之邏輯運算型樣當中的一個以執行邏輯運算。 依此，即使LSI爲動作中也可自由地變更該觸發信號生 成單元之邏輯運算方法，且於LSI內部未組裝複雜電路之 下，可比較簡單且精確地執行除錯。 本發明之申請專利範圍第1 〇項所記載之除錯電路爲對 用以將包含有實現所期望的邏輯機能之邏輯電路的L S I之機 能加以除錯的除錯電路，該除錯電路之特徵爲具備：選擇單 元，由該邏輯電路所輸出之複數個時脈信號’或複數個狀態 信號來選擇預定的信號而作輸出；變化點反轉單元’對該選 擇單元所選擇之毎預定的信號檢測變化點，而在所檢測到的 變化點使該預定的信號反轉而作輸出；以及輸出單元’把在 該變化點反轉單元變換之預定的信號對外部作輸出。 依此，係成爲可將高速變化的信號比較容易地取入’且 於L S I內部未組裝複雜電路之下’可比較簡單且精確地執行 除錯。 本發明之申請專利範圍第1 1項所記載之除錯電路爲如 申請專利範圍第1 0項之除錯電路’其中該變化點反轉單元 係具備可由LSI外部重寫的暫存器’而依據該暫存器的値， 按該選擇單元所選擇之各預定的丨§號’變更作爲變化點所檢 -10- 1252321 測之緣部的種類。 依此，係可自由地選擇欲執行解析的緣部，且於LSI內 部未組裝複雜電路之下，可比較簡單且精確地執行除錯。 本發明之申請專利範圍第1 2項所記載之除錯電路爲其 中該變化點反轉單元係具備可由L S I外部重寫的暫存器，而 依據該暫存器的値，開啓/關閉該變化點反轉單元之反轉機 能的執行。 依此，係可按各信號而選擇有無將變化點解析之必要， 且於L S I內部未組裝複雜電路之下，可比較簡單且精確地執 行除錯。 本發明之申請專利範圍第1 3項所記載之除錯電路爲用 以將包含有實現所期望的邏輯機能之邏輯電路的LSI之機能 加以除錯的除錯電路，該除錯電路之特徵爲具備：選擇單 元，由該邏輯電路所輸出之複數個時脈信號，或複數個狀態 信號來選擇預定的信號而作輸出；脈寬變更單元，對該選擇 單元所選擇之毎預定的信號檢測變化點，而在所檢測到的變 化點變更該預定的信號之脈寬；以及輸出單元，把該脈寬變 更單元所變換之預定的信號對外部作輸出。 依此，係可使高速變化的信號比較容易地取入，且於 L S I內部未組裝複雜電路之下，可比較簡單且精確地執行除 錯。 本發明之申請專利範圍第1 4項所記載之除錯電路爲如 申請專利範圍第1 3項之除錯電路，其中該脈寬變更單元係 具備可由LSI外部重寫的暫存器，而依據該暫存器的値，按 1252321 該選擇單元所選擇之各預定的信號，變更作爲變化點所檢 測之緣部的種類。 依此，係可自由地選擇欲執行解析的緣部’且於L s 1內 部未組裝複雜電路之下’可比較簡單且精確地執行除錯。 本發明之申請專利範圍第15項所記載之除錯電路爲如 申請專利範圍第1 3項之除錯電路，其中該脈寬變更單元係 具備可由L S I外部重寫的暫存器，而依據該暫存器的値’ 變更各該預定的信號之脈寬的變化量。 依此，係使得與解析所使用的計測器之分辨率配合的信 號處理係成爲可能，且於LSI內部未組裝複雜電路之下，可 比較簡單且精確地執行除錯。 本發明之申請專利範圍第1 6項所記載之除錯電路爲如 申請專利範圔第1 3項之除錯電路，其中該脈寬變更單元係 具備可由LSI外部重寫的暫存器，而依據該暫存器的値’開 啓/關閉該脈寬變更單元之脈寬變更機能的執行。 依此，係可按各信號以選擇有無將變化點解析之必要’ 且於LSI內部未組裝複雜電路之下，可比較簡單且精確地執 行除錯。 本發明之申請專利範圍第1 7項所記載之除錯電路爲係 用以將包含有實現所期望的邏輯機能之邏輯電路的LSI之機 能加以除錯的除錯電路，該除錯電路之特徵爲具備：選擇單 元，由該邏輯電路所輸出之複數個時脈信號，或複數個狀態 信號來選擇預定的信號而作輸出；信號位準判別單元，判別 由該選擇單元所選擇之預定的信號之位準，將其結果作輸 -12- 1252321 出；及輸出單元，把該選擇單元所選擇之預定的信號，及該 位準判別結果對外部作輸出。 依此，係可檢測像內部資料匯流排及位址匯流排之複數 個信號之異常狀態，且於L S I內部未組裝複雜電路之下，可 比較簡單且精確地執行除錯。 本發明之申請專利範圍第1 8項所記載之除錯電路爲如 申請專利範圍第i 7項之除錯電路，其中該選擇單元係具備 複數個可由LSI外部重寫的暫存器，而依據該複數個暫存器 的値，把對該信號位準判別單元輸出的信號與對外部輸出的 信號，予以各自個別地選擇作輸出。 依此，係可把信號位準判別用的信號及其他的信號雙方 對LSI外部作輸出，且於LSI內部未組裝複雜電路之下，可 比較簡單且精確地執行除錯。 本發明之申請專利範圍第1 9項所記載之除錯電路爲如 申請專利範圍第1 7項之除錯電路，其中該信號位準判別單 元係具備可由L S I外部重寫的暫存器，而依據該暫存器的 値，以變更該信號位準判別單元之判別之位準的値。 依此，係成爲可自由地變更用以判別該信號位準判別單 元之位準値，且於LSI內部未組裝複雜電路之下，可比較簡 單且精確地執行除錯。 本發明之申請專利範圍第20項所記載之除錯電路爲如 申請專利範圍第1、7、1 0、1 3、1 7項中任一項之除錯電路， 其中該選擇單元係具備可由LSI外部重寫的暫存器，而依據 該暫存器的値以執行由該邏輯電路所輸出之複數個時脈信 -13- 1252321 號、或複數個狀態信號之選擇。 - 依此，即使L S I在動作中也可自由地變更該選擇單元之 輸出信號，且於L S I內部未組裝複雜電路之下，可比較簡單 且精確地執行除錯。 本發明之申請專利範圍第2 1項所記載之除錯電路爲如 如申請專利範圍第1、7、1 0、1 3、1 7項中任一項之除錯電 路’其中該邏輯電路係具備：可由LSI外部重寫的暫存器； 及選擇電路’因應該暫存器的値以執行複數個時脈信號、複 $ 數個狀態信號、或複數個基準信號之選擇。 依此，即使LSI在動作中也可自由地變更該邏輯電路之 輸出信號，且於LSI內部未組裝複雜電路之下，可比較簡單 且精確地執行除錯。 本發明之申請專利範圍第22項所記載之除錯電路爲如 申請專利範圍第1、7、1 0、1 3、1 7項中任一項之除錯電路， 其中該輸出單元係使用除錯專用端子來執行輸出。 依此，即使是在實裝有LSI的基板上，也可在未下任何 φ 工夫之下執行除錯。 本發明之申請專利範圍第23項所記載之除錯電路爲， 如申請專利範圍第1、7、1 0、1 3、1 7項中任一項之除錯電 路’其中該輸出單元係具備可由LSI外部重寫的暫存器，該 輸出單元係藉由將該暫存器的値解碼而使用LSI之既存的輸 出端子來執彳了輸出。 依此’係可免除除錯專用的外接腳，且於L S I內部未組 裝複雜電路之下，可比較簡單且精確地執行除錯。 -14- 1252321 【發明之效果】 依本發明相關之除錯電路，係用以將包含有實現所期望 的邏輯機能之邏輯電路的LSI之機能加以除錯的除錯電路， 該除錯電路之特徵爲具備：選擇單元，由該邏輯電路所輸出 之複數個時脈信號，或複數個狀態信號，選擇預定的信號以 作輸出；時脈生成單元，由該邏輯電路所輸出之複數個基準 信號，選擇預定的基準信號；變換單元，將該選擇單元所選 擇之預定的信號以該時脈生成單元所輸出之基準信號的時 脈作平行串列變換，再將既變換的串列信號作輸出；及輸出 單元，將該變換單元所輸出的串列信號對外部輸出。所以有 效率地選擇邏輯電路之複數個內部時脈信號、狀態信號、或 基準信號而使除錯時的效率，且經由平行串列變換，而可獲 得能以少的外接腳來觀測非常多的邏輯電路之內部信號的 效果。 又，依本發明相關之除錯電路，因爲係作成具備有以邏 輯運算電路將選擇單元所輸出之複數個信號作邏輯運算而 輸出觸發信號之觸發信號生成單元，所以可獲得在除錯上有 必要時，能簡單的產生在設計階段所未預先設想到之時脈的 觸發信號之效果。 又，依本發明相關之除錯電路，因爲係作成具備有以對 應的信號處理電路來對選擇單元所選擇之複數個信號，檢測 該信號的變化點而使信號反轉之變化點反轉單元’所以能獲 得比較容易取入高速變化的信號，而成爲也可觀測高速信號 進而大幅地改善除錯效率之效果。 -15- 1252321 又’依本發明相關之除錯電路，因爲係作成具備有以對 應的ig號處理電路來對選擇單元所選擇之複數個信號，檢測 該信號的變化點而使信號的脈寬拉長之脈寬變更單元，所以 能獲得比較容易取入高速變化的信號，而成爲也可觀測高速 信號進而大幅地改善除錯效率之效果。 又’依本發明相關之除錯電路，因爲係作成具備有用以 將可由LSI外部重寫的暫存器所保持的値與選擇單元所選擇 之複數個信號的位準作比較並將其結果對L S I外部作輸出之 信號位準判別單元，所以能以非常少的輸出端子來檢測像 LSI內部之資料匯流排及位址匯流排那樣的複數個信號之異 常狀態，即使是在L SI動作中，依該暫存器之値的變更，因 爲可將比較基準値自由地變更，所以可獲得除錯效率更加 提升之效果。 亦即，依本發明之除錯電路，係在成爲對象裝置所組裝 的LSI中，從LSI外部確認由其內部電路所輸出之內部時脈 及內部狀態，而可在裝置評估時迅速地發現在L S I設計驗證 時之邏輯模擬（logic simulation)中所遺漏之除錯。依此，用 以評估LSI之工時係削減，而成爲可縮短LSI開發之開發時 間。又，可提供一種在L S I評估時未被檢測而在實際的使用 環境中可能發生之潛在的錯誤加以解析之除錯電路。 【實施方式】 以下，茲一邊參照圖面一邊詳細的針對本發明之各實施 形態作說明。 (實施形態1) -16- 1252321 以下，茲利用第1圖來說明本發明之實施形態1的除錯 . 電路。 第1圖係表示本發明之實施形態1的除錯電路之構成方 單元圖。 第1圖中，包含有本發明之除錯電路的LSI100係由實 現L S I的主機能之邏輯電路1 1 〇、從邏輯電路1 1 〇所輸出的 信號群來選擇預定的信號之選擇單元120、從邏輯電路110 所輸出的基準信號群來選擇預定的基準信號之時脈生成單 Φ 元1 3 0、將選擇單元1 20所輸入的平行資料以時脈生成單元 1 3 0所輸出的時脈變換成序列資料之變換單元1 40、以及將 變換單元140所輸出的信號對LSI外部輸出之輸出單元150 所構成。 且，邏輯電路110係由可由LSI外部重寫的暫存器111、 從邏輯電路1 1 〇內部之複數個時脈信號群或複數個狀態信號 群來選擇預定的信號群之選擇電路1 1 2〜1 1 7、以及從邏輯電 路1 1 〇內部之複數個基準信號群來選擇預定的信號群之選擇 φ 電路1 1 8等所構成。 又，選擇單元120係由可由LSI外部重寫的暫存器12卜 及從邏輯電路1 1 〇所輸出的信號群來選擇預定的信號之選擇 電路122〜127所構成。又，時脈生成單元130係由可由LSI 外部重寫的暫存器1 3 1、及從邏輯電路1 1 〇所輸出的基準信 號群來選擇預定的基準信號之選擇電路1 3 2所構成。又’變 換單元140係由可由LSI外部重寫的暫存器141、從選擇單 元120所輸入的信號群來選擇預定的信號之選擇電路、 -17- 1252321 以及將選擇電路1 42所輸出的平行資料以由時脈生成單元 . 1 3 0所輸出的時脈來變換成串列資料之平行串列變換電路 143等所構成。 如此，本實施形態1的除錯電路係由以下所構成：由設 置在LSI的邏輯電路內之邏輯電路1 10內部之複數個時脈信 號群、狀態信號群、及基準信號群來選擇預定的信號群之選 擇電路群112〜118及暫存器111;具有選擇電路群122〜127 及暫存器121之選擇單元120;具有選擇電路132及暫存器 | 131之時脈生成單元130;具有暫存器141、選擇電路142、 及平行串列變換電路143之變換單元140;以及輸出單元 150。 其次，茲參照第1圖來詳細地說明有關如同上述構成之 本實施形態1的除錯電路之動作。邏輯電路1 1 0係用以實現 LSI 100的主機能之電路。在發生異常之場合，LSI的設計者 係準備了於LSI設計時邏輯電路1 1 0未正常地動作時，將可 有效對其異常的解析、原因闡明之邏輯電路1 1 0的內部時脈 φ 信號或狀態信號預先複數選擇而接續到選擇單元1 20之選擇 電路群122〜127。又，將用以可有效作原因闡明之複數個內 部時脈信號或狀態信號取入之基準信號作預先複數選擇而 接續至時脈生成單元1 3 0的選擇電路1 3 2。 通常的邏輯電路爲，從複數個動作條件和複數個時脈信 號或複數個狀態信號以決定動作，所以動作條件和時脈信號 或狀態信號之組合係可存在無數個。然而，然而，LSI之 邏輯電路設計者因爲要在受限的時間當中將此種可存在無 •18- 1252321 數個動作條件之電路驗證以某動作的電路驗證來代表而執 行邏輯電路的驗證，所以當有L s 1的邏輯電路設計者所未設 想到的動作條件時，有時係會出現異常。此乃係傾向於LSI 的電路規模若變越大則因爲其L S 1的動作變複雜，所以這樣 的異常之出現係變得顯著。 爲解決此課題，在本實施形態1中，亦在邏輯電路Π0 的內部設置選擇電路群1 12〜1 18、及可由LSI外部重寫的暫 存器1 1 1，利用可由L S I外部重寫的暫存器1 1 1的値而使各 選擇電路的輸出信號群爲可選擇，而成爲可有效率地選擇更 多的信號。例如，藉由在邏輯電路Π 〇之各機能單元設置選 擇電路、按邏輯電路1 1 0之設計者而設置選擇電路，而在邏 輯電路1 1 〇中按機能單元或按設計者以將接續至選擇單元 1 20之複數個時脈信號或複數個狀態信號，及接續至時脈生 成單元1 3 0之複數個基準信號設爲可選擇，而可使除錯時的 效率提升。 此外，在本實施形態1中，在將選擇單元1 20所接續之 複數個時脈信號或複數個狀態信號接續到選擇電路群1 22〜 1 2 7之際，係將選擇電路1 1 2之輸出接續到選擇電路1 22之 輸入，而將選擇電路1 1 3〜1 1 7各自的輸出接續到選擇電路 1 23〜1 27之輸入，但是以那樣的接續形態接續到選擇單元 1 2 0的選擇電路群1 2 2〜1 2 7也可實現除錯電路。 其次，選擇單元120之選擇電路群122〜127係藉由可 由LSI外部重寫的暫存器121的値，而將各選擇電路所具有 的値解碼’以選擇各選擇電路之輸出信號而得以接續到變換 1252321 單元140 。 _ 又，接續在時脈生成單元1 3 0之選擇電路1 1 8的複數個 基準信號輸出係被接續在選擇電路1 3 2。選擇電路1 3 2係依 可由L S I外部重寫的暫存器1 3 1的値而將其値解碼以選擇選 擇電路的輸出信號而與變換單元1 40接續。 變換單元1 4 0係在平行串列變換電路1 4 3中，將選擇單 元120之選擇電路群122〜127的輸出信號當中，把由選擇 電路142所選擇的信號以時脈生成單元130之選擇電路132 0 的輸出信號來鎖存，而將既鎖存的資料以特定的順序變換成 串列資料後再對輸出單元1 5 0輸出。此外，在除錯時爲了使 解析容易，在對輸出單元1 5 0送出資料之際，也可與送出資 料同步地將選通信號作輸出。又，在對輸出單元1 5 0送出資 料之際，也可在送出資料之前、或之後，或者是在其前後一 起附加預先決定的基準信號而將資料送出。依此，可容易判 斷送出資料之有效範圍。 又，於變換單元140，以選擇電路142選擇將選擇單元 φ 120之選擇電路群122〜127之輸出信號當中以高速變化的 信號及以低速變化的信號，再將低速變化的信號對平行串列 變換電路1 4 3輸入而作平行串列變換，而將高速變化的信號 按其原樣對輸出單元1 5 0作輸出也可能。依此，可將詳細的 時脈除錯用的信號，和狀態除錯用的信號切開而以少的輸出 信號來觀測LSI內部之複數個狀態。再者依可由LSI外部重 寫的暫存器1 4 1的値將其値解碼，依此，也可將選擇單元1 20 之選擇電路群122〜127的輸出信號以選擇電路14選擇輸出 -20- 1252321 作爲對平行串列變換電路1 4 3輸出的信號，和按其原樣對輸 出單元1 5 0輸出的信號。 輸出單元1 5 0係把變換單元1 4 0所輸出的資料、或選通 信號對L S I 1 0 0的外部輸出。此外，輸出單元1 5 0具備除了 把外部輸出接腳作爲除錯專用接腳來使用以外且可由L S I外 部重寫的暫存器（未圖示），也可依其値在LSI100之既存的 接腳多工（multiplex )而將資料或選通信號作輸出。 在其後，使用邏輯分析器等之測定器來觀測由輸出單元 1 5 0所輸出之資料、或選通信號，依此以執行除錯。直到有 問題、亦即是在成爲異常原因的內部時脈信號、或者狀態信 號弄清楚爲止，係依序改變要對可由LSI外部重寫的暫存器 1 1 1、1 2 1、1 3 1、1 4 1寫入的値以執行除錯。依此，係可簡單 地實現LSI 100之內部時脈信號、或狀態信號之動作異常的 除錯。 如此，在本實施形態1的除錯電路中因爲作成具備有： 將配置在LSI之邏輯電路內的邏輯電路之內部信號作選擇輸 出之選擇電路群112〜118，及可由LSI外部重寫的暫存器 1 1 1 ;具有將源自該選擇電路群1 1 2〜1 1 7之輸出信號選擇輸 出之選擇電路群122〜127，及可由LSI外部重寫的暫存器 1 2 1之選擇單元1 2 0 ;具有將源自該選擇電路1 1 8之輸出信 號作選擇輸出之選擇電路132 ’及可由LSI外部重寫的暫存 器131之時脈生成單元130;將源自該選擇電路群122〜127 之輸出信號作選擇輸出之選擇電路1 42 ;具有將源自該選擇 電路142之輸出信號作變換之平行串列變換電路143，及可 -21- 1252321 由LSI外部重寫的暫存器141之變換單元140 ;以及將該變 換單元140之輸出信號對LSI外部輸出之輸出單元150，所 以可有效率的選擇邏輯電路之複數個內部時脈信號、狀態信 號，或者基準信號而使除錯時的效率提升，同時藉由平行串 列變換，而能以少的外接腳來觀測非常多的邏輯電路之內部 信號。 又，經由在輸出信號附加基準信號作輸出、或者同步將 選通信號輸出，係可容易判斷送出資料的有效範圍。 又，變換單元1 40中，因爲具備有例如把低速變化的信 號作爲平行串列變換信號，而其他的信號照其原樣作爲對 LSI外部輸出的信號而作選擇之選擇電路142,所以成爲可 將用在詳細的時脈除錯的信號和用在狀態除錯的信號切 開，而以少的輸出信號來觀測LSI內部之複數個狀態。 又，因爲作成在邏輯電路110、選擇單元120、時脈生 成單元130、及變換單元140設置有可由LSI外部重寫的暫 存器111、121、131、141，所以藉由將該暫存器111、121、 13 1、141所保持的値予以解碼，則即使是LSI在動作中也可 自由地變更該電路或單元之輸出信號。 再者，經由把本實施形態1之輸出單元1 5 0的外部輸出 接腳以LSI的專用輸出接腳來實現，則即使是在組裝有LSI 的基板上也可在不花任何工夫下執行除錯。又，若在輸出單 元1 5 0設置有可由L S I外部重寫的暫存器，則經由將該暫存 器所保持的値予以解碼，也可使用LSI既存的輸出端子來輸 出。依此，係成爲即使未設置除錯專用端子也可除錯’而可 -22- 1252321 削減除錯專用的外接腳。 (實施形態2) 以下’有關本發明之實施形態2的除錯電路係使用第2 圖作說明。 第2圖係表示本實施形態2的除錯電路之構成方單元 圖。 第2圖中，包含有本發明的除錯電路之LSI100係由實 現L S I的主機能之邏輯電路1 1 0、從邏輯電路1 1 0所輸出的 信號群來選擇預定的信號之選擇單元120、和將選擇單元120 所輸入的資料邏輯運算以生成觸發信號之觸發信號生成單 元160、以及將選擇單元120所輸出的信號對LSI外部作輸 出的輸出單元1 5 0所構成。此外，在本實施形態2的除錯電 路中，有關觸發信號生成單元1 60以外的構成要素，因爲與 前述之實施形態1的除錯電路之構成要素相同，所以在此係 賦予同一符號並省略其說明。 觸發信號生成單元160係由可由LSI外部重寫的暫存器 161、以及將選擇單元120所輸入的資料作邏輯運算之邏輯 運算電路162所構成。 其次，針對具有上述那樣構成的本實施形態2之除錯電 路的動作，茲一邊參照第2圖一邊詳細地說明。邏輯電路1 1 〇 係用以實現L S 11 〇 〇的主機能之電路。在發生異常的場合’ 係準備了於LSI設計時邏輯電路1 1 〇未正常地動作時，將可 有效對其異常的解析、原因究明之邏輯電路1 1 0的內部時脈 信號或狀態信號預先複數選擇’而接續至選擇單元1 20之選 -23- 1252321 擇電路群1 2 2〜1 2 7。 通常的邏輯電路爲’從複數個動作條件與複數個時脈信 號或複數個狀態信號以決定動作，所以動作條件與時脈信號 或狀態信號之組合係可存在無數個。然而，：L S I之邏輯電路 設計者因爲要在受限的時間當中將此種可存在無數個動作 條件之電路驗證以某動作的電路驗證來代表而執行邏輯電 路的驗證，所以在具有LSI的邏輯電路設計者未設想的動作 條件時，有時會出現異常。此傾向乃係因爲LSI的電路規模 變越大，則其LSI之動作變複雜，所以這樣異常的出現係變 顯著。 爲解決此課題，在本實施形態2中，於邏輯電路1 1 0 的內部也設置有選擇電路群112〜117、及可由LSI外部重寫 的暫存器1 1 1，且依暫存器1 1 1的値而將其値解碼，使各選 擇電路的輸出信號群成爲可選擇，而成爲可有效率地選擇更 多的信號。例如，在邏輯電路1 1 0之各機能單元設置選擇電 路，按邏輯電路1 1 〇之各設計者而設置選擇電路，而在邏輯 電路1 1 〇中按機能單元或設計者而將接續至選擇單元1 20之 複數個時脈信號或複數個狀態信號設爲可選擇以使除錯時 的效率提升。 又，在本實施形態2中，在將選擇單元1 20所接續的複 數個時脈信號或複數個狀態信號接續到選擇電路群1 22〜 1 27之際，係將選擇電路1 1 2之輸出接續到選擇電路1 22的 輸入，而將選擇電路1 1 3〜1 1 7各自的輸出接續到選擇電路 1 23〜1 27的輸入，但是不管以何種接續形態接續至選擇單元 -24- 1252321 120的選擇電路群122〜127也可實現除錯電路。 選擇電路群122〜127係依可由LSI外部重寫的暫存器 1 2 1的値來將其値解碼以選擇各選擇電路的輸出信號，而與 觸發信號生成單元1 60或輸出單元1 50接續。此外，爲使除 錯容易，係作成在選擇單元1 2 0設置複數個可由L S I外部重 寫的暫存器，且選擇單元120之選擇電路群122〜127係可 輸出複數個輸出信號，且經由將上述複數個暫存器所保持的 値予以解碼，而將與輸入到觸發信號生成單元1 60之複數個 信號不同的其他信號對輸出單元1 50作輸出也可以。 於觸發信號生成單元160中，由選擇單元120所輸出之 複數個時脈信號或複數個狀態信號係被輸入邏輯運算電路 162。邏輯運算電路162係藉由依可由LSI外部重寫之暫存 器1 6 1的値將其値解碼，而依據既預先決定了被輸入之複數 個時脈信號或複數個狀態信號的邏輯式以執行邏輯運算。例 如，在輸入到邏輯運算電路1 62之信號可設定成使A，B，C， D，E，暫存器1 6 1的値爲〇至7的範圍時，則在暫存器1 61 之値爲〇時係“A&B”，暫存器161之値爲1時係“A&B&C”， 暫存器161之値爲2時係“A&B&C&D”，暫存器161之値爲 3時係“A&B&C&D&E”，暫存器161之値爲4時係“A or B”， 暫存器161之値爲5時係“A or B or C”，暫存器161之値爲 6時係“A or B or C or D”，以及在暫存器161之値爲7時係 “A or B or C or D or E”那樣的藉由將邏輯式預先設計成邏 輯運算電路1 62，以變更選擇電路之暫存器1 1 1、1 2 1的値而 將所期望的信號對邏輯運算電路1 62輸入，可容易地產生在 -25- 1252321 除錯上所必要的觸發信號。此外，被邏輯運算後的觸發信號 係被輸入輸出單元1 5 0、且被輸出至L S I外部。 輸出單元1 5 0係將觸發信號生成單元1 6 0所輸出之觸發 信號、及選擇單元1 20所輸出之複數個時脈信號或複數個狀 態信號對LSI 100的外部輸出。此外，輸出單元150具備有 除了將外部輸出接腳作爲除錯專用接腳使用以外且可由LSI 外部重寫的暫存器（未圖示），也可依其値在LSI 100之既存 的接腳多工而將觸發信號或複數個時脈信號或複數個狀態 信號作輸出。 在其後，使用邏輯分析器等之測定器來觀測由輸出單元 1 5 0輸出之觸發信號、或複數個時脈信號、或者複數個狀態 信號，依此以執行除錯。直到有問題，亦即在成爲異常原因 之內部時脈信號或狀態信號弄清楚爲止，係依序改變要對可 由L S I外部重寫的暫存器1 1 1，1 2 1，1 6 1寫入的値以執行除 錯。依此，係可簡單地實現LSI 100之內部時脈信號或狀態 信號的動作異常之除錯。 如此，依本實施形態2之除錯電路，因爲係作成具備有 以邏輯運算電路162將選擇電路122〜127所輸出之複數個 信號作邏輯運算而輸出觸發信號之觸發信號生成單元160， 所以可獲得在除錯上有必要時，能簡單的產生在設計階段所 未預先設想到之時脈的觸發信號。 且，因爲在觸發信號生成單元160設置有可由LSI外部 重寫的暫存器1 6 1，所以經由將其暫存器1 6 1所保持的値予 以解碼，則即使是在LSI動作中，也可自由地選擇預先被設 1252321 定之邏輯運算的型樣當中的一個來執行演算，可生成 所必要的觸發信號。 又，在邏輯電路110、及選擇單元120也設置有可 外部重寫的暫存器1 1 1、1 2 1，經由將該暫存器1 1 1， 保持的値予以解碼，則即使是在LSI動作中也可自由 該電路或單元之輸出信號。 再者，經由將本實施形態2之輸出單元1 5 0的外 接腳以LSI的專用輸出接腳來實現，使得即使是在 L S I的基板上也可在不花任何工夫下執行除錯。又， 出單元150設置可由LSI外部重寫的暫存器，則經由 存器所保持的値予以解碼，也可使用LSI既存之輸出 輸出。依此，係成爲即使未設置除錯專用端子也可除 可削減除錯專用的外接腳。 (實施形態3) 以下針對本發明之實施形態3的除錯電路，使用 作說明。 第3圖係表示本發明之實施形態3的除錯電路之 單元圖。 第3圖中，包含有本發明的除錯電路之LSI100 以實現L S I的主機能之邏輯電路1 1 〇、從邏輯電路1 ] 出的信號群來選擇預定的信號之選擇單元1 2 0、檢測 單元1 20所輸出之複數個時脈信號或複數個狀態信號 點而執行信號處理之變化點反轉單元1 70、以及把變 轉單元170所輸出之信號對LSI外部輸出之輸出單元 除錯上 由LSI 12 1所 地變更 部輸出 組裝有 若在輸 將該暫 端子作 錯，而 第3圖 構成方 係由用 ί 0所輸 由選擇 之變化 化點反 1 50等 1252321 所構成。此本實施形態3的除錯電路中，針對變化點反轉單 元1 7 〇以外的構成要素，因爲與前述之實施形態1的除錯電 路之構成要素相同，所以在此係賦予同一符號並省略其說 明。 變化點反轉單元170係由可從LSI外部重寫的暫存器 171;以及從選擇單元120之選擇電路群122〜127所輸出的 信號來檢測變化點以執行信號處理的信號處理電路1 72〜 1 7 7所構成。 其次，針對具有上述那樣構成的本實施形態3之除錯電 路的動作，茲一邊參照第3圖一邊詳細地說明。 邏輯電路1 10係用以實現LSI 100的主機能之電路。在 發生異常的場合，LSI的設計者係準備了於LSI設計時邏輯 電路1 1 〇未正常地動作時，將可對其異常的解析、原因究明 之邏輯電路1 1 0的內部時脈信號或狀態信號預先作複數選 擇，而接續於選擇單元120之選擇電路群122〜127。 通常的邏輯電路爲’從複數個動作條件與複數個時脈信 號或複數個狀態信號以決定動作，所以動作條件與時脈信號 或狀態信號之組合係可存在無數個。然而，L S I之邏輯電路 設計者因爲要在受限的時間當中將此種可存在無數個動作 條件之電路驗證以某動作的電路驗證來代表而執行邏輯電 路的驗證，所以在具有LSI的邏輯電路設計者未設想的動 作條件時’有時會出現異常。此傾向爲，LSI的電路規模越 大其LSI的動作變越複雜，所以此種異常的出現成爲顯著。 爲解決此問題’在本實施形態3中，係也在邏輯電路1 1 〇 -28- 1252321 的內部設置選擇電路群1 1 2〜1 1 7及可由LSI外部重寫的暫 存器11 1，且依暫存器1 1 1的値將其値解碼而使各選擇電路 的輸出信號群可選擇’而成爲可有效率地選擇更多的信號。 例如，按邏輯電路11 0之各機能單元設置選擇電路，按邏輯 電路1 1 0之各設計者設置選擇電路，依此在邏輯電路1 1 〇之 中，按各機能單元或按各設計者將接續在選擇單元1 2 0之複 數個時脈信號或複數個狀態信號設定成可選擇，而可使除錯 時的效率提升。 又，在本實施形態3中，在將接續於選擇單元1 2 0之複 數個時脈信號或複數個狀態信號接續至選擇電路群1 2 2〜 1 27之際，係將選擇電路1 1 2之輸出接續到選擇電路1 22的 輸入，而將選擇電路1 1 3〜1 1 7各自的輸出接續到選擇電路 1 2 3〜1 2 7之輸入，但是不管是以何種接續形態對選擇單元 120之選擇電路群122〜127接續也可實現除錯電路。 選擇電路群122〜127係依可由LSI外部重寫的暫存器 1 2 1的値來將其値解碼以選擇各選擇電路的輸出信號，而與 變化點反轉單元170接續。 變化點反轉單元1 7 0係把由選擇單元1 2 0之選擇電路群 122〜127所輸出的信號對信號處理電路群172〜177之對應 的信號處理電路作輸入。而被輸入有信號的信號處理電路群 1 7 2〜1 7 7係依可由L S I外部重寫的暫存器1 7 1的値而將其値 解碼’依此係在上升緣或下降緣、或者是在兩緣檢測輸出信 號之變化點並使反轉而對輸出單元1 50作輸出。此等之設定 係依可由L S I外部重寫的暫存器1 7 1而可按各信號處理電路 -29 - 1252321 作設定，且也可個別地使機能作開啓/關閉。 輸出單元1 50係將變化點反轉單元1 70所輸出之信號對 LSI 100的外部作輸出。此外，輸出單元150具備除了可將外 部輸出接腳作爲除錯專用接腳來使用以外也可由LSI外部重 寫的暫存器（未圖示），依此，依其値在L S 11 0 0之既存的接 腳多工也可將信號輸出。 在其後，係使用邏輯分析器等之測定器來觀測由輸出單 元1 5 0所輸出的信號，依此以執行除錯。直到有問題，亦即 在成爲異常原因的內部時脈信號或狀態信號弄清楚爲止，係 依序改變要對可由LSI外部重寫的暫存器η 1，121，1 71寫 入的値以執行除錯。依此係可簡單地實現LSI 100之內部時 脈信號或狀態信號的動作異常之除錯。 如此，在本實施形態3的除錯電路中，因爲係作成具備 有以對應的信號處理電路群172〜177來對選擇單元120所 選擇之複數個信號，檢測該信號的變化點而使信號反轉之變 化點反轉單元1 70，所以能獲得比較容易取入高速變化的信 號，而成爲也可觀測高速信號進而大幅地改善除錯效率之效 果。 又，在變化點反轉單元1 7 〇設置可由l S I外部重寫的暫 存器1 7 1，經由將該暫存器1 7 1所保持的値予以解碼，即 使是在LSI動作中，也可將上升緣或下降緣，或雙方任一作 爲欲執行解析的緣部自由地選擇而檢測信號的變化點。或經 由將該暫存器1 7 1所保持的値予以解碼，將反轉機能的執行 作開啓/關閉，按信號也可選擇有無解析變化點之必要。 -30- 1252321 又，藉由在邏輯電路110，及選擇單元120也設置 由L S I外部重寫的暫存器1 1 1，1 2 1，而經由將該暫存器 1 2 1所保持的値予以解碼，則即使是在L S I動作中也可 地變更該電路或單元之輸出信號。 再者，經由將本實施形態3之輸出單元1 5 0的外部 接腳以LSI的專用輸出接腳來實現，使得即使是在組 LSI的基板上也可在不花任何工夫下執行除錯。又，若 在輸出單元150設置有可由LSI外部重寫的暫存器，則 將該暫存器所保持的値予以解碼，也可使用LSI既存之 端子作輸出。依此，係成爲即使未設置除錯專用端子也 錯，而可削減除錯專用的外接腳。 (實施形態4) 以下使用第4圖來說明本發明之實施形態4的除 路。 第4圖係表示本發明之實施形態4的除錯電路之構 單元圖。 第4圖中，包含有本發明之除錯電路的LSII 00係 現L S I的主機能之邏輯電路1 1 0 ;從邏輯電路1 1 0所輸 信號群來選擇預定的信號之選擇單元1 20 ;檢測從選擇 1 2 0所輸出之複數個時脈信號或複數個狀態信號的變化 執行信號處理之脈寬變更單元1 8 0;以及把脈寬變更單$ 所輸出的信號對LSI外部作輸出之輸出單元150所構试 外，在本實施形態4之除錯電路中，有關脈寬變更單元 以外的構成要素，因爲係與前述之實施形態1的除錯電 -3 1- 有可 1 1卜 自由 輸出 裝有 作成 經由 輸出 可除 錯電 成方 由實 出的 單元 點而 ：1 80 【。此 ,180 路之 1252321 構成要素相同，所以在此係賦予同一符號並省略其說明。 脈寬變更單元180係由可由LSI外部重寫的暫存器 18卜以及由選擇單元120之選擇電路群122〜127所輸出的 信號來檢測變化點以執行信號處理的信號處理電路1 8 2〜 1 8 7所構成。 其次’針對具有上述那樣構成的本實施形態4之除錯電 路的動作’茲一邊參照第4圖一邊詳細地說明。 邏輯電路1 1 〇係用以實現L S 11 0 0的主機能之電路。在 異常發生的場合，L S I之設計者係準備了於L s〗設計時邏輯 電路Π 0未正常地動作時，將可有效對其異常的解析、原因 究明之邏輯電路1 1 0的內部時脈信號或狀態信號預先作複數 選擇，而接續到選擇單元1 2 0的選擇電路群1 2 2〜1 2 7。 通常的邏輯電路爲，從複數個動作條件與複數個時脈信 號或複數個狀態信號以決定動作，所以動作條件和時脈信號 或狀態信號之組合係可存在無數個。然而，LSI之邏輯電路 設計者因爲要在受限的時間當中將此種可存在無數個動作 條件之電路驗證以某動作的電路驗證來代表而執行邏輯電 路的驗證，所以在具有L S I的邏輯電路設計者未設想的動 作條件時，有時會出現異常。此傾向爲，L S I的電路規模越 大其L S I的動作變越複雜，所以此種異常的出現成爲顯著。 爲解決此問題，在本實施形態4中’邏輯電路1 1 0的內 部也設置有選擇電路群1 1 2〜1 1 7，及可由L S 1外部重寫的暫 存器1 1 1，藉由利用將暫存器1 1 1的値解碼而使各選擇電路 之輸出信號群成爲可選擇’而成爲可有效率地選擇更多的信 -32- 1252321 號。例如，按邏輯電路1 1 0之各機能單元而設置選擇電路， 依邏輯電路1 1 0之各設計者而設置選擇電路，依此將邏輯電 路1 1 0中之各機能單元，或依設計者將接續到選擇單元1 20 之複數個時脈信號或複數個狀態信號設爲可選擇，而可使除 錯時的效率提升。 又，在本實施形態4中，在把選擇單元1 2 0所接續之複 數個時脈信號或複數個狀態信號接續到選擇電路群1 2 2〜 1 2 7之際’將選擇電路1 1 2之輸出接續到選擇電路1 22之輸 入，而將選擇電路1 13〜1 17各自的輸出接續到選擇電路123 〜1 27之輸入，但是以那樣的接續形態接續到選擇單元i 20 之選擇電路群1 2 2〜1 2 7也可實現除錯電路。 選擇電路群122〜127係依可由LSI外部重寫的暫存器 1 2 1的値來將其値解碼以選擇各選擇電路的輸出信號，而與 脈寬變更單元1 8 0接續。 脈寬變更單元180係將從選擇單元120的選擇電路群 122〜127所輸出的信號輸入於信號處理電路群182〜187之 對應的信號處理電路。被輸入信號之信號處理電路群1 8 2〜 1 87係依可由LSI外部重寫的暫存器1 81的値來將其値解 碼’而在上升緣、或下降緣、或者在兩緣檢測信號的變化點 並變換脈寬且對輸出單元1 5 0作輸出。此等之設定係依可由 LSI外部重寫的暫存器1 8〗而可按各信號處理電路作設定， 也可個別地將機能作開啓/關閉。又，也可設定要變更之脈 寬的變化量。 輸出單元1 5 0係將脈寬變更單元1 8 0所輸出之信號對 -33- 1252321 L S Π Ο 0的外部輸出。此外，輸出單元丨5 〇係具備除了將外部 輸出接腳作爲除錯專用接腳使用以外且可由LSI外部重寫的 暫存器（未圖示），依其値在LSI 100之既存的接腳多工也可 將信號輸出。 在其後，係利用邏輯分析器等之測定器來觀測由輸出單 元1 5 0所輸出的信號，依此以執行除錯。直到有問題，亦即 在成爲異常原因的內部時脈信號或者狀態信號弄清楚爲 止，係依序改變要對可由LSI外部重寫的暫存器1 1 1、121、 181寫入的値以執行除錯。依此，係可簡單地實現LSI 100 之內部時脈信號或者狀態信號的動作異常之除錯。 如此，在本實施形態4的除錯電路中，因爲係作成具備 有以對應的信號處理電路群182〜187來對選擇單元120所 選擇之複數個信號，檢測該信號的變化點而使信號的脈寬拉 長之脈寬變更單元1 8 0，因爲可將高速變化的信號比較地容 易取入，即使是高速信號也成爲可觀測，可大幅地改善除錯 效率。 又，在脈寬變更單元180設置可由LSI外部重寫的暫存 器1 8 1，經由將該暫存器1 8 1所保持的値予以解碼’即使是 在L S I動作中，也可將上升緣或下降緣’或雙方任一作爲欲 執行解析的緣部自由地選擇而檢測信號的變化點。又’經由 將該暫存器1 8 1所保持的値予以解碼’自由地選擇脈寬之變 更量，與解析所使用的計測器之分辨率配合的信號處理係成 爲可能。再者，經由將該暫存器所保持的値予以解碼’將脈 寬變更機能之執行作開啓/關閉，按信號也可選擇有無解析 -34- 1252321 變化點之必要。 又，邏輯電路110及選擇單元120也設置有可由LSI外 部重寫的暫存器1 1 1、1 2 1，經由將該暫存器u 1 ’ 1 2 1所保 持的値予以解碼，則即使是在L S I動作中也可自由地變更該 電路或單元之輸出信號。 再者，藉由以LSI的專用輸出接腳來實現本實施形態 4之輸出單元1 5 0的外部輸出接腳，使得即使是在組裝有LSI 的基板上也可在不花任何工夫下執行除錯。又，若在輸出單 元1 5 0設置可由L S I外部重寫的暫存器，則經由將該暫存器 所保持的値予以解碼，也可使用LSI既存之輸出端子作輸 出。依此，係成爲即使未設置除錯專用端子也可除錯，而可 削減除錯專用的外接腳。 (實施形態5) 以下使用第5圖來說明本發明之實施形態5的除錯電 路。 第5圖係表示本發明之實施形態5的除錯電路之構成方 單元圖。 第5圖中，包含有本發明之除錯電路的LSI100，其係由 實現LSI的主機能之邏輯電路1 10、從邏輯電路1 10所輸出 的信號群來選擇預定的信號之選擇單元1 20、和將從選擇單 元1 20輸入的信號位準與設定的値作比較判別的信號位準判 別單元190、以及將選擇單元120所輸出的信號對LSI外部 輸出的輸出單元1 5 0所構成。此外，在本實施形態5的除錯 電路中，有關信號位準判別單元1 90以外的構成要素，因爲 -35- 1252321 係與前ί述之實施形態]的除錯電路之構成要素相同，所以 在此係賦予同一符號砬省略其說明。 信號位準判別單元1 90，其係由可由LSI外部重寫的暫 存器1 9 1，以及用以將從選擇單元1 20輸入的信號位準與在 暫存器1 9 1設定的値作比較判別之位準判別電路丨92所構 成。 其次，針對具有上述那樣構成的本實施形態5之除錯電 路的動作，茲一邊參照第5圖一邊詳細地說明。 邏輯電路1 10係實現LSI 100的主機能之電路。在有異 常發生的場合，LSI的設計者係準備了於LSI設計時邏輯電 路1 1 〇未正常地動作時，將可有效對其異常的解析、原因究 明之邏輯電路1 1 0的內部時脈信號或狀態信號預先作複數選 擇，而接續到選擇單元120的選擇電路群122〜127。 通常的邏輯電路爲，由複數個動作條件和複數個時脈信 號或複數個狀態信號來決定動作，所以動作條件和時脈信號 或狀態信號之組合係可存在無數個。然而，LSI之邏輯電 路設計者因爲要在受限的時間當中將此種可存在無數個動 作條件之電路驗證以某動作的電路驗證來代表而執行邏輯 電路的驗證，所以在具有L S I的邏輯電路設計者未設想的 動作條件時，有時會出現異常。此傾向爲，L S I的電路規模 越大其L S I的動作變越複雜，所以此種異常的出現成爲顯著。 爲解決此問題，本實施形態5中，在邏輯電路1 1 〇的內 部也設置有選擇電路群1 12〜1 17,及可由LSI外部重寫的暫 存器1 1 1，而依暫存器1 1 1的値將其値解碼而得以選擇各選 -36- 1252321 擇電路之輸出信號群，成爲可有效率地選擇更多的信號。例 如，於邏輯電路Π 0之各機能單元設置選擇電路，依邏輯 電路1 1 0之各設計者設置選擇電路，在邏輯電路11 0中之各 機能單元，或依各設計者而將接續到選擇單元1 20之複數個 時脈信號，或複數個狀態信號設爲可選擇，而可使除錯時的 效率提升。 又，在本實施形態5中，在將選擇單元1 20所接續之複 數個時脈信號或複數個狀態信號接續到選擇電路群1 2 2〜 1 2 7之際，係將選擇電路1 1 2之輸出接續到選擇電路1 22的 輸入，而將選擇電路Π 3〜1 1 7各自的輸出接續到選擇電路 1 2 3〜1 2 7的輸入，但是用那種的接續形態接續到選擇單元 120的選擇電路群122〜1〗7都可實現除錯電路。 選擇電路群122〜127係依可由LSI外部重寫的暫存器 1 2 1的値來將其値解碼以選擇各選擇電路的輸出信號，而與 信號位準判別單元1 9 0或輸出單元1 5 0接續。 此外，爲了容易除錯，係在選擇單元1 2 0設置複數個可 由LSI外部重寫的暫存器，設定選擇單元12〇之選擇電路群 1 22〜1 27可輸出複數條輸出信號，且經由將上述複數個暫存 器所保持的値予以解碼，將與輸入到信號位準判別單元1 90 之複數個信號不同之其他的信號對輸出單元1 5 0作輸出也可 以。 於信號位準判別單元1 90，由選擇單元1 20所輸出的複 數個時脈信號或複數個狀態信號係被輸入於位準判別電路 1 92。位準判別電路1 92係比較判別被可由LSI外部重寫的 1252321 暫存器1 9 1設定的値、和被輸入之複數個時脈信號或複數個 狀態信號的位準，而將位準判別結果信號對輸出單元1 5 0作 輸出。此外，在此，在與來自選擇電路1 2 2〜1 2 7的輸出各 自對應的暫存器191之値以及來自選擇電路122〜127的輸 出値爲全部一致的場合時，係將“ 1”作爲位準判別結果信 號，而在其以外的場合時係將“〇”作爲位準判別結果信號而 對輸出單元1 5 0作輸出。 具體言之，例如在暫存器的値爲“101 101”（從LSB側與 選擇電路1 2 2，1 2 3，1 2 4，1 2 5，1 2 6，1 2 7對應）的場合，在 選擇電路122之輸出爲“1”，選擇電路123之輸出爲“1”，選 擇電路124之輸出爲“0”，選擇電路125之輸出爲“1”，選擇 電路126之輸出爲“1”，選擇電路127之輸出爲“0”時，因爲 暫存器191的値與源自選擇電路122〜127的輸出値並不一 致，所以“0”係作爲位準判別結果信號而被輸出到輸出單元 1 50 〇 依此，藉由變更暫存器111，1 2 1的値，將所期望的信 號對信號位準判定電路1 92輸入，再將暫存器1 9 1的値變更 成所期望的値，則可容易產生除錯上所必要的信號。位準被 判定之位準判別結果信號係被輸入到輸出單元1 5 〇且被輸出 L S I外部。 輸出單元1 50係把信號位準判定單元1 90所輸出之位準 判別結果信號、以及選擇單元1 2 〇所輸出之複數個時脈信號 或複數個狀態信號對L S 11 0 0的外部輸出。此外’輸出單元 1 5 〇除了把外部輸出接腳作爲除錯專用接腳使用’也具備可 -3 8- 1252321 由LSI外部重寫的暫存器（未圖示），依其値在LSI100之既 存的接腳多工而可將位準判別結果信號、或複數個時脈信號 或複數個狀態信號作輸出。 在其後，係使用邏輯分析器等之測定器來觀測由輸出單 元1 5 0所輸出之位準判別結果信號，或複數個時脈信號或複 數個狀態信號，依此而執行除錯。而在具有問題也就是在弄 清楚成爲異常原因的內部時脈信號或狀態信號之前，係依序 改變對可由LSI外部重寫的暫存器1 1 1、1 2 1、1 9 1寫入的値 以執行除錯。依此，可簡單地實現LSI 100之內部時脈信號 或狀態信號的動作異常之除錯。 如此，在本實施形態5的除錯電路中，因爲係作成具備 有將可由LSI外部重寫的暫存器191所保持的値與選擇單元 120所選擇之複數個信號的位準作比較並將其結果對LSI外 部作輸出之信號位準判別單元1 90，所以能以非常少的輸出 端子來檢測像內部資料匯流排及位址匯流排之複數個信號 之異常狀態，即使是在LSI動作中，依該暫存器之値的變更， 因爲可自由地變更比較基準値，所以除錯效率可更加提升。 又，因位在邏輯電路110及選擇單元120上也設置可由 LSI外部重寫的暫存器111、121，而藉由將該暫存器111、 1 2 1所保持的値予以解碼，則即使是在LSI動作中也可自由 地變更該電路或單元之輸出信號。 再者，藉由以L S I的專用輸出接腳來實現本實施形態 5的輸出單元1 5 0中之外部輸出接腳，使得即使是在組裝有 LSI的基板上也可在不花任何工夫下執行除錯。又，若在輸 出單元150設置可由LSI外部重寫的暫存器，則經由將該暫 1252321 存器所保持的値予以解碼，也可使用LSI既存的輸出端子作 輸出。依此，係成爲即使未設置除錯專用端子也可除錯，而 可削減除錯專用的外接腳。 【產業上可利用性】 有關本發明的除錯電路爲在安裝於成爲對象裝置之L S I 中’從L S I外部確認由其內部電路輸出之內部時脈及內部狀 態’具有可在裝置評估時迅速地發現在L S I設計之驗證時的 邏輯模擬所遺漏之除錯的效果，可削減用以評估L S I的工時 以縮短有關L S I開發之開發時間，且在L S I評估時不被檢 測’在實際的使用環境中可能發生的潛在錯誤也可解析的除 錯電路方面係有用，特別是在LSI(大型積體電路）之邏輯電 路動作異常時之LSI的邏輯電路之時脈的解析手法而言係有 用。 【圖面簡單說明】 【第1圖】係表示本發明之實施形態1的除錯電路之構 成方單元圖。 【第2圖】係表示本發明之實施形態2的除錯電路之構 成方單元圖。 【第3圖】係表示本發明之實施形態3的除錯電路之構 成方單元圖。 【第4圖】係表示本發明之實施形態4的除錯電路之構 成方單元圖。 【第5圖】係表示本發明之實施形態5的除錯電路之構 成方單元圖。 【元件符號說明】 100...LSI 1 10...邏輯電路 -40· 1252321 111、121、131、141、151、161、171、181、191.··暫存器 112 〜118，122 〜127，132，142.··選擇電路 120.. .選擇單元 1 3 0 ...時脈生成單元 140.. .變換單元 143.. .平行串列變換電路 1 5 0…輸出單元 160.. .觸發信號生成單元 162.. .邏輯運算電路 17 0...變化點反轉單元 172〜177、1 82〜1 87…信號處理電路 180.. .脈寬變更單元 190.. .信號位準判別單元 1 92 ...位準判別電路

Claims (1)

1252321 第9 3 1 2 8 1 2 6號「除錯電路」專利案 ( 2005年10月〇7日修正） 十、申請專利範圍： 1 . 一種除錯電路，係用以將包含有實現所期望的邏輯機能之 邏輯電路的LSI之機能加以除錯的除錯電路，該除錯電路 之特徵爲具備： 選擇單元，由該邏輯電路所輸出之複數個時脈信號，或 複數個狀態信號，選擇預定的信號以作輸出； 時脈生成單元，由該邏輯電路所輸出之複數個基準信 號，選擇預定的基準信號； 變換單元，將該選擇單元所選擇之預定的信號以該時脈 生成單元所輸出之基準信號的時脈作平行串列變換，再將 既變換的串列信號作輸出；及 輸出單元，將該變換單元所輸出的串列信號對外部輸 出。 2 ·如申請專利範圍第1項之除錯電路，其中 該時脈生成單元係具備可由LSI外部重寫的暫存器，而 依據該暫存器的値以執行由該邏輯電路所輸出之複數個 基準信號的選擇。 3 ·如申請專利範圍第1項之除錯電路，其中 該變換單元係與輸出該串列信號的時脈同步地輸出選 通信號。 4 .如申請專利範圍第1項之除錯電路，其中 該變換單元係在該串列信號之前或之後，或者是前後將 1252321 予苜定的基準丨目號附加而輸出。 5如申請專利範圍第1 1頁之除錯電路’其中 該變換單元係具備由該選擇單元所輸出的信號來選擇 預g的信號之選擇電路，且僅將該選擇電路所選擇之信號 作zp行串列變換再對該輸出單元作輸出，而該被選擇之信 号虎以外的信號按其原樣對該輸出單元作輸出。 6. 如申請專利範圍第5項之除錯電路’其中 該變換單元係更具備可由LSI外部重寫的暫存器，該選 擇電路係依據該暫存器的値，執行由該選擇單元所輸出之 信號的選擇。 7. 一種除錯電路，係用以將包含有實現所期望的邏輯機能之 邏輯電路的LSI之機能加以除錯的除錯電路，該除錯電路 之特徵爲具備： 選擇單元，由該邏輯電路所輸出之複數個時脈信號，或 複數個狀態信號來選擇預定的信號而作輸出；觸發信號生 成單元，將該選擇單元所選擇之預定的信號作邏輯運算， 將其結果作爲觸發信號來輸出；以及輸出單元，將該選擇 單元所選擇之預定的信號、及該觸發信號對外部作輸出。 8 .如申請專利範圍第7項之除錯電路，其中 該選擇單元係具備複數個可由LSI外部重寫的暫存器， 而依據該複數個暫存器的値，把對該觸發信號生成單元輸 出的信號與對該輸出單元輸出的信號各自個別地選擇輸 出。 9.如申請專利範圍第7項之除錯電路，其中 2- 1252321 該觸發信號生成單元係具備可由LSI外部重寫的暫存 器，而依據該暫存器的値，選擇預先被決定之邏輯運算型 樣當中的一個以執行邏輯運算。 1 〇. —種除錯電路，係對用以將包含有實現所期望的邏輯機能 之邏輯電路的L S I之機能加以除錯的除錯電路，該除錯電 路之特徵爲具備： 選擇單元，由該邏輯電路所輸出之複數個時脈信號，或 複數個狀態信號來選擇預定的信號而作輸出； 變化點反轉單元，對該選擇單元所選擇之毎預定的信號 檢測變化點，而在所檢測到的變化點使該預定的信號反轉 而作輸出；以及輸出單元，把在該變化點反轉單元變換之預 定的信號對外部作輸出。 1 1 .如申請專利範圍第1 0項之除錯電路，其中 該變化點反轉單元係具備可由LSI外部重寫的暫存器， 而依據該暫存器的値，按該選擇單元所選擇之各預定的信 號，變更作爲變化點所檢測之緣部的種類。 12.如申請專利範圍第10項之除錯電路，其中 該變化點反轉單元係具備可由LSI外部重寫的暫存器， 而依據該暫存器的値，開啓/關閉該變化點反轉單元之反轉 機能的執行。 1 3 · —種除錯電路，係用以將包含有實現所期望的邏輯機能之 邏輯電路的L S I之機能加以除錯的除錯電路，該除錯電路 之特徵爲具備： 選擇單兀，由該邏輯電路所輸出之複數個時脈信號，或 1252321 複數個狀態信號來選擇預定的信號而作輸出； 脈寬變更單元，對該選擇單元所選擇之毎預定的信號檢 測變化點，而在所檢測到的變化點變更該預定的信號之脈 寬；以及 輸出單元，把該脈寬變更單元所變換之預定的信號對外 部作輸出。 1 4 .如申請專利範圍第1 3項之除錯電路，其中 該脈寬變更單元係具備可由LSI外部重寫的暫存器，而 依據該暫存器的値，按該選擇單元所選擇之各預定的信 號，變更作爲變化點所檢測之緣部的種類。 1 5 .如申請專利範圍第1 3項之除錯電路，其中 該脈寬變更單元係具備可由LSI外部重寫的暫存器，而 依據該暫存器的値，變更各該預定的信號之脈寬的變化 量。 1 6 .如申請專利範圍第1 3項之除錯電路，其中 該脈寬變更單元係具備可由LSI外部重寫的暫存器，而 依據該暫存器的値，開啓/關閉該脈寬變更單元之脈寬變更 機能的執行。 1 7 . —種除錯電路，係用以將包含有實現所期望的邏輯機能之 邏輯電路的LSI之機能加以除錯的除錯電路，該除錯電路 之特徵爲具備： 選擇單元，由該邏輯電路所輸出之複數個時脈信號，或 複數個狀態信號來選擇預定的信號而作輸出； 信號位準判別單元，判別由該選擇單元所選擇之預定的 -4- 1252321 信號之位準，將其結果作輸出；及 輸出單元，把該選擇單元所選擇之預定的信號’及該位 準判別結果對外部作輸出。 1 8 ·如申請專利範圍第1 7項之除錯電路，其中 該選擇單元係具備複數個可由L S I外部重寫的暫存器， 而依據該複數個暫存器的値，把對該信號位準判別單元輸 出的信號與對外部輸出的信號，予以各自個別地選擇作輸 出。 1 9 ·如申請專利範圍第1 7項之除錯電路，其中 該信號位準判別單元係具備可由L S I外部重寫的暫存 器，而依據該暫存器的値，以變更該信號位準判別單元之 判別之位準的値。 2 〇 ·如申請專利範圍第1、7、1 〇、1 3、1 7項中任一項之除錯 電路，其中該選擇單元係具備可由LSI外部重寫的暫存 器’而依據該暫存器的値以執行由該邏輯電路所輸出之複 數個時脈信號、或複數個狀態信號之選擇。 2 1 ·如申請專利範圍第1、7、1 〇、1 3、1 7項中任一項之除錯 電路，其中該邏輯電路係具備：可由L S I外部重寫的暫存 器；及選擇電路，因應該暫存器的値以執行複數個時脈信 號、複數個狀態信號、或複數個基準信號之選擇。 2 2 ·如申請專利範圍第1、7、1 〇、1 3、1 7項中任一項之除錯 電路，其中該輸出單元係使用除錯專用端子來執行輸出。 2 3 .如申請專利範圍第1、7、1 〇、1 3、1 7項中任一項之除錯 電路，其中該輸出單元係具備可由L SI外部重寫的暫存 1252321 器，該輸出單元係藉由將該暫存器的値解碼而使用LSI之 既存的輸出端子來執行輸出。