JP4783567B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、とくに同一半導体基板上に集積した同期型メモリとロジックとを混載したLSI（Large-Scale Integration）における内蔵メモリのたとえばセットアップ/ホールド時間およびアクセス時間の正確な測定に関するものである。

一般的に、半導体基板上に混載させたメモリ-ロジックLSIは、メモリ、ロジック、外部信号切換回路およびメモリ-ロジックインターフェース（IF: InterFace）信号切換回路を備えている。これら構成要素の接続を説明すると、メモリとロジック間には、メモリ-ロジックIF信号切換回路が配設されている。メモリ-ロジックIF信号切換回路は、ロジックから出力パスを介して供給される信号を入力し、入力した信号をメモリに入力パスを介して出力している。メモリ-ロジックIF信号切換回路は、メモリから出力パスを介して供給される信号を入力し、入力した信号をロジックに入力パスを介して出力している。

また外部入出力ピンとロジックとの間には、外部信号切換回路が配設されている。外部信号切換回路は、入力パスを介して外部から供給される信号を入力し、ロジックに入力パスを介して信号を出力している。外部信号切換回路は、出力パスを介してロジックから供給される信号を入力し、出力パスを介して入力した信号を外部入出力ピンに出力している。メモリ-ロジックLSIは、上述した接続で信号をやりとりしている。

メモリ-ロジックLSIは、メモリの特性を評価するメモリテストモードにおいて外部信号切換回路およびメモリ-ロジックIF信号切換回路はテストインターフェース回路として機能させ、部信号切換回路とメモリ-ロジックIF信号切換回路との間のロジックを介することなく、直接的に内部データ転送路として使用するテスト入力パスおよびテスト出力パスを配設している。

さらに、メモリの構成について説明する。メモリは、内部にメモリ入出力部およびメモリ制御部を含み、これらを介して同期型メモリにデータを入出力させている。とくに、メモリ入出力部は、一つの入力に対して入力バッファ、タイミング調整用のディレイおよびフリップフロップ回路を用い、一つの出力に対して出力バッファを用いている。クロックに対しては、入力バッファおよびクロックドライバを備えて、入力において使用するフリップフロップ回路および出力において使用する出力バッファにそれぞれ、入力クロックおよび出力クロックを供給している。

メモリ-ロジックLSIは、このよう構成要素を用い、内部データ転送路に接続して、メモリのセットアップ/ホールド時間およびアクセス時間を測定している。メモリ-ロジックLSIにおけるセットアップ/ホールド時間およびアクセス時間の測定は、入出力ピンからメモリまでの外部信号切換回路およびダイレクト入出力パスといった内部信号経路による遅延量を含んだ形を測定している。

この他、メモリの動作試験に関して、具体例がいくつか提案されている。特許文献１の半導体集積回路装置は、内蔵されたメモリの動作試験の精度を向上させることを実現させるため、同一チップ11上にメモリ４と論理回路12とが形成され、チップ11上の試験専用端子Tiから入力されるアドレス信号ADに基づいてメモリ４の動作試験を行い、メモリ試験回路13が端子Tiから入力される多ビットのアドレス信号ADに基づいてこのアドレス信号ADがメモリ４の入力ポートPiに入力された後にアドレス信号ADに基づいて所定のパルス幅の書込み制御信号WEをメモリ４に出力することで信号伝達時間のばらつきに影響されることなく、動作試験することで精度を向上させている。

特許文献２のロジック混載メモリおよびそのテスト方法は、テストモードの切り替え時の遷移数を低減してテスト効率の向上とノイズの低減を図ることを実現させるため、ロジック回路２を介してメモリコア12をテストする通常動作テストモードと、外部パッド１からロジック回路２を介さずに情報を入力してメモリコア12を直接テストするバイパステストモードとを備え、ロジック２とメモリコア12とのテストに同一のテスト回路18を使用し、モードレジスタ16からのテスト選択情報TMADR1とMUX 4〜6それぞれから供給されるテスト選択情報TMADR2とをMUX 17で選択してテスト回路18に供給することにより、テストモードの設定および実行を可能にしている。

また、特許文献３の半導体集積回路のテスト装置およびテスト方法は、メモリがテストされるときLSIの実使用状態にないことから、実使用で予期せぬ動作不良を起こしてしまったり、メモリとランダムロジック部のテストが独立に行われることによってテストコストの増加を招いたりしていることを改善するため、メモリ部１にロジック部２と分離してテスト信号を印加するとともに、ロジック部２に動作信号を供給しロジック部２を意図的に動作させているので、実使用状態に近い状態にすることができ、メモリテストとスキャンテストを同時に行うことでテスト時間の短縮およびテストコストの低減を図ることができることを開示している。

特開平５−264675号公報 特開平11−174121号公報 特開2002−162444号公報

ところで、前述したメモリ-ロジックLSIにおけるメモリの特性を評価する場合について簡単に説明する。前述の構成要素によりアクセス時間の測定においてクロック信号は、外部入力ピン、外部信号切換回路、メモリ-ロジックIF信号切換回路およびメモリの入力バッファのそれぞれと接続する配線を経由して供給される。

一方、メモリの出力データは、メモリ-ロジックIF信号切換回路、外部信号切換回路および外部出力ピンのそれぞれを接続する配線を経由して供給される。このような配線により、実際のアクセス時間測定は、外部クロック入力から外部データ出力までの時間、すなわち、上述した回路および配線負荷による遅延時間を測定することになる。

また、セットアップ/ホールド時間に関しても入力信号は、外部入力ピン、外部信号切換回路、メモリ-ロジックIF信号切換回路およびメモリの入力バッファのそれぞれを接続する配線を経由してメモリのフリップフロップ回路に供給される。この場合、実際のセットアップ/ホールド時間は、クロック用の外部入力ピンと外部入力ピンの入力タイミング差、すなわちクロックの転送経路と入力信号それぞれの転送経路との物理的な差によるスキューを含んだ時間を測定することになる。このような時間測定は、正確なメモリの特性を測定しているというわけではない。

さらに、具体例として説明した特許文献１および３は、上述したように含まれる遅延量のない時間を測定しているのではなく、まったく異なる課題について検討している。また、特許文献２にバイパステストモードについて開示されているが、上述した遅延量のない時間測定に関して何等の示唆も開示もされていない。

本発明はこのような従来技術の欠点を解消し、遅延量のない正確な時間を測定することができる半導体装置を提供することを目的とする。

本発明は上述の課題を解決するために、一方の機能およびこの一方の機能と異なる他方の機能を実現する手段が複数混載され、他方の機能を実現する手段が一方の機能を実現する手段の前段に配設された半導体装置において、この装置は、この装置に対する外部からの入力信号および外部への出力信号が、それぞれ入力および出力され、この入力および出力に応じて各機能を実現させる通常モードの他に、この装置における入力信号および出力信号に対する信号の特性を測定するテストモードを具備し、通常モードにおいて入力信号および出力信号それぞれを流す通常の入出力経路とテストモードにおいて通常の入出力経路を迂回し、直接的に一方の機能を実現する手段に入力信号および出力信号それぞれを流すテスト用の入出力経路とが形成され、入力信号および出力信号それぞれを通常の入出力経路とテスト用の入出力経路とに切り換える切換手段を含み、一方の機能を実現する手段は、通常およびテスト用の入出力経路を流れた入力信号および出力信号それぞれを入出力する入出力手段を含み、この入出力手段は、テストモードにて直接的に供給されるテスト用クロック信号を用いて、入力信号および出力信号それぞれに対応する信号を選択的に取り込み、この取り込んだ信号を出力する入出力選択手段を含むことを特徴とする。

本発明の半導体装置は、テスト用の入出力経路を形成し、一方の機能を実現する手段が有する入出力手段に入出力選択手段を設けて、テストモードにて直接的に供給されるテスト用クロック信号を用いて、入力信号および出力信号それぞれに対応する信号を選択的に取り込み、この取り込んだ信号を出力し、この出力を外部ピンでモニタしながら、クロック信号または入力信号の立上がりタイミングを変化させて、テスト用クロック信号に対し一方の機能を実現する手段の入力直前および出力直後にてどの程度の遅れによる位相ずれが生じているかを示す遅延量を相対的に測定し、この結果、通常用クロック信号を用いた測定により得られた測定時間からテスト用クロック信号を用いて得られた測定値で差し引く補正により一方の機能を実現する手段の信号特性、たとえばメモリ自体のセットアップ/ホールド時間およびアクセス時間を正確に算出することを可能にする。

次に添付図面を参照して本発明による半導体装置の実施例を詳細に説明する。

本実施例は、本発明の半導体装置を適用したテスト装置を内蔵したメモリ-ロジック混載LSI 10の場合である。以下、混載LSIと簡略して呼ぶ。本発明と直接関係のない部分について図示および説明を省略する。以下の説明で、信号はその現れる接続線の参照番号で指示する。

混載LSI 10は、図２に示すように、メモリ12、メモリ-ロジックIF（InterFace）切換回路14、ロジック部16、外部信号切換回路18、ならびにバッファ回路20および22を含む。本実施例では、メモリ12が一方の機能を実現する手段に対応し、ロジック部16が他方の機能を実現する手段に対応している。さらに、図２を用いて、各部の接続関係を簡単に説明する。混載LSI 10の入力側において、図示しない外部入力ピンから外部入力パス24が外部信号切換回路18に接続されている。ここで、外部入力パス24は、たとえば入力信号IN_0〜IN_nのn+1本の信号である。

外部信号切換回路18は、ロジック入力パス26を介してロジック部16に接続している。ロジック部16は、ロジック出力パス28を介してメモリ-ロジックIF切換回路14と接続している。メモリ-ロジックIF切換回路14は、メモリ入力パス30を介してメモリ12に接続している。

また、外部信号切換回路18は、テスト時に入力信号がロジック部16を介さないで直接的にメモリ-ロジックIF切換回路14に供給されるようにメモリダイレクトテスト入力パス32をメモリ-ロジックIF切換回路14に接続している。

さらに、本実施例においてテストクロック信号TCLK 34がバッファ回路20を介してメモリ12に供給している。テストクロック信号TCLK 34は、外部信号切換回路18、ロジック部16およびメモリ-ロジックIF切換回路14を介さず、直接的にメモリ12に供給されている。

一方、混載LSI 10の出力側として、メモリ12は、メモリ出力パス36を介してメモリ-ロジックIF切換回路14と接続している。メモリ-ロジックIF切換回路14は、ロジック入力パス38を介してロジック部16と接続している。ロジック部16は、ロジック出力パス40を介して外部信号切換回路18に接続している。外部信号切換回路18は、外部出力パス42を介して図示しない外部出力ピンと接続している。ここで、外部出力パス42は、たとえば出力信号OUT_0〜OUT_kとしてk+1本を出力する。

また、メモリ12は、メモリ-ロジックIF切換回路14およびロジック部16を介さず、直接的に外部信号切換回路18に供給されるようにメモリダイレクトテスト出力パス44を外部信号切換回路18に接続している。

さらに、本実施例においてメモリテスト出力信号TOUT_M 46がバッファ回路22を介して図示しない外部出力ピンに供給している。

上述した接続関係において、本実施例は、新たにテストクロック信号TCLK 34がメモリ12に直接的に入力されている点およびテスト出力信号TOUT 46がメモリ12から直接的に出力されている点があり、さらに、メモリ12の出力DOに加えてテスト出力信号TDO 44が設けられ、この出力データがメモリ-ロジックIF切換回路14およびロジック部16を経由せずに外部信号切換回路18に入力されている点に特徴がある。

図２に示す各構成要素について簡単に説明する。メモリ12は、基本的に、供給されるデータを格納し、一時的に保持し、要求に応じて一時的に保持したデータを出力する機能を有し、データを迅速に入出力する機能を備えている。この機能を実現させるためメモリ12は、さらに、メモリ入出力部48およびメモリ制御部50を含んでいる。メモリ入出力部48についてはさらに後段で説明する。メモリ制御部50は従前の機能を有している。

メモリ-ロジックIF切換回路14は、メモリ12とロジック部16との間で供給される入力信号と出力信号とが、それぞれ前述したロジック出力パス28およびメモリ出力パス36、ならびにメモリ入力パス30およびロジック入力パス38を介して入出力させる機能を有する。また、メモリ-ロジックIF切換回路14は、メモリダイレクトテスト入力パス32を介して供給される信号をメモリ12に供給する機能も有している。

ロジック部16は、ロジック入力パス26および38のそれぞれから供給される信号に対して所定のロジック演算を施す機能を有し、演算結果の信号をロジック出力パス28および40のそれぞれを介してメモリ-ロジックIF切換回路14と外部信号切換回路18のそれぞれに出力する。

外部信号切換回路18は、入力側の機能として、通常の動作時にn+1本の入力信号を入力し、ロジック部16に出力する機能と、テスト時に供給される信号をメモリダイレクト入力パス32に切り換えてこれらの信号をメモリ-ロジックIF切換回路14に供給する機能とを有している。また、外部信号切換回路18は、出力側の機能として、通常の動作時にk+1本の入力信号を入力し、外部に出力する機能と、テスト時にメモリダイレクト出力パス44からの信号に切り換えてこれらの信号を外部に出力する機能とを有している。

バッファ回路20および22は、それぞれ入力信号のゲインを向上させ、波形整形する機能を有している。本実施例では、アンプを２段縦列に接続している。

次に本発明の特徴付けるメモリ入出力部48について説明する。メモリ入出力部48は、図１に示すように、テスト機能付入出力選択部52、タイミング調整部54、ラッチ部56および出力バッファ部58を含む。テスト機能付入出力選択部52は、供給されるテストクロック信号TCLK 34の立ち上がり時刻を基準としてメモリ12の各出力ノードと外部出力ピン間の遅延量を相対的に測定する機能を有している。テスト機能付入出力選択部52には、入力信号としてテストモードを表すTEST信号60、0〜kまでのDI信号、クロックCLK 62、0〜iまでのCOM信号、0〜mまでのADD信号およびテストクロック信号TCLK 34が供給されている。ここで、DI信号は0〜kまでの信号であるからDI<k:0>、COM信号は0〜iまでの信号であるからCOM<i:0>およびADD信号は0〜mまでの信号であるからADD<m:0>という記号で表す。

また、テスト機能付入出力選択部52は、出力信号として出力信号TOUT 46、0〜kまでのDO信号および0〜kまでのTDO信号を外部信号切換回路18に出力している。テスト機能付入出力選択部52のより具体的な構成は後段にて図３を参照しながら、説明する。

タイミング調整部54は、テスト機能付入出力選択部52から供給される入力信号DI<k:0>、COM<i:0>、ADD<m:0>およびクロックCLK 62、それぞれをタイミング調整する機能を有している。タイミング調整部54は、これら入力信号それぞれに対してバッファおよび遅延素子（DeLay）を一組ずつ設けている。バッファは、供給される入力信号に対して振幅の増幅にともなう波形整形する機能を有し、波形整形した信号を遅延素子に出力する。遅延素子は、供給される信号と他の信号との出力タイミングを同一にするように調整する機能を有している。

ただし、遅延素子の内、クロック信号CLK 62に遅延素子64は、バッファから供給される信号を３つのクロック信号66、68および70として出力する。３つのクロック信号66、68および70は、それぞれ、出力バッファ部58に供給するクロック信号OUT_CLK、メモリ制御部50に供給するクロック信号CLKおよびラッチ部56に供給するクロック信号INP_CLKである。タイミング調整部54は、遅延素子64以外の出力をラッチ部に供給する。

ラッチ部56は、供給される入力信号をクロック信号の入力タイミングに応じて取り込んで一時保持し、出力する機能を有している。ラッチ部56には、複数のフリップフロップ回路が用いられている。フリップフロップ回路のそれぞれは、供給される入力信号DI<k:0>、COM<i:0>およびADD<m:0>を入力端子Dから取り込み、出力端子Qから出力する。フリップフロップ回路のそれぞれには、クロック信号INP_CLK 70が供給され、たとえば立ち上がりタイミングで取り込みと出力を行っている。ラッチ部56は、入力信号DI<k:0>、COM<i:0>およびADD<m:0>をメモリ制御部50に出力する。

出力バッファ部58は、供給される出力信号を増幅し、波形整形する機能を有している。出力バッファ部58には、バッファ回路が出力信号DO<k:0>で表すようにk+1個配設されている。バッファ回路それぞれは、クロック信号OUT_CLK 66に応じて動作する。出力バッファ部58は、出力信号DO<k:0>としてテスト機能付入出力選択部52に出力する。

テスト機能付入出力選択部52は、図３に示すように、入力側として入力信号の種類入力信号DI<k:0>、クロック信号CLK、COM<i:0>およびADD<m:0>、すなわち数に応じたフリップフロップ回路72および論理積（AND）回路74の組、ならびに一つのバッファ回路76を有している。フリップフロップ回路72は、基本的に、入力端子Dから入力信号を取り込み、出力端子Qから論理積回路74の一端側に出力信号78を出力する。フリップフロップ回路72には、クロック信号TCLK 34が供給されている。フリップフロップ回路72は、クロック信号TCLK 34により供給される入力信号を取り込み、出力している。論理積回路74の他端側には、前段の論理積回路の出力信号80が供給されている。論理積回路74には、一端側にフリップフロップ回路72の出力および他端側に前段の論理積回路74の出力が供給されるようにそれぞれ、接続されている。ただし、初段に対応する論理積回路74は、一端側にフリップフロップ回路72の出力端子と接続し、他端74a側はレベルHにプルアップさせておく。また、最終段の組の論理積回路74は、バッファ回路76に出力信号80aを出力する。バッファ回路76は、出力信号TOUT 46として出力する。このように接続して論理積回路74は、フリップフロップ回路72の出力78と全入力信号に対するフリップフロップ回路の出力を順次つなげた信号80との論理積演算を行う。論理積回路74は、バッファ回路76を介して出力信号TOUT 46として出力する。

また、データの出力側には、基本的に、フリップフロップ回路72およびスイッチ82の組が出力信号それぞれに対応して設けられている。この組は、出力信号DO<k:0>からk+1個設けられている。フリップフロップ回路72は、出力バッファ部58からの出力信号を入力端子Dからクロック信号CLK 34で取り込み、クロック信号34を基に出力端子Qから出力信号TDO 84としてスイッチSW 82に出力している。

スイッチSW 82は、たとえばトランスファゲートを用い、テストモードの状態か否かに応じて信号TDO 84を出力させる機能を有している。スイッチSW 82には、出力バッファ部58からの出力信号とフリップフロップ回路72の出力信号84とが供給されている。スイッチSW 82は、テストモードの状態か否かを指定するテスト信号TEST 60のレベルにより、出力バッファ部58の出力およびフリップフロップ回路72の出力84のいずれを信号TDOと接続するかを選択している。テスト信号TEST 60はメモリ内部で生成されても、メモリ外部で生成されていてもどちらでもよい。

次にテスト機能付入出力選択部52の動作について説明する。テスト機能付入出力選択部52における動作の一例としてクロック信号TCLK 34に対するクロック信号CLK 62の位相ずれおよびその追随性を測定する場合を示す。これ以降のタイミングに関する説明では、すべてメモリテストモードに入り、ロジック部16を経由せず、外部入出力ピンとメモリ12の各入出力とが接続されている状態であって、タイミングは図示しない外部入出力ピンでのタイミングを示しているとする。

ここで、クロック信号CLK 62以外の入力、すなわち図4(c)〜(e)のDI<k:0>、COM<i:0>およびADD<m:0>にはそれぞれ、外部からレベル“H”を印加している。この設定において図４に示すように、クロック信号CLK 62が供給される図３のフリップフロップ回路72にクロック信号TCLK 34を供給し、クロック信号TCLK 34の立上がりタイミングで取り込み、クロック信号CLK 62を論理積回路74の一端側に出力する。論理積回路74の他端側には、前述した条件設定によりレベル“H”が供給されている。

クロック信号CLK 62の位相ずれに応じてクロック信号CLKの立ち上がりタイミングを変化させ、同時に、出力信号TOUT 46をモニタする。まず、クロック信号CLK 62クロック信号CLK 62を処理するフリップフロップ回路72において図4(a)に示すクロック信号TCLK 34の立ち上がり時刻に対し図4(b)に示すクロック信号CLK 62の立ち上がり時刻が十分早い場合、このフリップフロップ回路72はクロック信号CLK 62のレベル“H”を取り込み、クロック信号TCLKの立ち上がりに同期してレベル“H”レベルを出力する。したがって、外部ピンで出力信号TOUTを観測していれば、クロック信号TCLKの立ち上がりに同期して出力信号TOUTがレベル“H”として出力されることになる。

次に図4(b)に示すクロック信号CLK 62の立ち上がりタイミングをクロック信号TCLKの立ち上がりタイミングに近づけていっても出力信号TOUTからレベル“H”が出力される。さらに、クロック信号CLK 62の立ち上がりタイミングがクロック信号TCLKの立ち上がりタイミングを追い越して、遅れてしまうとあるタイミングでクロック信号CLK 62を扱うフリップフロップ回路72は、クロック信号CLK 62のレベル“H”が取り込めなくなる。この結果、フリップフロップ回路72は図4(f)の破線に示すレベル“L”の状態のままとなる。したがって、外部ピンで出力信号TOUT 46を観測していれば、クロック信号TCLK 34の立ち上がりがあっても、出力信号TOUT 46の状態は“L”レベルのまま変化しないことになる。クロック信号TCLK 34の立ち上がりに同期して、出力信号TOUTがレベル“H”を出力しなくなったときのクロック信号TCLK 34とクロックCLK 62との時間差tCKSKEW (86)を測定することによりメモリ入出力部48内のテスト機能付入出力選択部52にてクロック信号TCLK 34に対するクロック信号CLK 62の位相ずれを求めることができる。

次にテスト機能付入出力選択52でのクロック信号TCLK 34に対する入力信号ADDの位相ずれおよびその追随性を測定する場合を示す。この場合も前述したクロック信号CLK 62の際と同様に位相ずれが測定される被測定信号ADD<0>以外の信号、すなわち図5(b)〜(d)および(f)に示すクロックCLK、入力信号DI<k:0>、COM<i:0>およびADD<m:1>は、それぞれレベル“H”に固定している。テスト機能付入出力選択52において図３の入力信号ADD<0>を扱うフリップフロップ回路72は、クロック信号TCLK 34の立上がりタイミングに対する入力信号ADD<0>を取り込み、出力する。このとき、このフリップフロップ回路72への入力信号ADD<0>は、立ち上がりタイミングを変化させて供給されている。フリップフロップ回路72は、クロック信号TCLK 34の立ち上がりに同期した出力信号を出力する。この結果、入力信号ADD<0>に対する出力信号TOUT 46がモニタされる。そして、クロック信号TCLK 34の立ち上がりに同期した出力信号TOUTがレベル“H”を出力しなくなったときのクロック信号TCLKと入力信号ADD<0>の時間差tADSKEW 88を測定することによりテスト機能付入出力選択部52におけるクロック信号TCLKに対する入力信号ADD<0>の位相ずれを求めることができる。

このようにして全入力信号に対して、テスト機能付入出力選択部52でのクロック信号TCLKに対する各信号の位相ずれ、すなわちメモリの各入力ノードと外部入力ピン間の遅延量をクロック信号TCLK 34の立ち上がり時刻を基準として相対的に測定でき、この測定値にて補正をすることによりメモリ入出力部48での各入力信号のセットアップ/ホールド時間、すなわちメモリ12のセットアップ/ホールド時間を正確に求めることが可能となる。測定値による補正とは、クロック信号TCLKを基準として求めた各入力信号の位相ずれをクロック信号CLK 62を基準とした各入力信号の位相ずれに変換する。たとえば信号がADD<0>であれば、この補正は時間差tADSKEW 88から時間差tCKSKEW 86を差し引いた値がクロック信号 62に対する信号ADD<0>のメモリ入出力部48における位相ずれとなり、クロック信号TCLKを用いず通常動作にて測定したセットアップ/ホールド時間からこのクロック信号CLK 62に対するメモリ入出力部48における各入力信号の位相ずれ分を差し引くまたは加えることを意味している。

次にテスト機能付入出力選択52でのクロック信号TCLK 34に対する出力信号DOの遅れの測定について示す。図示しない入力信号であるコマンドCOM<i:0>およびアドレスADD<m:0>のそれぞれは、図6(a)に示すクロック信号CLK 62に同期させて、入力し、所望のアドレスから所望のデータが読みだせる状態に設定しておく。

本実施例ではクロック信号CLK 62の立ち上がりタイミングに対し図6(b)に示すクロック信号TCLK 34の立ち上がりタイミングを変化させる。測定は、この変化に応じて出力される出力信号TDO<k:0>を出力信号OUT<k:0>としてモニタする。この測定に際し、図３に示したスイッチSW 82は、メモリ12からの出力信号DOと出力側におけるフリップフロップ回路72からの出力信号84とが供給されるように接続されている。スイッチSW 82は、テスト信号TEST 60の供給に応じていずれかを出力する。

まず図6(a)のクロック信号CLK 62の立ち上がりを受けて、出力バッファ部58からの出力信号DOが確定する時刻より十分遅い時刻t0で図6(b)のクロック信号TCLK 34の立ち上がりにおいて、出力側のフリップフロップ回路72には図6(c)、(d)および(e)にそれぞれ斜線で示す確定した出力データDO<k:0>が取込まれている。フリップフロップ回路72は、クロック信号TCLK 34の立ち上がりに同期して、フリップフロップ回路72から確定した出力データと同一論理のデータが出力する。

ここでは確定した出力データがレベル“H”だったとすると、図示しない外部ピンでは、クロック信号TCLK 34の立ち上がりに同期して、図6(g)に示す出力信号TDO<1>を除く、図6(f)および(h)に示すように出力信号TDO<k:0>が出力され、確定出カデータと同一論理のレベル“H”が観測または測定される。立ち上がり時刻t0でのクロック信号TCLKの立上がりに同期して確定した出力信号（データ）のレベル“H”が出力されなくなるか否か出力を外部ピンで観測する。この場合、クロック信号CLK 62とずらした位相でのクロック信号TCLK 34との時間差tDDL_1 90が測定される。

次にクロック信号TCLK 34の立ち上がりタイミングをクロック信号CLK 62の立ち上がりタイミングに近づけていく。具体的に、先の立ち上がり時刻t0に比べて立ち上がりタイミングを早めて供給され、クロック信号TCLK 34の立ち上がり時刻t1にてフリップフロップ回路72は図6(c)、(d)および(e)に示した出力データDO<k:0>を取り込む。このとき、フリップフロップ回路72は、図6(c)の出力信号DO<0>を確定した出力データとしてレベル“H”が取込めなくなる。この結果、出力信号TDO<k:0>は、図6(f)に対応する図6(j)の出力信号TDO<1>だけでなく、図6(i)の出力信号TDO<0>もレベル“H”を出力しなくなり、図6(k)に示す出力信号TDO<k>を得る。したがって、外部ピンで観測すると、クロック信号CLK 62の立ち上がりで取り込もうとしても出力信号TDO<1:0>がレベル“H”のデータが得られなくなる。

ここで、立ち上がり時刻t1でのクロック信号TCLK 34の立上がりに同期して確定した出力信号（データ）のレベル“H”が出力されなくなるか否か出力を外部ピンで観測する。先の場合と同様に、クロック信号CLK 62とずらした位相でのクロック信号TCLK 34との時間差tDDL_0 92が測定される。

さらに、クロック信号TCLK 34の立ち上がりタイミングを時刻t2にずらす。このとき、図6(l)、(m)および(n)が示すように、出力信号TDO<k:0>すべてがレベル“H”を出力しなくなる。この場合出力信号TDO<k>に関してクロック信号CLK 62とずらした位相でのクロック信号TCLK 34との時間差tDDL_k 94が測定される。

このようにしてメモリ入出力部48のテスト機能付入出力選択部52におけるクロック信号TCLK 34に対する出力信号DOの遅れ、すなわちメモリの各出力ノードと外部出力ピン間の遅延量をクロック信号TCLK 34の立ち上がり時刻を基準として相対的に測定でき、この測定値にて補正をかけることによりメモリ入出力部48での各出力信号のアクセス時間、すなわちメモリ12のアクセス時間を正確に算出することができる。測定値による補正とは、外部入力ピンから入力されたクロック信号とメモリ入出力部48におけるクロック信号CLK 62との遅延量はセットアップ/ホールド時間補正を測定する際、クロック信号TCLKを基準に時間差ｔCKSKEWとして求めてあるので、今回測定した時間差tDDL_0〜tDDL_kそれぞれから時間差tCKSKEWを差し引くまたは加えることを意味している。

メモリテストモードで出力される信号を外部ピンでモニタできるように切り換えて、クロック信号CLK 62またはテスト用のクロック信号TCLK 34の立上がりタイミングを変化させ、フリップフロップ回路からの出力を測定することにより、クロック信号TCLK 34に対し入力信号および出力信号のそれぞれがメモリの各入出力ノードにおいてどの程度ずれているか、すなわちメモリ12の各入出力ノードと外部入出力ピン間の遅延量を相対的に測定することが可能となる。この結果、メモリ12自体のセットアップ/ホールド時間およびアクセス時間を正確に算出することが可能になる。

次に本発明の半導体装置を適用した混載LSI 10における他の実施例について説明する。本実施例は、共通する構成要素に対して先の実施例と同じ参照番号を付して、煩雑な説明の繰返しを避けるため説明を省略する。

ここで、本実施例は、先の実施例との主な相違点としてテスト機能付入出力選択部52に配設されている測定用のフリップフロップ回路を新たにも設けるのではなく、従来メモリ12に入力信号それぞれを取り込むラッチ部56のフリップフロップ回路に取込みクロックおよび入力データを切り換える機能を追加し、クロック信号TCLK 34と各入信号のメモリ入力部48における位相ずれを測定する機能を併用させている点である。

この機能を実現させるため、タイミング調整部54は、図７に示すように、クロック信号CLK 62を除く、入力信号DI<k:0>、COM<i:0>およびADD<m:0>をバッファ回路に供給するとともに、タイミング調整部54を迂回する信号線54aを追加配線して、入力信号DI<k:0>、COM<i:0>およびADD<m:0>をラッチ部56に供給するように接続している。

上述したように、ラッチ部56は、テスト機能付入出力選択部52における構成要素として用いている。ラッチ部56およびテスト機能付入出力選択部52には、新たな機能を追加したフリップフロップ回路100を配設している。フリップフロップ回路100には、制御用としてテスト信号TEST 60、クロック信号TCLK 34、クロック信号INP_CLK 70が供給されるように接続されている。また、フリップフロップ回路100は、入力側として入力端子DおよびTDにタイミング調整した入力信号およびタイミング調整していない入力信号をそれぞれ、入力し、出力側として出力端子QおよびTQから信号をそれぞれ、メモリ制御部50および論理積回路の一端側に出力している。論理積回路74には、他端側に前段の論理積回路からの出力が供給されるように接続されている。この論理積回路74は、図３の論理積回路74に対応している。

また、テスト機能付入出力選択部52における出力側に配設するフリップフロップ回路100は、先の実施例のフリップフロップ回路と同じように動作させるため入力端子Dおよびクロック信号INP_CLK 70が供給される端子を電源電圧（VDD）でプルアップしている。

次に入力側に用いるフリップフロップ回路100の構成例を図８に示す。フリップフロップ回路100は、トランスファゲート102〜112、インバータ114〜128および反転論理積（NAND）回路130を含む。フリップフロップ回路100における接続を説明する。トランスファゲート102は、反転端子にテスト信号TEST 60が供給される。トランスファゲート102の非反転端子およびトランスファゲート104の反転端子には、反転テスト信号INV_TEST 132が供給される。反転テスト信号INV_TEST 132は、インバータ114に供給するテスト信号TEST 60を反転して生成している。入力端子Dには、入力信号（データ）が供給される。

トランスファゲート104の非反転端子とトランスファゲート106の反転端子にはテスト信号TEST 60が供給される。トランスファゲート104の入力端子TDにはタイミング調整しない入力信号が供給される。また、トランスファゲート106の非反転端子とトランスファゲート108の反転端子には反転テスト信号INV_TEST 132が供給される。トランスファゲート106の入力端子はクロック端子に対応し、クロック信号INP_CLK 70が供給される。トランスファゲート108の非反転端子にはテスト信号TEST 60が供給される。トランスファゲート108の入力端子はクロック端子に対応し、クロック信号TCLK 34が供給される。

トランスファゲート102および104の出力端子、ならびにトランスファゲート110の入力端子が、共通に接続されている。この接続を内部ノードD_Iに接続されているという。また、トランスファゲート106および108の出力端子、トランスファゲート110の反転端子およびトランスファゲート112の非反転端子、ならびにインバータ116の入力端子が共通に接続されている。この接続は内部ノードCLK_Iとつながっているという。インバータ116は、出力をトランスファゲート110の非反転端子およびトランスファゲート112の反転端子に接続されている。トランスファゲート110の出力端子とトランスファゲート112の入力端子との間にはインバータ118が配設され、インバータ118の出力がインバータ120を介してインバータ118の入力に接続されている。

トランスファゲート112の出力がインバータ122に供給されるように接続され、インバータ122の出力がインバータ124および126に供給される。インバータ124は、出力をインバータ122の入力端子に帰還接続している。インバータ126は、インバータ128および反転論理積回路130の一端側に接続している。インバータ128は、出力端子Qから出力信号（データ）として出力する。反転論理積回路130は、他端側にテスト信号TEST 60が供給され、論理積反転演算の結果を出力端子TQから出力信号（データ）として出力する。

これらのトランスファゲート102、104、106および108は、テスト信号TEST 60および反転テスト信号INV_TEST 132により制御され、テスト信号の状態により入力データおよび取り込むクロック信号を選択するようになっている。また出力端子TQからの出力はテスト信号の状態により反転論理積回路130の出力がレベル“H”に固定されるようになっている。

このフリップフロップ回路100の動作について簡単に説明する。通常動作時にテスト信号TEST 60は、レベル“L”であり、このとき図８のトランスファゲート102および106が導通状態にある。したがって、フリップフロップ回路100にはタイミング調整部54のバッファおよび遅延素子それぞれを通過した入力信号（データ）がクロック信号INP_CLK 70により取り込まれるようになっている。

一方、メモリ入出力部48におけるクロック信号TCLK 34と入力信号それぞれの位相ずれ測定時にテスト信号TEST 60は、レベル“H”とし、このとき図８のトランスファゲート104および108が導通状態になる。フリップフロップ回路100にはメモリ12ヘの入力信号がタイミング調整部54のバッファおよび遅延素子を通過せず入力され、クロック信号TCLK 34により取り込まれる。クロック信号TCLK 34と入力信号それぞれのメモリ入出力部48における位相ずれの測定は、先の実施例と同様である。

このように、テスト機能付入出力選択部52における位相ずれ測定用の入力側に配設していたフリップフロップ回路を設けずに、従来各入力信号のメモリヘの取込みに使用されているフリップフロップ回路72に取り込むクロック信号の切換機能および入力信号の切換機能を新たな機能として加えたフリップフロップ回路100を設け、メモリ12への入力信号の取込みとメモリ入出力部48でのクロック信号TCLK 34と入力信号それぞれの位相ずれ測定という２つの機能を併用させることによりチップサイズの増加を抑え、かつ先の実施例と同様の効果を得ることができる。

以上のように構成することにより、テスト用の入出力経路を形成し、メモリ12が有するメモリ入出力部48にテスト機能付入出力選択部52を設けて、テストモードにて直接的に供給されるクロック信号TCLK 34を用いて、入力信号DI<k:0>、COM<i:0>およびADD<m:0>、ならびに出力信号DO<k:0>それぞれに対応する信号を一つ選択的に取り込み、この取り込んだ信号を出力し、この出力を図示しない外部ピンでモニタしながら、クロック信号CLK 62または入力信号DI<k:0>、COM<i:0>およびADD<m:0>の立上がりタイミングを変化させて、クロック信号TCLK 34に対しメモリ12の入力直前および出力直後の位置にてどの程度遅れ、位相ずれが生じているかを示す遅延量を相対的に測定し、この結果、クロック信号TCLKを用いない測定により得られた測定時間からクロック信号TCLKを用いて得られた測定値で差し引く補正により、メモリ12の信号特性、たとえばメモリ12自体のセットアップ/ホールド時間およびアクセス時間を正確に算出することができる。

テスト機能付入出力選択部52は、入力側処理として、フリップフロップ回路72および論理積回路74を一組として入力信号それぞれに対して設け、フリップフロップ回路72でクロック信号TCLK 34のレベル変化するタイミングで供給される入力信号CLK 62、DI<k:0>、COM<i:0>およびADD<m:0>の一つを取り込んで、この取り込んだ入力信号CLK 62、DI<k:0>、COM<i:0>およびADD<m:0>の一つを２入力の論理積回路74の一端側に供給し、論理積回路74の出力を次の組が有する論理積回路74の他端側に接続して、縦列的な接続にして、この内、最初の組においてフリップフロップ回路72からの出力を一端側に供給し、他端側に論理レベルをハイにする信号を印加し、これらの入力に対して論理積演算し、以降の論理積回路74の他端側には、前の組の論理積手段が出力する信号を入力し、さらに、最後の組において論理積回路74が出力する信号をバッファ76に接続して、増幅し、出力する。また、テスト機能付入出力選択部52において、出力側処理として、フリップフロップ回路72は、フリップフロップ回路72およびスイッチSW 82を一組とし、各組を出力信号それぞれに対して設け、フリップフロップ回路72ではクロック信号TCLK 34のレベル変化するタイミングで供給される一つの出力信号を取り込んで、取り込んだ出力信号を出力し、スイッチSW 82にて出力バッファ部58から供給される一つの出力信号とフリップフロップ回路72からの出力とをテスト信号TEST 60の入力に応じて選択して出力することにより、メモリ12の入力直前および出力直後にてどの程度遅れることによりずれが生じているかという情報を知ることができる。

また、テスト機能付入出力選択部52は、タイミング調整回路54の前段に配設して入力信号CLK 62、DI<k:0>、COM<i:0>およびADD<m:0>のそれぞれに対する遅延にともなう相対的なずれを表す測定値を容易に得ることができる。

また、テスト機能付入出力選択部52は、タイミング調整回路54の前段に配設して入力信号CLK 62、DI<k:0>、COM<i:0>およびADD<m:0>のそれぞれに対する遅延にともなう相対的なずれを表す測定値を容易に得ることができる。
さらに、テスト機能付入出力選択部52は、入力側処理として、入力信号それぞれに対してタイミング調整部54の後段に設けられるラッチ部56に新たな機能を追加し、ラッチ回路56のフリップフロップ回路100および論理積回路74を一組とし、入力信号それぞれに対して設けて、実施例と同じ機能を発揮させることができる。

ここで、ラッチ部56におけるフリップフロップ回路100は、新たな機能を持たせる上で、一つの入力信号に対してタイミング調整部54から出力されるタイミング調整した入力信号CLK 62、DI<k:0>、COM<i:0>およびADD<m:0>、タイミング調整部54を迂回した入力信号CLK 62、DI<k:0>、COM<i:0>およびADD<m:0>、通常の動作モードで使用するクロック信号CLK 62、クロック信号TCLK 34およびテスト信号60をそれぞれ、入力し、テスト信号60の入力によりいずれのモードかに応じてクロック信号CLK 62およびクロック信号TCLK 34の一方を用い、この用いたクロック信号のレベル変化するタイミングで供給される一つの入力信号を取り込んで、この取り込んだ入力信号をモードに応じた出力先に出力する。フリップフロップ回路100は、メモリテストモードでの出力先を２入力論理積回路74の一端側に出力する。２入力論理積回路74の他端側には、前の組の論理積回路74から出力される信号が接続されるので、論理積回路74が縦列的に接続される。縦列的に接続される論理積回路74において、最初の組および最後の組における接続は、前述したとまったく同じで、出力側処理を実現する構成は、フリップフロップ回路100およびスイッチSW 82を用いる点で同じである。

このようにラッチ部56にフリップフロップ回路100を用いて、フリップフロップ回路100に取り込むクロック信号の切換機能および入力信号の切換機能を新たな機能として加え、メモリ12への入力信号の取込みとメモリ入出力部48でのクロック信号TCLK 34と入力信号それぞれの位相ずれ測定という２つの機能を併用させることによりチップサイズの増加を抑え、かつ先の実施例と同様の効果を得ることができる。

本発明に係る半導体装置の実施例として適用したメモリ-ロジック混載LSIにおけるメモリ入出力部の概略的な構成を示す回路図である。 本発明に係る半導体装置を適用したメモリ-ロジック混載LSIの概略的な構成を示すブロック図である。 図１のテスト機能付入出力選択部の具体的な回路構成を示すブロック図である。 図３のテスト機能付入出力選択部におけるクロック信号CLKの位相ずれを説明するタイミングチャートである。 図３のテスト機能付入出力選択部における入力信号ADDの位相ずれを説明するタイミングチャートである。 図３のテスト機能付入出力選択部における出力信号TDOそれぞれの位相ずれを説明するタイミングチャートである。 本発明に係る半導体装置の他の実施例として適用したメモリ-ロジック混載LSI内のメモリ入出力部における構成を示す回路図である。 図７のフリップフロップ回路における構成を示す回路図である。

符号の説明

10 メモリ-ロジック混載LSI
12 メモリ
14 メモリ-ロジックIF切換回路
16 ロジック部
18 外部信号切換部
48 メモリ入出力部
52 テスト機能付入出力選択部
72、100 フリップフロップ回路
74 論理積回路
76 バッファ
82 スイッチ

Claims (3)

1. 一方の機能および該一方の機能と異なる他方の機能を実現する手段が複数混載され、前記他方の機能を実現する手段が前記一方の機能を実現する手段の前段に配設された半導体装置において、該装置は、
   該装置に対する外部からの入力信号および外部への出力信号が、それぞれ入力および出力され、該入力および出力に応じて各機能を実現させる通常モードの他に、該装置における前記入力信号および出力信号に対する信号の特性を測定するテストモードを具備し、
   前記通常モードにおいて前記入力信号および出力信号それぞれを流す通常の入出力経路と前記テストモードにおいて前記通常の入出力経路を迂回し、直接的に前記一方の機能を実現する手段に前記入力信号および出力信号それぞれを流すテスト用の入出力経路とが形成され、
   前記入力信号および出力信号それぞれを前記通常の入出力経路と前記テスト用の入出力経路とに切り換える切換手段を含み、
   前記一方の機能を実現する手段は、前記通常および前記テスト用の入出力経路を流れた前記入力信号および出力信号それぞれを入出力する入出力手段を含み、
   該入出力手段は、前記テストモードにて直接的に供給されるテスト用クロック信号を用いて、前記入力信号および出力信号それぞれに対応する信号を選択的に取り込み、該取り込んだ信号を出力する入出力選択手段を含み、
   該入出力選択手段は、入力側処理として、前記テスト用クロック信号のレベル変化するタイミングで供給される一つの入力信号を取り込んで、該取り込んだ入力信号を出力する情報保持手段および２入力に対する論理積を演算し、出力する論理積手段を一組とし、各組を入力信号それぞれに対して設け、該論理積手段の出力を次の組が有する前記論理積手段の他端側に接続して、縦列的な接続にして、
   該論理積手段は、最初の組において前記情報保持手段からの出力を一つの情報として一端側に供給し、他端側に論理レベルをハイにする信号を印加し、これらの入力に対して論理積演算し、以降の論理積手段の一端側に各組における前記情報保持手段からの出力を一つの情報として供給し、他端側には、前の組における前記論理積手段の出力を入力し、さらに、最後の組において前記論理積手段が出力する信号を増幅する増幅手段に接続され、
   出力側処理として、前記テスト用クロック信号のレベル変化するタイミングで供給される一つの出力信号を取り込んで、取り込んだ出力信号を出力する情報保持手段および前記供給される一つの出力信号と前記情報保持手段からの出力とを前記テストモードを示すモード信号の入力に応じて選択する信号選択手段を一組とし、各組を出力信号それぞれに対して設けることを特徴とする半導体装置。
2. 請求項１に記載の装置において、前記入出力選択手段は、前記入力信号それぞれに対してタイミング調整するタイミング調整手段の前段に配設されることを特徴とする半導体装置。
3. 請求項１に記載の装置において、前記入出力選択手段は、入力側処理として、前記入力信号それぞれに対してタイミング調整するタイミング調整手段の後段に設けられるラッチ手段に新たな機能を追加し、
   該ラッチ手段は、前記新たな機能を持たせる上で、一つの入力信号に対して前記タイミング調整手段から出力される前記タイミング調整した入力信号、該タイミング調整手段を迂回した入力信号、前記通常モードで使用する通常用クロック信号、前記テスト用クロック信号および前記テストモードを示すモード信号をそれぞれ、入力し、前記モード信号の入力により前記通常モードおよび前記テストモードのいずれのモードかに応じて前記通常用クロック信号と前記テスト用クロック信号の一方を用い、該用いたクロック信号のレベル変化するタイミングで供給される一つの入力信号を取り込んで、該取り込んだ入力信号をモードに応じた出力先に出力する情報保持手段および２入力に対する論理積を演算し、出力する論理積手段を一組とし、各組を入力信号それぞれに対して設け、該論理積手段の出力を次の組が有する前記論理積手段の他端側に接続して、縦列的な接続にして、
   該論理積手段は、最初の組において前記情報保持手段からの出力を前記テストモードにおける出力先である一端側に一つの情報として供給し、他端側に論理レベルをハイにする信号を印加し、これらの入力に対して論理積演算し、以降の論理積手段の一端側に各組における前記情報保持手段からの出力を一つの情報として供給し、他端側には、前の組における前記論理積手段の出力を入力し、さらに、最後の組において前記論理積手段が出力する信号を増幅する増幅手段に接続され、
   出力側処理として、前記テスト用クロック信号のレベル変化するタイミングで供給される一つの出力信号を取り込んで、取り込んだ出力信号を出力する情報保持手段および前記供給される一つの出力信号と前記情報保持手段からの出力とを前記テストモードを示すモード信号の入力に応じて選択する信号選択手段を一組とし、各組を出力信号それぞれに対して設けることを特徴とする半導体装置。

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