CN1793998B - 半导体装置 - Google Patents

Abstract

本发明提供一种能测定无延迟量的正确的时间的半导体装置。存储器、逻辑电路混载LSI(10)形成测试用的输入输出路径，在存储器(12)具有的存储器输入输出部(48)中设置带测试功能的输入输出选择部(52)，使用在测试模式下直接供给的时钟信号TCLK(34)，有选择地取入一个与输入信号DI<k:0>、COM<i:0>、ADD<m:0>和输出信号DO<k:0>分别对应的信号，输出该取入的信号，一边在未图示的外部引脚监视该输出，一边使时钟信号CLK(62)或输入信号DI<k:0>、COM<i:0>和ADD<m:1>的上升沿时刻变化，对时钟信号TCLK(34)相对地测定表示在存储器(12)的刚刚输入之前和刚刚输出之后的位置产生了多少延迟、相移的延迟量。

Description

半导体装置

                      技术领域

本发明涉及半导体装置，特别涉及对在同一半导体衬底上集成的混合搭载了同步型存储器和逻辑电路的LSI(大规模集成电路)中的内置存储器正确地测定例如建立/保持时间和存取时间的技术。

                      背景技术

一般，混合搭载在半导体衬底上的存储器—逻辑电路LSI具有存储器、逻辑电路、外部信号切换电路和存储器—逻辑电路的接口(IF)信号切换电路。下面，说明这些构成要素的连接，在存储器与逻辑电路之间配设存储器—逻辑电路的IF信号切换电路。存储器—逻辑电路的IF信号切换电路输入由逻辑电路经输出总线供给的信号，并将输入的信号经输入总线向存储器输出。存储器—逻辑电路的IF信号切换电路输入由存储器经输出总线供给的信号，并将输入的信号经输入总线向逻辑电路输出。

此外，在外部输入输出引脚和逻辑电路之间配设外部信号切换电路。外部信号切换电路输入从外部经输入总线供给的信号，并经输入总线向逻辑电路输出信号。外部信号切换电路输入从逻辑电路经输出总线供给的信号，并经输出总线向外部输入输出引脚输出输入的信号。存储器—逻辑电路LSI通过上述连接进行信号的交换。

存储器—逻辑电路LSI对评估存储器的特性的存储器测试模式设置测试输入总线和测试输出总线，使得外部信号切换电路和存储器—逻辑电路的IF信号切换电路起测试接口电路的作用，该两总线不经过外部信号切换电路和存储器—逻辑电路的IF信号切换电路之间的逻辑电路，而直接作为内部数据传送路径使用。

进而说明存储器的构成。存储器内部包含存储器输入输出部和存储器控制部，经过它们向同步型存储器输入输出数据。存储器输入输出部特别地对一个输入使用输入缓冲器、时序调整用的延迟和触发器电路，对一个输出使用输出缓冲器。时钟电路具有输入缓冲器和时钟驱动器，分别向对输入使用的触发器电路和对输出使用的输出缓冲器供给输入时钟信号和输出时钟信号。

存储器—逻辑电路LSI使用这样的构成要素与内部数据传送路径连接，测定存储器的建立/保持时间和存取时间。存储器—逻辑电路LSI中的建立/保持时间和存取时间的测定用来测定包含对从输入输出引脚到存储器的外部信号切换电路和所谓直接输入输出总线的内部信号路径的延迟量的形状。

此外，关于存储器的工作试验提出了几个具体的例子。为了提高内置存储器的工作试验的精度，专利文献1的半导体集成电路装置在同一芯片11上形成存储器4和逻辑电路12，根据从芯片11上的试验专用端子Ti输入的地址信号AD，进行存储器4的工作试验，存储器试验电路13根据从端子Ti输入的多位地址信号AD，在该地址信号AD输入存储器4的输入端口Pi之后，根据地址信号AD向存储器4输出具有规定的脉冲宽度的写入控制信号，由此，可以不受信号传送时间离散的影响，可以通过工作试验提高精度。

专利文献2的混合搭载逻辑电路的存储器及其测试方法因通过减少测试模式切换时的迁移次数来提高测试效率和降低噪声，故具有通过逻辑电路2测试存储磁心12的通常工测试模式和从外部焊盘1不经逻辑电路2而输入信息直接测试存储器核心12的旁路测试模式，对逻辑电路2和存储磁心12的测试使用同一测试电路18，并利用MUX17选择来自模式寄存器16的测试选择信息TMADR1和分别由MUX4～6供给的测试选择信息TMADR2，再供给测试电路18，由此可以进行测试模式的设定和执行。

此外，专利文献3的混合搭载逻辑电路的测试装置及测试方法为了改善因存储器测试时不是LSI的实际使用状态而在实际使用中引起不可预料的工作不良或因独立地进行存储器和逻辑电路部的测试而增加测试成本的状况，使存储器部1和逻辑电路2分离开施加测试信号，并且向逻辑电路2供给工作信号，使逻辑电路2根据测试者的意图工作，所以，可以成为接近实际使用的状态，通过同时进行存储器测试和扫描测试，可以缩短测试时间和降低测试成本。

【专利文献1】特开平5-264675号公报

【专利文献2】特开平11-174121号公报

【专利文献3】特开2002-162444号公报

简单说明评估上述存储器—逻辑电路LSI中的存储器特性的情况。在利用上述构成要素进行上述存取时间的测定中，时钟信号经由分别和外部输入引脚、外部信号切换电路、存储器—逻辑电路IF信号切换电路和存储器的输入缓冲器连接的引线供给。

另一方面，存储器的输出数据经由分别连接存储器—逻辑电路IF信号切换电路、外部信号切换电路和外部输出引脚的引线供给。利用这样的引线，使实际的存取时间的测定变成测定从外部时钟信号的输入到外部数据输出的时间、即由上述电路和引线负载产生的延迟时间。

此外，对于建立/保持时间的测定，输入信号也经由分别连接外部输入引脚、外部信号切换电路、存储器—逻辑电路IF信号切换电路和存储器的输入缓冲器的引线向存储器的触发器电路供给。这时，实际的建立/保持时间的测定变成测定包含因时钟用外部输入引脚和外部输入引脚的输入时间差、即时钟信号的传送路径和输入信号各自的传送路径的物理差引起的时滞的时间。这样的时间测定并不是准确的存储器特性的测定。

进而，作为具体例子说明的专利文献1和3不像上述那样测定没有包含的延迟量的时间，而是探讨完全不同的课题。此外，专利文献2公开了旁路测试模式，但对于上述没有延迟量的时间测定，没有公开任何内容。

                    发明内容

本发明的目的在于：提供一种半导体装置，能够消除上述现有技术的缺点，测定没有延迟量的准确的时间。

为了解决上述问题，本发明是一种半导体装置，混合搭载了多个实现一方面功能和与该一方面功能不同的另一方面功能的单元，实现另一方面功能的单元配设在实现一方面功能的单元的前级，其特征在于：该装置中，将从外部向该装置输入的信号和从该装置向外部输出的信号分别输入和输出，除了与该输入和输出对应实现各功能的通常模式之外，还具有对该装置中的输入信号和输出信号测定信号的特性的测试模式，形成通常模式下分别流过输入信号和输出信号的通常的输入输出路径、以及测试模式下绕过通常的输入输出路径而分别使输入信号和输出信号直接流过实现一方面功能的单元的测试用输入输出路径；包含：切换单元，分别将输入信号和输出信号切换到通常输入输出路径和测试用输入输出路径；实现一方面功能的单元包含：输入输出单元，分别输入输出流过通常和测试用的输入输出路径的输入信号和输出信号；该输入输出单元包含：输入输出选择单元，使用在测试模式下直接供给的测试用时钟信号，有选择地取入分别与输入信号和输出信号对应的信号，并输出该取入的信号。

本发明的半导体装置形成测试用输入输出路径，在实现一方面功能的单元具有的输入输出单元中设置输入输出选择单元，使用在测试模式下直接供给的测试用时钟信号，有选择地取入分别与输入信号和输出信号对应的信号，并输出该取入的信号，一边在外部引脚上监视该输出，一边使时钟信号或输入信号的上升时间变化，对测试用时钟信号相对地测定表示实现一方面功能的单元的刚刚输入之前和刚刚输出之后产生了由怎样的延迟引起的相移的延迟量，结果，通过从使用通常用的时钟信号测定得到的时间测定值减去使用测试用时钟信号得到的测定值的校正，可以准确地算出实现一方面功能的单元的信号特性，例如，存储器本身的建立/保持时间和存取时间。

                     附图说明

图1是表示作为本发明的半导体装置的实施例使用的存储器—逻辑电路混载LSI中的存储器输入输出部的概略构成的电路图。

图2是表示使用了本发明的半导体装置的存储器-逻辑电路混载LSI的概略构成的方框图。

图3是表示图1的带测试功能的输入输出选择部的具体电路构成的方框图。

图4是用来说明图3的带测试功能的输入输出选择部的时钟信号CLK的相移的时序图。

图5是用来说明图3的带测试功能的输入输出选择部的输入信号ADD的相移的时序图。

图6是用来说明图3的带测试功能的输入输出选择部的各输出信号TDO的相移的时序图。

图7是表示作为本发明的半导体装置的另一实施例使用的存储器—逻辑电路混载LSI中的存储器输入输出部的构成的电路图。

图8是表示图7的触发器电路的构成的电路图。

                 具体实施方式

下面，参照附图详细说明本发明的半导体装置的实施例。

本实施例是内部装有使用了本发明的半导体装置的测试装置的存储器-逻辑电路混载LSI 10的情况。以下，简称作混载LSI。对于和本发明没有直接关系的部分省略其图示和说明。在下面的说明中，信号由出现该信号的连接线的参考序号来表示。

混载LSI 10如图2所示，包含存储器12、存储器-逻辑电路IF(接口)切换电路14、逻辑电路部16、外部信号切换电路18和缓冲电路20及22。在本实施例中，存储器12与实现一方面功能的单元对应，逻辑电路部16与实现另一方面功能的单元对应。进而，使用图2简单说明各部分的连接关系。在混载LSI 10的输入侧，外部输入总线24从未图示的外部输入引脚连接到外部信号切换电路18。这里，外部输入总线24例如是输入信号IN_0～IN_n的n+1个信号。

外部信号切换电路18经逻辑电路输入总线26与逻辑电路部16连接。逻辑电路部16经逻辑电路输出总线28与存储器-逻辑电路IF切换电路14连接。存储器-逻辑电路IF切换电路14经存储器输入总线30与存储器12连接。

此外，外部信号切换电路18使存储器直接测试输入总线32与存储器-逻辑电路IF切换电路14连接，在测试时，使输入信号不经过逻辑电路部16而直接向存储器-逻辑电路IF切换电路14供给。

进而，本实施例中的测试时钟信号TCLK 34经缓冲电路20向存储器12供给。测试时钟信号TCLK 34不经过外部信号切换电路18、逻辑电路部16和存储器-逻辑电路IF切换电路14，而直接向存储器12供给。

另一方面，作为混载LSI 10的输出侧，存储器12经存储器输出总线36与存储器-逻辑电路IF切换电路14连接。存储器-逻辑电路IF切换电路14经逻辑电路输入总线38与逻辑电路部16连接。逻辑电路部16经由逻辑电路输出总线40连接到外部信号切换电路18上。外部信号切换电路18经外部输出总线42与未图示的外部输出引脚连接。这里，外部输出总线42例如作为输出信号OUT_0～OUT_k，输出k+1个信号。

此外，存储器12使存储器直接测试输出总线44与外部信号切换电路18连接，不经过存储器-逻辑电路IF切换电路14和逻辑电路部16，而直接向外部信号切换电路18供给信号。

进而，在本实施例中，存储器测试输出信号TOUT_M 46经缓冲电路22向未图示的外部输出引脚供给。

在上述连接关系中，本实施例具有使测试时钟信号TCLK 34直接输入存储器12和使测试输出信号TOUT 46直接从存储器12输出的新特点，进而，还具有除了存储器12的输出DO之外还设置测试输出信号TDO 44，该输出数据不经过存储器-逻辑电路IF切换电路14和逻辑电路部16，而输入外部信号切换电路18的特征。

简单说明图2所示的各构成要素。存储器12基本上具有下述功能：存储供给的数据，将其暂时保持下来，按照要求输出暂时保持的数据，并迅速输入输出数据。为了实现该功能，存储器12进而包含存储器输入输出部48和存储器控制部50。存储器输入输出部48将在后面说明。存储器控制部50具有和过去一样的功能。

存储器-逻辑电路IF切换电路14具有使在存储器12和逻辑电路部16之间供给的输入信号和输出信号分别经过前述的逻辑电路输出总线28和存储器输出总线36及存储器输入总线30和逻辑电路输入总线38输入输出的功能。此外，存储器-逻辑电路IF切换电路14还具有将经存储器直接测试输入总线32供给的信号向存储器12供给的功能。

逻辑电路部16具有对分别从逻辑电路输入总线26和38供给的信号进行规定的逻辑运算的功能，使运算结果的信号分别经逻辑电路输出总线28和40分别向存储器-逻辑电路IF切换电路14和外部信号切换电路18输出。

外部信号切换电路18作为输入侧的功能，具有在通常工作时输入n+1个输入信号并向逻辑电路部16输出的功能和将测试时供给的信号切换至存储器直接输入总线32再将这些信号向存储器-逻辑电路I F切换电路14供给的功能。此外，外部信号切换电路18作为输出侧的功能，具有在通常工作时输入k+1个输入信号并向外部输出的功能和测试时切换至来自存储器直接输出总线44的信号再将这些信号向外部输出的功能。

缓冲电路20和22具有提高各输入信号的增益和对波形整形的功能。在本实施例中，将2级放大器串联连接。

其次，说明表现本发明的特征的存储器输入输出部24。存储器输入输出部48如图1所示，包含带测试功能的输入输出选择部52、时序调整部54、锁存部56和输出缓冲部58。带测试功能的输入输出选择部52具有以供给的测试时钟信号TCLK 34的上升沿的时刻为基准，相对测定存储器12的各输出节点和外部输出引脚之间的延迟量的功能。作为输入信号，向带测试功能的输入输出选择部52供给表示测试模式的TEST信号60、0～k的DI信号、时钟信号CLK 62、0～i的COM信号、0～m的ADD信号和测试时钟信号TCLK 34。这里，因DI信号是0～k的信号，故用符号DI<k:0>表示，因COM信号是0～i的信号，故用符号COM<i:0>，ADD信号是0～m的信号，故用符号ADD<m:0>。

此外，作为输出信号，带测试功能的输入输出选择部52向外部信号切换电路18输出输出信号TOUT 46、0～k的DO信号和0～k的TDO信号。带测试功能的输入输出选择部52的更具体的构成将在后面参照图3进行说明。

时序调整部54具有对从带测试功能的输入输出选择部52供给的输入信号DI<k:0>、COM<i:0>、ADD<m:0>和时钟信号CLK 62分别调整时序的功能。时序调整部54对这些输入信号分别设置各一组缓冲器和延迟元件。缓冲器具有对供给的输入信号放大振幅和波形整形的功能，将波形整形后的信号输出给延迟元件。延迟元件具有调整供给的信号和其他信号的输出时序使其一致的功能。

只是，在延迟元件中，与时钟信号CLK 62对应的延迟元件64将从缓冲器供给的信号作为3个时钟信号66、68和70输出。3个时钟信号66、68和70分别是向输出缓冲部58供给的时钟信号OUT_CLK、向存储器控制部50供给的时钟信号CLK和向锁存部56供给的时钟信号INP_CLK。时序调整部54将延迟元件64之外的输出供给锁存部。

锁存部56具有与时钟信号的输入时序对应取入供给的输入信号、将其暂时保持并输出的功能。锁存部56使用多个触发器电路。各触发器电路从输入端子D取入供给的输入信号DI<k:0>、COM<i:0>、ADD<m:0>，从输出端子Q输出。向各触发器电路供给时钟信号INP_CLK70，例如，在上升沿的时刻进行取入和输出。锁存部56向存储器控制部50输出输入信号DI<k:0>、COM<i:0>、ADD<m:0>。

输出缓冲部58具有对供给的输出信号进行放大和波形整形的功能。输出缓冲部58配设k+1个缓冲电路，用输出信号DO<k:0>来表示。各缓冲电路与时钟信号OUT_CLK 66对应工作。输出缓冲部58将输出信号DO<k:0>输出给带测试功能的输入输出选择部52。

带测试功能的输入输出选择部52如图3所示，具有作为输入侧与输入信号的种类输入信号DI<k:0>、时钟信号CLK、COM<i:0>和ADD<m:0>、即与信号数对应的触发器电路72和与(AND)电路74的组，还有一个缓冲电路76。

触发器电路72基本上从输入端子D取入输入信号，从输出端子Q向与电路74的一端侧输出输出信号78。向触发器电路72供给时钟信号TCLK 34。触发器电路72利用时钟信号TCLK 34取入供给的输入信号并输出。向与电路74的另一端侧供给前级与电路的输出信号80。与电路74连接成向其一端侧供给触发器电路72的输出，向另一端侧供给前级与电路74的输出。只是，与初级对应的与电路74的一端侧与触发器电路72的输出端子连接，另一端74a侧上拉到H电平。此外，最后级的组的与电路74向缓冲电路76输出输出信号80a。缓冲电路76输出输出信号TOUT 46。这样连接的与电路74进行触发器电路72的输出76和对所有的输入信号将触发器电路的输出依次连接起来的信号78的与运算。与电路74经缓冲电路76输出输出信号TOUT46。

此外，数据的输出侧基本上分别与输出信号对应设置由触发器电路72和开关82的组，该组根据输出信号DO<k:0>设置了k+1个。触发器电路72利用时钟信号CLK 34从输入端子D取入来自输出缓冲部58的输出信号，根据时钟信号34从输出端子Q向开关SW 82输出输出信号TDO 84。

开关SW 82例如使用传输门，具有与是否为测试模式的状态对应输出信号TDO 84的功能。向开关SW 82供给来自输出缓冲部58的输出信号和触发器电路72的输出信号84。开关SW 82根据表示是否为测试模式的状态的测试信号TEST 60的电平，选择是否将输出缓冲部58的输出或触发器电路72的输出84与信号TDO连接。测试信号TEST60可以在存储器内部生成，也可以在存储器外部生成。

其次，说明带测试功能的输入输出选择部52的工作。作为一例带测试功能的输入输出选择部52的工作，示出测定时钟信号CLK 62相对时钟信号TCLK 34的相移及其跟踪性能的情况。在后面的关于时序的说明中，包含所有的存储器测试模式，示出不经过逻辑电路部16而使外部输入输出引脚和存储器12的各输入输出连接时未图示的外部输入输出引脚的时序。

这里，时钟信号CLK 62之外的输入、即从外部分别对图4(c)～(e)的DI<k:0>、COM<i:0>和ADD<m:0>施加“H”电平。在该设定中，如图4所示，向供给时钟信号CLK 62的图3的触发器电路72供给时钟信号TCLK 34，在时钟信号TCLK 34的上升沿时刻取入，并向与电路74的一端侧输出时钟信号CLK 62。利用上述条件设定，向与电路74的另一端侧供给“H”电平。

与时钟信号CLK 62的相移对应，使时钟信号CLK的上升沿时间变化，同时，监视输出信号TOUT 46。首先，在处理时钟信号CLK 62的触发器电路72中，当图4(b)所示的时钟信号CLK 62的上升沿时刻相对图4(a)所示的时钟信号TCLK 34的上升沿时刻足够早时，该触发器电路72取入钟信号CLK 62的“H”电平，与钟信号TCLK的上升同步输出“H”电平。因此，若在外部引脚处观测输出信号TOUT，则与时钟信号TCLK的上升同步，将输出信号TOUT作为“H”电平输出。

其次，即使图4(b)所示的时钟信号CLK 62的上升沿时刻接近时钟信号TCLK的上升沿时刻，输出信号TOUT也输出“H”电平。进而，当时钟信号CLK 62的上升沿时刻超过时钟信号TCLK的上升沿时刻而滞后时，处理时钟信号CLK 62的触发器电路72不能取入时钟信号CLK 62的“H”电平。结果，触发器电路72保持图4(f)的虚线所示的“L”电平的状态。因此，若在外部引脚观测输出信号TOUT 46，即使时钟信号TCLK 34有上升，输出信号TOUT 46的状态也保持“L”电平不变。通过测定与时钟信号TCLK 34的上升同步的输出信号TOUT不输出“H”电平时、时钟信号TCLK 34和时钟信号CLK 62的时间差tCKSKEW(86)，可以利用存储器输入输出部48中的带测试功能的输入输出选择部52求出时钟信号CLK 62相对时钟信号TCLK 34的相移。

其次，示出测定带测试功能的输入输出选择部52的输入信号ADD相对时钟信号TCLK 34的相移及其跟踪性能的情况。这时也和前述的时钟信号CLK 62时的情况一样，要测定相移的被测定信号ADD<0>之外的信号、即图5(b)～(d)和(f)所示的时钟信号CLK、输入信号DI<k:0>、COM<i:0>和ADD<m:1>分别固定在“H”电平。在带测试功能的输入输出选择部52中，处理图3的输入信号ADD<0>的触发器电路72取入对时钟信号TCLK 34的上升沿时刻的输入信号ADD<0>，并输出。这时，输入该触发器电路72的输入信号ADD<0>使上升沿时刻变化后再供给。触发器电路72输出和时钟信号TCLK 34的上升同步的输出信号。结果，可以监视对输入信号ADD<0>的输出信号TOUT46。而且，通过测定与时钟信号TCLK 34的上升同步的输出信号TOUT不输出“H”电平时、时钟信号TCLK和输入信号ADD<0>的时间差tADSKEW88，可以求出带测试功能的输入输出选择部52中的输入信号ADD<0>相对时钟信号TCLK的相移。

这样一来，可以以时钟信号TCLK 34的上升沿时刻为基准，对所有的输入信号相对测定带测试功能的输入输出选择部52中的各信号相对时钟信号TCLK的相移、即存储器的各输入节点和外部输入引脚之间的延迟量，通过利用该测定值进行修正，可以正确地求出存储器输入输出部48的各输入输出信号的建立/保持时间、即存储器12的建立/保持时间。利用测定值的修正是指将以时钟信号TCLK为基准求出的各输入信号的相移变换成以时钟信号CLK 62为基准的各输入信号的相移。例如，若是信号ADD<0>，该修正是指使从时间差tADSKEW 88减去时间差tCKSKEW 86的值变成存储器输入输出部48中的信号ADD<0>相对时钟信号CLK 62的相移，使利用不用时钟信号TCLK的通常工作测定的建立/保持时间减去或加上存储器输入输出部48中的各输入信号相对该时钟信号CLK 62的相移。

其次，示出带测试功能的输入输出选择部52中的输出信号DO相对时钟信号TCLK 34的滞后的测定。未图示的作为输入信号的命令COM<i:0>和地址ADD<m:0>分别与图6(a)所示的时钟信号CLK 62同步，设定输入并从所要的地址读出所要的数据的状态。

在本实施例中，使图6(b)所示的时钟信号TCLK 34的上升沿时刻相对时钟信号CLK 34的上升沿时刻变化。测定是将与该变化对应输出的输出信号TDO<k:0>作为输出信号OUT<k:0>来监视。在进行该测定时，图3所示的开关SW 82连接成供给来自存储器12的输出信号DO和来自输出侧的触发器电路72的输出信号84。开关82与测试信号TEST 60的供给对应输出上述某一个信号。

首先，接收图6(a)的时钟信号CLK 62的上升，在比从输出缓冲部58输出的信号DO确定的时刻足够迟的时刻t0图6(b)的时钟信号TCLK 34上升，将在图6(c)、(d)和(e)中分别由斜线输出的已确定的输出数据DO<k:0>取入输出侧的触发器电路72。触发器电路72与时钟信号TCLK 34的上升同步，从触发器电路72输出和已确定的输出数据为同一逻辑的数据。

这里，当已确定的输出数据是“H”电平时，在未图示的外部引脚上，与时钟信号TCLK 34的上升同步，像图6(f)和(h)那样，输出除图6(f)所示的输出信号TDO<1>之外的输出信号TDO<k:0>，观测或测定和已确定的输出数据为同一逻辑的“H”电平。与上升沿时刻t0的时钟信号TCLK的上升同步，在外部引脚观测是否没有输出已确定的输出信号(数据)的“H”电平。这时，可以测定与相位和时钟信号CLK 62错开的时钟信号TCLK 34的时间差tDDL_1 90。

其次，使时钟信号TCLK 34的上升沿时刻和时钟信号CLK 62的上升沿时刻靠近。具体地说，触发器电路72在时钟信号TCLK 34的上升沿时刻取入比刚才的上升沿时刻t0提前上升沿时间供给的图6(c)、(d)和(e)所示的输出数据DO<k:0>。这时，触发器电路72将图6(c)的输出信号DO<0>作为已确定的数据取入，取入的不是“H”电平。结果，输出信号TDO<k:0>，不仅是与图6(f)对应的图6(j)的输出信号TDO<1>，图6(i)的输出信号TDO<0>也不输出“H”电平，得到图6(k)所示的输出信号TDO<k>。因此，当在外部引脚观测时，即使想在时钟信号CLK 62上升时取入，也得不到输出信号TDO<1:0>是“H”电平的数据。

这里，在外部引脚观测与上升沿时刻t1的时钟信号TCLK 34的上升同步确定的输出信号(数据)是否不能输出“H”电平。和刚才的情况同样，可以测定时钟信号CLK 62与相位错开的时钟信号TCLK 34的时间差tDDL_0 92。

进而，将时钟信号TCLK 34的上升沿时刻移动到时刻t2。这时，如图6(1)、(m)和(n)所示，输出信号TDO<k:0>不全部输出“H”电平。这时，可以对输出信号TDO<k>测定其时钟信号CLK 62与相位错开的时钟信号TCLK 34的时间差tDDL_k 94。

这样一来，可以以时钟信号TCLK 34的上升沿时刻为基准，相对测定存储器输入输出部48的带测试功能的输入输出选择部52中的输出信号相对时钟信号TCLK 34的滞后、即存储器的各输出节点和外部输出引脚之间的延迟量，通过利用该测定值进行修正，可以正确地算出存储器输入输出部48的各输出信号的存取时间、即存储器12的存取时间。使用测定值的修正是指：由于在测定建立/保持时间校正时，从外部输入引脚输入的时钟信号和存储器输入输出部48中的时钟信号CLK 62的延迟量是以时钟信号TCLK为基准作为时间差tCKSKEW求出的，所以，要从这次测定的时间差tDDL_0～tDDL_k中分别减去或加上时间差tCKSKEW。

利用存储器测试模式切换输出信号，使其能在外部引脚上进行监视，使时钟信号CLK 62或测试用时钟信号TCLK 34的上升沿时刻变化，测定触发器电路的输出，由此，可以相对测定输入信号和输出信号的相位在存储器的各输入输出节点上分别相对时钟信号TCLK 34偏移的程度，即存储器12的各输入输出节点和外部输入输出引脚之间的延迟量。结果，可以正确算出存储器12本身的建立/保持时间和存取时间。

其次，说明使用了本发明的半导体装置的混载LSI 10中的另一实施例。本实施例对共同的构成要素添加和先前的实施例相同的参照符号，为了避免重复繁琐的说明而省略其说明。

这里，本实施例与先前的实施例的主要差别在于：不另外设置对带测试功能的输入输出选择部52配设的测定用的触发器电路，而使现有的向存储器12取入各输入信号的锁存部56的触发器电路增加切换取入时钟信号和输入数据的功能，且和测定存储器输入部48的时钟信号TCLK 34和各输入信号的相移的功能并用。

为了实现该功能，时序调整部54如图7所示，除了时钟信号CLK 62，还向缓冲电路供给输入信号DI<k:0>、COM<i:0>和ADD<m:1>，同时，增加绕过时序调整部54的信号线54a，向锁存部56供给输入信号DI<k:0>、COM<i:0>和ADD<m:1>。

如上所述，锁存部56作为带测试功能的输入输出选择部52的构成要素使用。锁存部56和带测试功能的输入输出选择部52配设增加了新的功能的触发器电路100。作为控制，向触发器电路100供给测试信号TEST 60、时钟信号TCLK 34、时钟信号INP_CLK 70。此外，触发器电路100在输入侧分别向输入端子D和TD输入时序调整后的输入信号和未经时序调整的输入信号，在输出侧分别从输出端子Q和TQ向存储器控制部50和与电路的一端侧输出信号。向与电路74的另一端供给前级与电路的输出。与电路74被连接成对另一端侧供给来自与电路的输出。该与电路74与图3的与电路74对应。

此外，为了使配设在带测试功能的输入输出选择部52的输出侧的触发器电路100和先前的实施例的触发器电路一样工作，将输入端子D和供给时钟信号INP_CLK 70的端子上拉至电源电压(VDD)。

其次，图8示出输入侧使用的触发器电路100的构成例子。触发器电路100包含传输门102～112、反相器114～128和与非电路(NAND)130。说明触发器电路100的连接。传输门102向反相端子供给测试信号TEST 60。向传输门102的同相端子和传输门104的反相端子供给反相测试信号INV_TEST 132。反相测试信号INV_TEST 132将向反相器114供给的测试信号TEST 60反相后生成。向输入端子D供给输入信号(数据)。

向传输门104的同相端子和传输门106的反相端子供给测试信号TEST 60。向除传输门104的输入端子TD供给未经调整的输入信号。此外，向传输门106的同相端子和传输门108的反相端子供给反相测试信号INV_TEST 132。传输门106的输入端子与时钟端子对应，对其供给时钟信号INP_CLK 70。向传输门108的同相端子供给测试信号TEST60。传输门108的输入端子与时钟端子对应，向其供给时钟信号TCLK34。

传输门102和104的输出端子及传输门110的输入端子共同连接。将该连接称作与内部节点D-I连接。此外，传输门102和104的输出端子与传输门110的反相端子和传输门112的同相端子及反相器116的输入端子共同连接。将该连接称作与内部节点CLK_I连接。反相器116使其输出与传输门110的同相端子和传输门112的反相端子连接。在传输门110的输出端子和传输门112的输入端子之间配设反相器118，反相器118的输出经反相器120与反相器118的输入连接。

传输门112的输出向反相器122供给，反相器122的输出向反相器124和126供给。反相器124使其输出反馈连接到反相器122的输入端子。反相器126与反相器128和与非电路130的一端侧连接。反相器128从输出端子Q输出输出信号(数据)。与非电路130向另一端侧供给测试信号TEST 60，与非运算的结果作为输出信号(数据)，从输出端子TQ输出。

这些传输门102、104、106和108由测试信号TEST 60和反相测试信号INV_TEST 132控制，根据测试信号的状态选择输入的数据和取入的时钟信号。此外，从输出端子TQ的输出根据测试信号的状态，将与非电路130的输出固定在“H”电平。

简单说明该触发器电路100的工作。通常工作时，测试信号TEST 60是“L”电平，这时，图8的传输门102和106处于导通状态。因此，分别通过时序调整部54的缓冲器和延迟元件的输入信号(数据)利用时钟信号INP_CLK 70取入触发器电路100。

另一方面，在存储器输入输出部48中的时钟信号TCLK 34和输入信号各自的相移测定时，测试信号TEST 60是“H”电平，这时，图8的传输门104和108处于导通状态。对存储器12的输入信号不通过时序调整部54的缓冲器和延迟元件而输入触发器电路100，通过时钟信号TCLK 34取入。存储器输入输出部48中的时钟信号TCLK 34和输入信号各自的相移测定和先前的实施例一样。

这样，不设置配设在带测试功能的输入输出选择部52的相移测定用的输入侧的触发器电路，而设置增加了作为新功能的切换功能的触发器电路100，该切换功能包括取入到过去用来将各输入信号取入存储器的触发器电路72的时钟信号的切换功能和输入信号的切换功能，通过将存储器12的输入信号的取入和存储器输入输出部48中的时钟信号TCLK 34和输入信号各自的相移的测定这2种功能并用，可以控制芯片尺寸的增加，而且可以得到和先前的实施例同样的效果。

通过像以上那样构成，形成测试用的输入输出路径，并在存储器12具有的存储器输入输出部48中设置带测试功能的输入输出选择部52，使用在测试模式下直接供给的时钟信号TCLK 34，有选择地取入1个分别与输入信号DI<k:0>、COM<i:0>和ADD<m:0>及输出信号DO<k:0>对应的信号，并输出该取入的信号，一边在未图示的外部引脚上监视该输出，一边使时钟信号CLK 62或输入信号DI<k:0>、COM<i:0>、ADD<m:1>的上升沿时刻变化，对时钟信号TCLK 34相对测定表示存储器12的刚刚输入之前和刚刚输出之后的位置产生了多少延迟、相移的延迟量，结果，通过修正，使由不使用时钟信号TCLK的测定得到的测定时间减去使用时钟信号TCLK得到的测定值，可以正确算出存储器12的信号特性，例如存储器12本身的建立/保持时间和存取时间。

带测试功能的输入输出选择部52，作为输入侧的处理，将触发器电路72和与电路74作为一组，分别对输入信号进行设置，触发器电路72取入按照时钟信号TCLK 34的电平变化的时序供给的输入信号CLK 62、DI<k:0>、COM<i:0>和ADD<m:0>，将该取入的输入信号CLK 62、DI<k:0>、COM<i:0>和ADD<m:0>中的1个向2输入的与电路74的一端侧供给，使与电路74的输出和下一组具有的与电路74的另一端侧连接，串联连接起来，其中，将最初的组中来自触发器电路72的输出向一端侧供给，对另一端侧施加使逻辑电平为高的信号，并对这些输入进行与运算，向后面的与电路74的另一端侧输入从前一组与电路输出的信号，进而，使最后一组中与电路74输出的信号与缓冲器76连接，对其进行放大再输出。此外，在带测试功能的输入输出选择部52中，作为输出侧的处理，触发器电路72将触发器电路72和开关SW82作为一组，对各输出信号分别设置各个组，触发器电路72取入按照时钟信号TCLK 34的电平变化的时序供给的1个输出信号，输出取入的输出信号，利用开关SW 82，与测试信号TEST 60的输入对应，选择由缓冲器58供给的1个输出信号或触发器电路72的输出，再输出，由此，可以通过存储器12的刚输入之前和刚输出之后的滞后程度知道是否产生了相移的信息。

此外，带测试功能的输入输出选择部52配设在时序调整电路54的前级，能够容易得到表示伴随对各输入信号CLK 62、DI<k:0>、COM<i:0>和ADD<m:1>的延迟的相对偏移的测定值。

进而，带测试功能的输入输出选择部52，作为输入侧的处理，对各输入信号，使设在时序调整部54的后级的锁存部56增加新的功能，将锁存电路56的触发器电路100和与电路74作为一组，分别对各输入信号进行设置，可以发挥和先前的实施例相同的功能。

这里，锁存部56的触发器电路100在具有新的功能的基础上，分别输入从时序调整部54输出的对1个输入信号进行了时序调整的输入信号CLK 62、DI<k:0>、COM<i:0>和ADD<m:0>、绕过时序调整部54的输入信号CLK 62、DI<k:0>、COM<i:0>和ADD<m:0>、通常工作模式下使用的时钟信号CLK 62、时钟信号TCLK 34和测试信号60，利用测试信号60的输入，与任何一个模式对应，使用时钟信号CLK 62和时钟信号TCLK 34中的一个，取入按照该使用的时钟信号的电平变化的时序供给的1个输入信号，向与模式对应的输出目的地输出该取入的输入信号。触发器电路100向2输入与电路74的一端侧输出存储器测试模式下的输出目的地。将前一组的与电路74输出的信号连接到2输入与电路74的另一端侧，所以，与电路74串联连接在一起。在串联连接的与电路74中，最初的组和最后的组的连接和前述的完全相同，实现输出侧的处理的构成在使用触发器电路100和开关SW 82这一点上是相同的。

这样，在锁存部56中使用触发器电路100，使触发器电路100增加取入的时钟信号的切换功能和输入信号的切换功能的新功能，通过将向存储器12取入输入信号和测定存储器输入输出部48的时钟信号TCLK 34和输入信号各自的相移这样2个功能并用，可以控制芯片尺寸的增加，而且可以得到和先前的实施例同样的效果。

Claims (3)

1.一种半导体装置，混合搭载了多个实现一方面功能的单元和多个实现与该一方面功能不同的另一方面功能的单元，实现上述另一方面功能的单元配设在实现一方面功能的单元的前级，其特征在于：该装置中，

将从外部向该装置输入的信号和从该装置向外部输出的信号分别输入和输出，除了与该输入和输出对应实现各功能的通常模式之外，还具有对该装置中的上述输入信号和输出信号测定信号的特性的测试模式，

形成在上述通常模式下分别流过上述输入信号和输出信号的通常的输入输出路径、以及在上述测试模式下绕过上述通常的输入输出路径而分别使上述输入信号和输出信号直接流过实现上述一方面功能的单元的测试用输入输出路径，

该装置包含：切换单元，分别将上述输入信号和输出信号切换到上述通常的输入输出路径和上述测试用输入输出路径，

实现上述一方面功能的单元包含：输入输出单元，分别输入输出流过上述通常和上述测试用的输入输出路径的上述输入信号和输出信号，

该输入输出单元包含：输入输出选择单元，使用在上述测试模式下直接供给的测试用时钟信号，有选择地取入分别与上述输入信号和输出信号对应的信号，输出该取入的信号，

上述输入输出选择单元作为输入侧的处理，将取入按照上述测试用时钟信号的电平变化的时序供给的一个输入信号并将该取入的输入信号输出的信息保持单元、以及对2个输入进行与运算并输出的与电路单元作为一组，分别对输入信号设置各个组，该与电路单元的输出连接到下一组所具有的上述与电路单元的另一端侧，成为串联连接，

该与电路单元将最初的组中来自上述信息保持单元的输出作为1个信息向一端侧供给，对另一端侧施加使逻辑电平为高的信号，对这些输入进行与运算，向后面的与电路单元的另一端侧输入前一组中上述与电路单元的输出，进而，使最后的组中上述与电路单元连接到放大输出的信号的放大单元上，

作为输出侧的处理，将取入按照上述测试用时钟信号的电平变化的时序供给的一个输出信号并将取入的输出信号输出的信息保持单元、以及与表示上述测试模式的模式信号的输入对应选择上述供给的1个输出信号和来自上述信息保持单元的输出的信号选择单元作为一组，分别对输出信号设置各个组。

2.权利要求1记载的半导体装置，其特征在于：上述输入输出选择单元配设在对上述各输入信号进行时序调整的时序调整单元的前级。

3.权利要求1记载的半导体装置，其特征在于：

上述输入输出选择单元作为输入侧的处理，对设在对上述各输入信号进行时序调整的时序调整单元的后级的锁存单元增加切换取入时钟信号和输入数据的功能，

该锁存单元在具有上述新的功能的基础上，将信息保持单元和对2个输入进行与运算并输出的与电路单元作为一组，对各输入信号设置各个组，将该与电路单元的输出连接到下一组所具有上述与电路单元的另一端侧，串联连接起来，上述信息保持单元分别输入从上述时序调整单元输出的对1个输入信号进行了上述时序调整的输入信号、绕过该时序调整单元的输入信号、在上述通常模式下使用的通常用时钟信号、上述测试用时钟信号和表示上述测试模式的模式信号，利用上述模式信号的输入与上述通常模式和上述测试模式中的任何一个模式对应，使用上述通常用时钟信号和上述测试用时钟信号中的一个，取入按照该使用的时钟信号的电平变化的时序供给的1个输入信号，向与模式对应的输出目的地输出该取入的输入信号，

该与电路单元将1个信息供给到最初的组中来自上述信息保持单元的上述测试模式下的目的地即一端侧，对另一端侧施加使逻辑电平为高的信号，对这些输入进行与运算，向后面的与电路单元的另一端侧输入前一组中上述与电路单元的输出，进而，使最后的组中上述与电路单元连接到放大输出的信号的放大单元上，

作为输出侧的处理，将取入按照上述测试用时钟信号的电平变化的时序供给的一个输出信号并将该取入的输出信号输出的信息保持单元、以及与上述表示测试模式的模式信号的输入对应选择上述供给的一个输出信号和来自上述信息保持单元的输出的信号选择单元作为一组，对各输出信号设置各个组。

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