JP3435133B2 - イベント型半導体テストシステム - Google Patents

イベント型半導体テストシステム

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JP3435133B2 JP2000295463A JP2000295463A JP3435133B2 JP 3435133 B2 JP3435133 B2 JP 3435133B2 JP 2000295463 A JP2000295463 A JP 2000295463A JP 2000295463 A JP2000295463 A JP 2000295463A JP 3435133 B2 JP3435133 B2 JP 3435133B2
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茂 菅森
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、被試験半導体部品
にテストパターン信号を供給し、その結果としての被試
験半導体部品の出力信号を評価する自動テスト装置に関
する。特に本発明は、様々なタイミングのイベントをテ
ストパターン信号やストローブ信号として使い、半導体
デバイスをテストするイベント型半導体テストシステム
に関し、そのイベントは、予め決められた時点からの時
間差として規定されている。
【０００２】
【従来の技術】ＩＣやＬＳＩ等の被試験半導体部品を、
ＩＣテスターのような半導体テストシステムによりテス
トするためには、被試験半導体部品の適切なピンに、テ
スト信号を、予め決められたタイミングで供給しなけれ
ばならない。半導体テストシステムは、被試験半導体部
品からテスト信号に対する応答として生成された出力信
号を受け取る。その出力信号は、決められたタイミング
を有するストローブ信号によってサンプルされ、期待値
と比較されて、その被試験半導体部品に不良があるか否
かが評価される。
【０００３】第１図は従来の半導体テストシステムの概
要を示したブロック図である。第１図の半導体テストシ
ステムにおいて、パターン発生器１２は、テストプロセ
ッサ１１からのデータを受け取る。これによりパターン
発生器１２は、波形フォーマッタ１４に供給するテスト
パターンとパターン比較器１７に供給する期待値パター
ンを発生する。タイミング発生器１３は、全体的な動作
を同期させるための、タイミング信号を生成する。第１
図では、タイミング信号は、例えばパターン発生器１
２、パターン比較器１７、波形フォーマッタ１４、そし
てアナログ比較器１６に供給されている。
【０００４】更にタイミング発生器１３は、テストサイ
クル（テスターレート）パルスとタイミングデータ（タ
イミングを設定するデータ）を、波形フォーマッタ１４
に供給する。パターン（テストベクター）データは、”
０”と”１”を、すなわちテスト信号波形の立ち上がり
エッジと立ち下がりエッジを規定する。タイミングデー
タは、そのテスト信号波形の各立ち上がりエッジと立ち
下がりエッジについて、テストサイクル・パルスに対す
るタイミング（遅延時間）を規定する。一般的に、タイ
ミングデータは更に、ＲＺ（リターンゼロ）波形、ＮＲ
Ｚ（ノンリターンゼロ）波形やＥＯＲ（イクスクルシブ
オア）波形等の波形情報を有している。
【０００５】パターン発生器１２のパターンデータと、
タイミング発生器１３からのテストサイクル・パルスと
タイミングデータに基づいて、波形フォーマッタ１４
は、規定された波形とタイミングを有するテスト信号を
形成する。波形フォーマッタ１４は、ドライバ１５を介
してテスト信号を被試験デバイス（ＤＵＴ）１９に送出
する。波形フォーマッタ１４は、図に示していないが、
ドライバ１５に供給するためのテスト信号を形成するた
めのセット・リセット・フリップフロップを有してい
る。ドライバ１５は、テスト信号の振幅、インピーダン
ス、およびスルーレイトを制御し、そのテスト信号をＤ
ＵＴ１９に供給する。
【０００６】テスト信号に対するＤＵＴ１９からの応答
信号は、アナログ比較器１６において、予め決められた
ストローブのタイミングにより、基準電圧と比較され
る。そして、その結果得られたロジック信号は、パター
ン比較器１７に供給され、そこでアナログ比較器１６か
らのロジックパターンと、パターン発生器１２からの期
待値パターンが比較される。パターン比較器１７は、そ
の２つのパターンが一致するかどうかを調べ、それによ
りＤＵＴ１９のパス／フェイルを決定する。もし、不良
が見つかった場合、そのような不良情報は、フェイルメ
モリ１８に供給され、不良分析を行うために、パターン
発生器からのＤＵＴ１９の不良アドレス情報とともに記
憶される。
【０００７】第１図に示された従来の半導体テストシス
テムでは、被試験半導体部品に与えられるテスト信号
は、３種類のデータを基にして、サイクル毎に形成され
る。そのデータは、パターン（ベクター）データ、タイ
ミングデータそしてウェーブフォーム（波形）データで
ある。第２図は、テスト信号を発生するための、このよ
うな３種のデータとテストサイクルの関係例を波形表示
４５として示している。テストベクター・ファイル４１
からのパターンデータ（テストベクター）４６が、パタ
ーン発生器１２を介して、波形フォーマッタ１４に供給
されている。またテストプラン・ファイル４２からのタ
イミングデータ４７は、タイミング発生器１３を介し
て、波形フォーマッタ１４に供給されている。パターン
データ４６は、それぞれのテストサイクルにおけるエッ
ジの種類（１か０）を規定し、またタイミングデータ４
７は、波形とタイミング、すなわち、そのテストサイク
ルに対応する各エッジの遅延時間を規定する。
【０００８】前述したように、従来の半導体テストシス
テムでは、それぞれのテストサイクルに対応するパター
ンデータ、タイミングデータ、そしてウェーブフォーム
・データを基にしてテスト信号とストローブ信号が形成
される。そのようなテストシステムは、サイクル型のテ
ストシステムとも呼ばれ、タイミングデータとパターン
データは、各サイクルごとに、そのサイクルのクロック
との相対関係で記述されている。
【０００９】ＬＳＩやＶＬＳＩ等の半導体部品をデザイ
ンする際に広く使用されているコンピューター・エイデ
ッド・デザイン（ＣＡＤ）では、ロジック・シミュレー
タは一般に、テスト信号やテスト結果をイベント形式で
記述している。ここでイベントとは、テスト信号の立ち
上がりや立ち下がりのような、ロジック状態の変化のこ
とであり、基準時間点からの時間の長さに基づいて記述
される。つまり、イベント形式によるテスト信号やテス
ト結果の記述方法は、従来のテストシステムにおけるテ
ストサイクルの概念を使用していない。従って、従来の
サイクル形式のテストシステムでは、被試験半導体部品
の設計段階（デザイン・ステージ）において得られたテ
スト信号やテスト結果を、直接的に使用することができ
ない。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、半導体部品を評価するにあたって、イベントメモリ
に格納されたイベントデータから、テスト信号とストロ
ーブ信号を直接的に作成することのできるイベント型半
導体テストシステムを提供することにある。
【００１１】また、本発明の他の目的は、それぞれのイ
ベントのタイミングが、予め決められた共通の基準点か
らの時間の長さによって定義されたイベント型半導体テ
ストシステムを提供することにある。
【００１２】また、本発明の更に他の目的は、それぞれ
のイベントのタイミングが直前のイベントからの時間の
長さによって規定されるイベント型半導体テストシステ
ムを提供することにある。
【００１３】また、本発明の更に他の目的は、イベント
とイベントの間の時間の長さが、基準クロックサイクル
の整数倍と基準クロックサイクルの端数分との組み合わ
せにより規定されるイベント型半導体テストシステムを
提供することにある。
【００１４】また、本発明の更に他の目的は、現在のイ
ベントの遅延時間をスケール・ファクター（倍率変更係
数）に比例して変更することにより、タイミングデータ
をスケーリングして、新たなタイミングによる現在イベ
ントを形成することができるイベント型半導体テストシ
ステムを提供することにある。
【００１５】また、本発明の更に他の目的は、イベント
メモリの容量を減少させるために、イベントメモリに記
憶するイベントデータについて、データ圧縮技術とデー
タ復元技術を用いたイベント型半導体テストシステムを
提供することにある。
【００１６】また、本発明の更に他の目的は、被試験半
導体部品の設計段階で、ＣＡＤシステムによるテストベ
ンチにより形成されたデータを、直接的に使用して、テ
スト信号とストローブ信号を形成することが可能なイベ
ント型半導体テストシステムを提供することにある。
【００１７】
【課題を解決するための手段】本発明は、被試験電子部
品（ＤＵＴ）をテストするにあたって、テスト信号をＤ
ＵＴに与え、そのＤＵＴの出力をストローブ信号のタイ
ミングを用いて評価するイベント型テストシステムであ
る。このイベント型テストシステムは、基準クロック周
期（ピリオド）の整数倍（インテグラル部データ）と基
準クロック周期の端数部（フラクショナル部データ）デ
ータにより構成される各イベントのタイミングデータ
（直前のイベントとの時間差または共通基準時点との時
間差）を記憶するイベントメモリと、そのイベントメモ
リをアクセスしてタイミングデータを読み出すためのア
ドレスデータを作成するアドレスシーケンサと、基準ク
ロックに上記インテグラル部データを乗算した時間だけ
遅延したイベントスタート信号を形成するタイミング・
カウント・ロジックと、そのタイミング・カウント・ロ
ジックからのイベントスタート信号と、上記イベントメ
モリからの上記フラクショナル部データとに基づいて、
上記テスト信号とストローブ信号を形成するためのイベ
ント発生ユニットと、そのイベント型テストシステムの
全体的な実行を、テストプログラムにより制御するホス
トコンピューターと、により構成されている。
【００１８】本発明の他の態様においては、上記イベン
トメモリは、各イベントの上記タイミングデータのイン
テグラル部データを記憶するためのイベント・カウント
・メモリと、各イベントのタイミングデータのフラクシ
ョナル部データを記憶するためのバーニアメモリと、そ
のイベント・カウント・メモリとバーニアメモリのタイ
ミングデータに関する、それぞれのイベントの種類を表
わすイベント・タイプ・データを記憶するためのイベン
トタイプ・メモリで構成されている。
【００１９】本発明の更に他の態様においては、イベン
ト型テストシステムは、上記イベントメモリと上記タイ
ミング・カウント・ロジックとの間に、イベントメモリ
に圧縮して記憶されたイベントデータを復元するために
用いるデコンプレッション・ユニットを有している。そ
してタイミング・カウント・ロジックは、上記スケール
・ファクターに基ずいてイベントメモリのイベントデー
タを変更するためのスケーリング・ロジックを有してい
る。
【００２０】本発明の更に他の態様としては、イベント
発生ユニットは、イベントメモリからのイベント・タイ
プ・データに基づいて、上記タイミング・カウント・ロ
ジックからのイベントスタート信号を、選択的に供給す
るデマルチプレクサと、そのデマルチプレクサからのイ
ベントスタート信号を受け、タイミング・カウント・ロ
ジックからのバーニアサム・データに記述された追加の
遅延時間を与えるための複数の可変遅延回路と、テスト
信号の間に可変オフセット遅延を形成するための手段と
により構成される。
【００２１】本発明によれば、イベント型半導体テスト
システムは、被試験半導体部品を評価するにあたって、
テスト信号とストローブを、イベントメモリからのイベ
ントデータを基に作成することが可能である。各イベン
トのタイミングは、共通基準時点からの時間の長さか
（絶対時間）、直前のイベントからの時間の相違（デル
タ時間）によって規定される。テスト信号とストローブ
は、基準クロック周期の整数倍データと基準クロック周
期の端数分データとの組み合わせにより記述されたタイ
ミングデータによるイベント情報を用いて形成される。
【００２２】
【発明の実施の形態】第３図は、本発明のイベント型テ
ストシステムの構成例を示すブロック図である。このイ
ベント型テストシステムは、ホストコンピュータ２２と
バスインタフェース２３を含み、その双方が、システム
バス２４、インターナル（内部）バス２５、アドレスシ
ーケンサ２８、フェイルメモリ２７、イベントメモリ３
０、デコンプレッション・ユニット３２、タイミング・
カウント・スケーリング・ロジック３３、イベント発生
ユニット３４、そしてピンエレクトロニクス３６等に接
続されている。イベント型テストシステムは、被試験半
導体部品（ＤＵＴ）３８をテストするために用いるもの
であり、そのＤＵＴ３８は、一般にメモリＩＣ、マイク
ロプロセッサＩＣ、またはＡＳＩＣ等であり、ピンエレ
クトロニクス３６を経由して、イベント型テストシステ
ムに接続される。
【００２３】ホストコンピュータ２２の１例は、ワーク
ステーションである。ホストコンピュータ２２は、ユー
ザー・インタフェースとしての機能を行い、これにより
ユーザーが、テストオペレーションの開始と終了を命令
したり、テストプログラムや他のテスト条件をロードし
たり、テスト結果の分析をホストコンピュータ内で実行
することを可能としている。ホストコンピュータ２２
は、システムバス２４とバス・インタフェース２３を介
して、ハードウェアとしてのテストシステムとインタフ
ェースしている。図に示されてはいないが、ホストコン
ピュータ２２は、他のテストシステムやコンピュータ・
ネットワークからテスト情報を送受信できるよう、通信
ネットワークと接続されていることが好ましい。
【００２４】インターナルバス２５は、ハードウェア・
テストシステム内のバスであり、一般にアドレスシーケ
ンサ２８、フェイルメモリ２７、デコンプレッション・
ユニット３２、タイミング・カウント・スケーリング・
ロジック３３、そしてイベント発生ユニット３４等の各
機能ブロックが接続されている。アドレスシーケンサ２
８の１例は、ハードウェア・テストシステムに専用であ
り、一般にユーザーがアクセスできないように構成され
たテストプロセッサである。アドレスシーケンサ２８
は、ホストコンピュータ２２からのテストプログラムや
テスト条件に基づいて、テストシステム内の他の機能ブ
ロックに、インストラクションを与える。フェイルメモ
リ２７は、ＤＵＴ（被試験デバイス）３８のフェイル情
報のようなテスト結果データを、アドレスシーケンサ２
８によって規定されたアドレスに記憶する。このように
フェイルメモリ２７に記憶された情報は、被試験デバイ
スのフェイル分析の段階で使用される。
【００２５】アドレスシーケンサ２８のジョブの１つ
は、第３図に示されるように、アドレスデータをイベン
トメモリ３０に供給することである。実際のテストシス
テムでは、複数のイベントメモリ３０が、テストピン
（テストチャンネル）に対応して設けられる。イベント
メモリ３０は、テスト信号とストローブ信号の各イベン
トのタイミングデータを記憶する。後で詳細に説明する
が、イベントメモリ３０は２つの異なる方法でイベント
データを記憶する。１つは基準クロックの１サイクルの
整数倍データによるタイミングデータであり、もう１つ
は、基準クロックの１サイクルの端数分データのタイミ
ングデータである。本発明では、それぞれのイベントの
タイミングデータは、共通基準時点からの時間差（絶対
時間）、あるいは直前のイベントからの時間差（デルタ
時間）により表現される。
【００２６】必要なメモリの容量を減少させるために、
イベントメモリ３０に格納されるタイミングデータは、
コンプレッション（圧縮）することが好ましい。デコン
プレッション・ユニット３２は、イベントメモリ３０か
ら圧縮されたデータを受け、タイミングデータをデコン
プレッションのプロセスにより復元する。
【００２７】タイミング・カウント・スケーリング・ロ
ジック３３は、総合タイミングデータを作成するための
ものであり、その総合タイミングデータにより、イベン
トメモリからのタイミングデータの端数部（フラクショ
ナル）データに基づいて、現在のイベントを直接的に形
成することができる。このような総合タイミングデータ
を形成する例としては、イベントスタート信号とそのイ
ベントスタート信号からの遅延時間との組み合わせを用
いる。１の態様において、そのような総合タイミングデ
ータを形成する手順は、複数の端数（バーニア）データ
の加算をともなう。そのタイミングデータの加算のプロ
セス中、端数部データのキャリーオーバ動作（整数デー
タへの桁上げ）が、タイミング・カウント・スケーリン
グ・ロジック３２において行われている。更に別の態様
においては、総合タイミングデータを形成するプロセス
において、そのような加算を使用しない。
【００２８】タイミング・カウント・スケーリング・ロ
ジック３３は、更にスケール・ファクタ（倍率変更係
数）に比例して、タイミングデータを変更する機能（ス
ケーリング）を有する。このようなタイミングデータの
スケーリング動作は、タイミングデータをスケール・フ
ァクタでかけ算することによって実行される。例えば、
システム（基準）クロックの”１．５”であるタイミン
グデータを、スケーリング・ファクタ”２”によりスケ
ーリングする場合、その結果としてのタイミングデータ
は、システムクロックの １．５ｘ２＝３．０となる。
一般に、上記のようにイベントカウントとイベントバー
ニアにより定義されるタイミングデータでは、このかけ
算は、（イベント・カウント＋イベントバーニア）ｘ
（スケール・ファクター）＝スケーリングされた遅延、
としてあらわすことができる。
【００２９】前述した加算やスケーリングの動作は、ソ
フトウェアによって行うことができる。しかし、遅延時
間の大きなデータベースを変換するために必要な時間
と、このデータをイベント型テスターにロードする時間
は多大となる可能性がある。したがって、直接的にハー
ドウェアによる高速な加算とスケーリング動作を実行す
ることが好ましい。本発明のイベント型テストシステム
において、各種のスケーリング技術が使用可能である。
【００３０】イベント発生ユニット３４は、タイミング
・カウント・スクーリング・ロジック３３からの総合タ
イミングデータを基に、実際にイベントを発生する。そ
のように発生されたイベント（テスト信号とストローブ
信号の立ち上がり、立ち下がり点）は、ピンエレクトロ
ニクス３６を介して、ＤＵＴ３８に印加される。基本的
にピンエレクトロニクス３６は、半導体テストテストシ
ステムと被試験半導体デバイス間をインタフェースする
ための、多数のインタフェース回路を有している。例え
ば、それぞれのインタフェース回路は、第１図に示すよ
うに、ドライバとコンパレータで構成されており、かつ
ドライバ、コンパレータ、そしてＤＵＴ３８の間で、入
力・出力関係を確立するためのスイッチを搭載してい
る。
【００３１】第４図は、半導体集積回路の設計段階と試
験段階の総合的な関係を示した概念図である。この例で
は、電子自動設計環境（ＥＤＡ）５１において、超ＬＳ
Ｉ例えば、システムオンチップ（ＳｏＣ）５３を設計し
た場合を示している。
【００３２】ＥＤＡ環境５１における、半導体集積回路
５３の設計により、その集積回路５３の設計データファ
イル５５と試験データファイル６３が得られる。設計デ
ータは各種のデータ変換等を経て、物理的な半導体のゲ
ート単位のデータとされ、半導体集積回路の製造プロセ
ス（シリコンプロセス）５６により、現実の集積回路５
９が製造される。
【００３３】このようにして製造された集積回路は、被
試験ＩＣデバイスとして試験装置６０に与えられる。設
計段階で得られた試験データを用いて、テストベンチ６
４等による論理シミュレーションを実行することによ
り、集積回路の入出力間の関係を示すデータファイル６
５が得られる。このよなデータファイルを、デバイス論
理シミュレータのダンプファイルと称すことがあり、そ
の典型的な例としては、ＶｅｒｉｌｏｇのＶＣＤ（Valu
e Change Dump）がある。
【００３４】テストシステムがサイクル形式で構成され
ている場合は、イベント形式で記載されているＶＣＤフ
ァイル６５を、サイクル形式の試験信号に変換するため
に、変換ソフトウエア６７によりデータ形式の変換が行
われる。これにより、サイクル形式としての試験パター
ンが集積回路試験装置６０内のファイル６８に蓄積され
る。ハードウエアとしてのテスタ６９は、この試験パタ
ーンを用いて被試験デバイス５９の機能等を試験する。
本発明のイベント型テストシステムの場合は、イベント
形式で形成されたＶＣＤファイル６５のデータを、直接
的にイベントデータとしてイベントメモリ３０に用いる
ことができる。
【００３５】イベントデータを基にして、イベントを形
成するための動作例を第５図（Ａ）−第５図（Ｋ）に示
す。第６図は、絶対時間、すなわち共通時点を基準とし
て記述された、イベントメモリ３０からのタイミングデ
ータを基にして、イベントスタート信号とバーニアデー
タを形成するためのタイミング・カウント・スケーリン
グ・ロジック３３の構成例を示す回路図である。第７図
は、デルタ時間、すなわち直前のイベントを基準として
記述された、イベントメモリ３０からのタイミングデー
タを基にして、イベントスタート信号とバーニアデータ
を形成するための、タイミング・カウント・スケーリン
グ・ロジック３３の他の構成例を示した回路図である。
第６図の回路例では、加算機能を有しないのに対し、第
７図の回路例では、バーニアデータの加算機能とキャリ
ー信号を発生する機能を有している。ここでは、説明を
容易にするために、第６図および第７図の回路構成例で
は、スケーリング・ロジックの回路図を示していない。
【００３６】第６図および第７図において、アドレスシ
ーケンサ２８は、イベントメモリ３０に、アドレスデー
タを供給する。前述したように、アドレスシーケンサ２
８は、マイクロプロセッサを有するテスタープロセッサ
でもよい。しかし、最も単純な形態としては、アドレス
シーケンサー２８は、アドレスカウンタである。アドレ
スカウンタは、例えばゼロのカウントから開始して、所
定の停止アドレスに至るまでの間を、１づつ順にインク
リメントする。アドレスのビット幅は、使用するイベン
トメモリの深さによって左右されるが、実際の応用で
は、最低１６ビット必要である。
【００３７】第６図の例では、イベントメモリ３０は、
クロックカウントＲＡＭ（イベント・カウント・メモリ
あるいはクロック・カウント・メモリとも称する）７
１、バーニアＲＡＭ（バーニアメモリあるいはバーニア
データメモリとも称する）７２、およびイベントタイプ
ＲＡＭ７３により構成している。クロックカウントＲＡ
Ｍ７１は、タイミングデータのインテグラル（整数）部
分、つまり基準クロック周期の整数倍のデータを記憶す
る。バーニアＲＡＭ７２は、タイミングデータのバーニ
ア（端数）部分、つまり基準クロック周期の端数データ
を記憶する。イベントタイプＲＡＭ７３は、イベントの
タイプを選択するためのデータを記憶している。イベン
トタイプとは、テスター出力ピン（テスト信号）から送
出する信号の設定を、ロジック”１”、ロジック”０”
あるいは”高いインピーダンス”のように選択するもの
であり、またストローブ信号のタイミングにより、ＤＵ
Ｔ３８からの応答信号をラッチするための設定を選択す
るものである。
【００３８】第６図のタイミング・カウント・スケーリ
ング・ロジックにより、第５図（Ｉ）−第５図（Ｋ）の
イベントを発生するために、イベントメモリ３０に記憶
するデータ例を第１０図（Ａ）のデータテーブルに示
す。前述したように、タイミングメモリ３０に格納され
るタイミングデータは、共通基準時点に対する、各イベ
ントのタイミング（時間差）を記述している。すなわ
ち、そのタイミングデータは、対象とするイベントが、
予め定められた基準点からどの時間長だけ離れているか
の絶対時間を示している。従って、第６図のタイミング
・カウント・スケーリング・ロジックは、加算機能を有
していない。
【００３９】第５図（Ａ）−第５図（Ｋ）の例では、第
５図（Ｉ）に示されるように、イベント１のタイミング
は、基準（開始）点から１（３／１６）ナノセカンドで
ある。この場合のイベント１のクロックカウントＲＡＭ
７１のタイミングデータは”１”であり、バーニアＲＡ
Ｍ７２の端数データは３／１６である。またイベント２
のタイミングは、第５図（Ｊ）に示されるように、基準
点から２（１０／１６）ナノセカンド離れている。従っ
て、クロックカウントＲＡＭ７１のタイミングデータ
は”２”であり、バーニアＲＡＭ７２の端数データは１
０／１６である。さらに第５図（Ｋ）に示されるよう
に、イベント３のタイミングは、基準点から４（２／１
６）ナノセカンド離れているので、クロックカウントＲ
ＡＭ７１のタイミングデータは”４”であり、バーニア
ＲＡＭ７２の端数データは２／１６となる。
【００４０】クロックカウントＲＡＭ７１のデータ（イ
ンテグラル部）は、対応するイベントを実行する前に待
つ基準（システム）クロックカウント数の整数値を示し
ており、イベントスタート信号のタイミングを決定す
る。バーニアＲＡＭ７２では、バーニア部に割り当てら
れたビット数により、基準クロックの端数分の数を示し
ており、イベントスタート信号の後に付加する遅延時間
を決定し、そのタイミングにより目的とするイベントを
形成する。上記の例では、基準クロックの各サイクルに
ついての端数ユニットの総数は”１６”であり、したが
って端数部データの最小値は、クロックサイクルの１６
分の１である。
【００４１】イベントメモリからのイベントデータは、
第６図に示してある、タイミング・カウント・スケーリ
ング・ロジックに与えられる。第６図の回路構成例で
は、基準クロックパルス（第５図（Ａ））の数をカウン
トダウンするためのダウンカウンタ７５のみしか有して
いない。クロックカウントＲＡＭ７１からのデータが、
ダウンカウンタ７５をプリセットし、これにより、ダウ
ンカウンタ７５は基準クロックを計数し、プリセットし
たデータがゼロになると、ターミナルカウント（イベン
トスタート信号）を発生する。バーニアＲＡＭ７２から
のバーニアデータとイベントタイプＲＡＭ７３からのイ
ベントタイプデータは、イベント発生ユニットに供給さ
れる。
【００４２】従って、第５図（Ａ）−第５図（Ｋ）の例
において、第５図（Ｂ）に示されるイベントスタート信
号と第５図（Ｃ）に示される端数時間差をあらわすバー
ニアデータは、イベント発生ユニット３４に供給され、
第５図（Ｉ）に示すイベント１が発生される。次に、基
準クロックパルスを２個計数すると、第５図（Ｄ）に示
すイベントスタート信号が発生され、第５図（Ｅ）に示
す端数時間差１０／１６をあらわすバーニアデータと共
に、イベント発生ユニット３４に供給され、その結果、
第５図（Ｊ）のイベント２が発生される。第５図（Ｇ）
のイベントスタート信号は、４個めの基準クロックパル
スを計数したときに発生され、第５図（Ｈ）の端数時間
差２／１６をあらわすバーニアデータと共に、イベント
発生ユニット３４に供給され、その結果、第５図（Ｋ）
のイベント３が発生される。
【００４３】第７図の構成例では、対象とする各イベン
トの直前のイベントからの時間の差異（デルタ時間）を
あらわすイベントデータを処理するために用いる加算機
能を有している。この場合、イベントメモリ３０に格納
された現イベントのタイミングデータは、直前イベント
からの遅延時間として記述されている。従って、第１０
図（Ｂ）に示すように、第５図（Ｉ）のイベント１で
は、クロックカウントＲＡＭ７１のタイミングデータ
は”１”であり、バーニアＲＡＭ７２の端数データは３
／１６となっている。同様にしてイベント２のタイミン
グは、第５図（Ｊ）に示されるよう、イベント１から１
（７／１６）ナノセカンドの時間差になっている。従っ
て、クロックカウントＲＡＭのタイミングデータは”
１”であり、バーニアＲＡＭ７２の端数データは７／１
６となっている（第１０図（Ｂ））。さらに第５図
（Ｋ）に示されるよう、イベント３のタイミングはイベ
ント２から１（８／１６）ナノセカンドの時間差になっ
ている。したがって、クロックカウントＲＡＭ７１のタ
イミングデータは”１”であり、バーニアＲＡＭ７２の
端数データは８／１６となっている（第１０図
（Ｂ））。
【００４４】クロックカウントＲＡＭ７１のデータ（イ
ンテグラル部）は、対象とするイベントを実行する前
に、待つべき基準（システム）クロック数を示してい
る。バーニアＲＡＭ７２のデータ（フラクショナル部）
は、インテグラル部についてのクロック計数が終了した
（イベントスタート信号が発生）後、目的とするイベン
トを発生する前に、待つべきバーニア（端数）ユニット
の数を示している。バーニア部に割り当てられたビット
数が、各クロックに対する端数ユニットの数を規定して
いる。上記の例では、基準クロックの各サイクルについ
ての端数ユニット数は”１６”であり、したがって端数
部データの最小値は、クロックサイクルの１６分の１で
ある。
【００４５】第１０図（Ｂ）のバーニアサム（端数合計
値）は、前イベントの端数（バーニア）データと現イベ
ントの端数データを加算した値を示している。例えば、
イベント２のバーニアサムは、”１０／１６”、つまり
イベント１のバーニアカウント（バーニアデータ）”３
／１６”とイベント２のバーニアカウント”７／１６”
を加算した値である。イベント３のバーニアサムは、イ
ベント１のバーニアカウント”３／１６”と、イベント
２のバーニアカウント”７／１６”と、イベント３のバ
ーニアカウント”８／１６”を加算した”１８／１６”
である。この加算動作の結果、イベント３のバーニアサ
ムとして”２／１６”が設定され、クロックカウント
（整数値データ）に１が加算される。
【００４６】第５図の開始（基準）点”０”に対する各
イベントの合計タイミングが、第１０図（Ｂ）の右の欄
に示されている。このような合計時間は、タイミングデ
ータのインテグラル（整数）部とタイミングデータのフ
ラクショナル（端数）部を加算することによって得られ
る。端数部のデータを加算した値が、基準クロックの単
位時間周期を越えたときは、整数部データがそれに応じ
て増加される。イベント１の合計時間は基準点から１
（３／１６）ナノセカンド離れている。イベント２の合
計時間は、基準点から２（１０／１６）ナノセカンド離
れており、イベント３の合計時間は基準点から４（２／
１６）ナノセカンド離れている。従って、イベント１か
らイベント３についての各イベントスタート信号とバー
ニアサムは、第６図について述べたのと同様に、イベン
ト発生ユニット３４に供給される。
【００４７】第７図のタイミング・カウント・スケーリ
ング・ロジック３３は、ダウンカウンタ７５、ラッチ７
６、フリップフロップ７７、マルチプレクサ７８と加算
器７９を有している。ダウンカウンタ７５は、クロック
カウントＲＡＭ７１から、タイミングデータのインテグ
ラル部のデータを受け取る。加算器７９は、バーニアＲ
ＡＭ７２から、タイミングデータの端数部データを受け
取る。
【００４８】例えば、クロックカウントＲＡＭ７１から
のインテグラル部データは、ダウンカウンタ７５にプリ
セットされ、基準クロックＣＬＫによってそのプリセッ
トされた値がカウントダウンされる。ダウンカウンタ７
５の計数値が０になったとき、出力信号（ターミナルカ
ウント）が発生され、マルチプレクサ７８の１つの入力
端子に供給される。マルチプレクサ７８の他の入力端子
には、ダウンカウンタ７５の出力信号を、基準クロック
の１サイクル分遅れて発生するフリップフロップ７７の
出力が供給されている。従って、マルチプレクサ７８
は、クロックカウントＲＡＭ７１からのインテグラル部
データに、クロックの整数倍の遅延を追加する。マルチ
プレクサ７８の出力は、イベントスタート、つまり基準
クロックカウント値の数となる。イベントスタート信号
は、イベント発生ユニット３４に供給されるとともに、
アドレスシーケンサ２８にも供給される。
【００４９】バーニアＲＡＭ７２からのフラクショナル
部データは、加算器７９の入力端子の１つに供給され
る。加算器７９の他の入力端子には、ラッチ７６を通し
て、以前のイベントのバーニアデータが供給される。従
って、加算器７９は、バーニアＲＡＭ７２からの全ての
フラクショナル部データを加算する。第５図および第１
０図（Ａ）におけるイベント３で示したように、フラク
ショナル部データの合計が、１６／１６のような、１ク
ロックカウント越えると、キャリーディレイが発生され
て、マルチプレクサ７８に送られる。キャリーディレイ
を受け取ると、マルチプレクサー７８は、フリップフロ
ップ７９の出力を選択して、イベントスタート信号を１
基準クロック周期分だけ遅らせる。第１０図（Ｂ）の例
では、イベント３の端数データの合計は”１８／１６”
なので、マルチプレクサー７８にキャリーディレイが供
給され、イベントスタート信号に１クロック分の遅延が
追加される。残りの”２／１６”は、加算器７９の出力
から、バーニアサムとして形成される。
【００５０】前述を基にして、第７図の回路構成によ
り、第５図（Ｉ）−第５図（Ｋ）のイベント１−３を発
生するプロセスは次のようになる。イベント１のインテ
グラル部データは”１”なので、ダウンカウンタ７５
は、第５図（Ａ）の基準クロックのパルスを１個数える
ことにより、第５図（Ｂ）の出力パルス（ターミナルカ
ウント）を発生する。第５図（Ｂ）のターミナルカウン
トは、マルチプレクサー７８の出力から、イベントスタ
ート信号として発生される。第５図（Ｃ）は、加算器７
９の出力におけるバーニアサム・データであり、イベン
ト発生ユニット３４により、イベントスタート信号に追
加する遅延時間を示している。以上により、第５図
（Ｉ）のイベント１が、イベント発生ユニットにより形
成される。
【００５１】イベント２のインテグラル部データも”
１”なので、ダウンカウンタ７５は、基準クロックのパ
ルスを１個計数することによってターミナルカウントを
発生する。ダウンカウンタ７５のターミナルカウント
は、第５図（Ｂ）に示す前のターミナルカウントから１
サイクル後に発生され、第５図（Ｄ）に示すように、イ
ベントスタート信号をマルチプレクサー７８の出力で発
生する。第５図（Ｅ）のデータは、イベント発生ユニッ
ト３４において、第５図（Ｄ）に示すイベントスタート
信号に、追加して遅延すべきバーニアサムとして与えら
れる、加算器７９の出力を示している。イベント１の端
数データは”３／１６”であり、イベント２の端数デー
タは”７／１６”であるため、第５図（Ｅ）のアダー７
９の出力におけるバーニアサムは、”１０／１６”とな
る。このバーニアサムは、第５図（Ｄ）のイベントスタ
ートに追加され、第５図（Ｊ）に示すイベント２を形成
する。
【００５２】イベント３のインテグラル部データも”
１”なので、ダウンカウンタ７５は、基準クロックパル
スを１個計数することにより、出力パルス（ターミナル
カウント）を発生する。ダウンカウンタ７５のターミナ
ルカウントは、マルチプレクサ７８に送られる。このタ
イミングは第５図（Ｆ）に示されるよう、基準点から、
３基準クロックカウント遅れている。しかし、イベント
３の端数データ”８／１６”に以前のイベントの端数デ
ータの加算値であるバーニアサム”１０／１６”が加算
器７９によって追加されるため、イベント３の端数デー
タの合計は”１８／１６”となる。従って、第５図
（Ｇ）に示すように、イベントスタート信号に、１クロ
ック分の追加の遅延を行うように、マルチプレクサ７８
がフリップフロップ７７の出力を選択するためのキャリ
ーがマルチプレクサ７８に供給される。残りの端数デー
タ”２／１６”は、第５図（Ｈ）に示すように、バーニ
アサムとして、加算器７９から出力され。従って、第５
図（Ｋ）のイベント３は、第５図（Ｈ）のベーニサムと
第５図（Ｇ）のイベントスタートの各タイミングを加算
することにより、イベント発生ユニット３４により形成
される。
【００５３】イベント発生ユニット３４の回路構成例
を、第８図の回路図に示す。簡単に前述したように、第
８図のイベント発生ユニット３４は、テスト信号やスト
ローブ信号を、第６図や第７図のタイミング・カウント
・スケーリング・ロジックから供給されるイベントスタ
ート信号とバーニアサムに基づいて生成するものであ
る。
【００５４】第８図の回路図において、イベント発生ユ
ニット３４は、デマルチプレクサ８２、コンパレータ
（比較器）８３、可変遅延回路８５−８７、ＯＲゲート
８８、ＳＲフリップフロップ９１−９２、ピンドライバ
９３、可変遅延回路９５−９７、フリップフロップ１０
２−１０４、ＯＲ回路１０５、フリップフロップ１０６
により構成されている。可変遅延回路８５−８７と可変
遅延回路９５−９７は、イベントプロセッサ（図にな
し）により構成し、第６図または第７図の回路構成から
のバーニアサムにより、キャリブレート（校正）された
遅延時間を選択するように実現してもよい。説明の便宜
のため、ピンドライバ９３とコンパレータ８３が、第８
図の構成に含まれているが、これらの部分は実際の応用
においては、むしろ第３図のピンエレクトロニクス３６
に含められる。
【００５５】ピンドライバ９３の出力は、対象とする被
試験デバイス（ＤＵＴ）ピンが入力ピンであるときに、
そのＤＵＴピンにテスト信号を供給するためのものであ
る。ピンドライバ９３により、テスト信号の所望の振幅
とスルーレートが形成される。コンパレータ８３は、対
象とするＤＵＴピンが出力ピンであるときに、ＤＵＴの
応答出力を受信する。コンパレータ８３は、受信したＤ
ＵＴ出力のアナログレベルを基準電圧と比較し、その出
力値が所定の電圧範囲内であるかを評価するためのアナ
ログ比較機能を果たす。そのような電圧範囲としては、
第８図に示すように、”ハイレベル”、”ローレベ
ル”、および”ハイインピーダンスＺ”である。この例
では、同一時間においては、そのうちの１つの電圧範囲
のみがアクティブとなる。
【００５６】デマルチプレクサ８２は、第６図または第
７図のタイミング・カウント・スケーリング・ロジック
から、イベントスタート信号を受信し、イベントメモリ
３０のイベントタイプＲＡＭ７３から、イベントタイプ
についてのデータを受信する。イベントタイプデータ
が、デマルチプレクサ８２の選択ターミナルに供給され
る。従って、イベントスタート信号は、イベントタイプ
データに規定された可変遅延回路を有するイベントプロ
セサに供給される。
【００５７】例えばイベントタイプデータが、現在のイ
ベント（イベント１）について”ドライブＤＵＴピンハ
イ”を示す場合は、イベントスタート信号は可変遅延回
路８５に送られ、そこでバーニアサム（端数部合計）デ
ータの定める時間だけ遅延される。従って、可変遅延回
路８５の出力（例えば第５図（Ｉ）に示すイベント１）
が、ＳＲフリップフロップ９１をセットする。これによ
り、ピンドライバ９３が、これに接続されているＤＵＴ
ピンをロジック１に設定する。
【００５８】例えばイベントタイプデータが、現在のイ
ベント（イベント２）について”ドライブＤＵＴピンロ
ー”と規定する場合には、イベントスタート信号は、可
変遅延回路８６に送信され、ここでバーニアサム（端数
合計）データに規定する時間だけ遅延される。したがっ
て可変遅延回路８６の出力（第５図（Ｊ）に示すイベン
ト２）は、ＳＲフリップフロップ９１をリセットする。
その結果、ピンドライバ９３が、これに接続されている
ＤＵＴピンをロジックゼロに設定する。
【００５９】イベントタイプデータが、現在のイベント
について”ターンオフドライブＤＵＴ”と規定している
場合は、イベントスタート信号は、可変遅延回路８７に
送信され、そこでバーニアサム（端数合計）データの定
める時間だけ遅延される。従って、可変遅延回路８７の
出力により、ＳＲ−フリップフロップ９２がリセットさ
れる。これにより、コンパレータ８３がＤＵＴピンの出
力を受け取るために、ＤＵＴピンに接続されたピンドラ
イバ９３を高インピーダンス状態にする。
【００６０】ピンドライバ９３が、ＤＵＴピンからの出
力信号をコンパレータ８３が受け取ることができるよう
に、高インピーダンスモードにある場合には、イベント
は一般に、コンパレータ出力のロジックをラッチするた
めのストローブ信号を生成するために使用される。例え
ば、イベントタイプデータが、現在のイベントについ
て”テストＤＵＴハイインピーダンス”と規定する場合
は、イベントスタート信号は、可変遅延回路９５に送信
され、そこでバーニアサム（端数合計）データの定める
時間だけ遅延される。ＤＵＴピンの電圧レベルは、コン
パレータ８３により、あらかじめ設定された高インピー
ダンス電圧レベルと比較される。もしＤＵＴピンの電圧
レベルが、最小限の高インピーダンス電圧レベルに到達
していない場合は、その結果としてのコンパレータ８３
の出力は、可変遅延回路９５からのストローブ信号（イ
ベント３）により、フリップフロップ１０２にラッチさ
れる。このラッチされたデータは、ＤＵＴのフェイル
（不良）を示し、ＯＲ回路１０５とフリップフロップ１
０６を介して、”エラー”としてクロックに同期して出
力される。
【００６１】またイベントタイプデータが、現在のイベ
ントについて”テストＤＵＴロー”と規定する場合は、
イベントスタート信号は、可変遅延回路９６に送信さ
れ、そこでバーニアサム（端数合計）データの定める時
間だけ遅延される。ＤＵＴピンの電圧レベルは、コンパ
レータ８３により、あらかじめ設定された低電圧レベル
と比較される。もしＤＵＴピンの電圧レベルが、必要限
度の低電圧レベルに達していない場合は、その結果とし
てのコンパレータ８３の出力は、可変遅延回路５６から
のストローブ信号のタイミングで、フリップフロップ１
０３にラッチされる。このラッチされたデータは、ＤＵ
Ｔのフェイル（不良）を示し、ＯＲ回路１０５とフリッ
プフロップ１０６を介して、”エラー”としてクロック
に同期して出力される。
【００６２】さらにイベントタイプデータが、現在のイ
ベントについて”テストＤＵＴハイ”と規定する場合
は、イベントスタート信号は可変遅延回路９７に送信さ
れ、そこでバーニアサム（端数合計）データの定める時
間だけ遅延される。ＤＵＴピンの電圧レベルは、コンパ
レータ８３により、あらかじめ設定された高電圧レベル
と比較される。もしＤＵＴピンの電圧レベルが、必要限
度の高電圧レベルに達していない場合は、その結果とし
てのコンパレータ８３の出力は、可変遅延回路９７から
ストローブ信号のタイミングで、フリップフロップ１０
４にラッチされる。このラッチされたデータは、ＤＵＴ
のフェイル（不良）を示し、ＯＲ回路１０５とフリップ
フロップ１０６を介して”エラー”としてクロック同期
して出力される。
【００６３】第９図は、イベントデータを複数のピンに
ローディングするための、本発明のイベント型テストシ
ステムのシステム構成例を示した概念図である。ピンカ
ード１１５1ー１１５nは、それぞれピンバス１１３を介
して相互に接続しており、ピンバスコントローラ１１２
によって個別にアドレスされる。ピンバスコントローラ
１１２は、テストコントローラのソフトウェアを走らせ
ているホストコンピュータ１１１に接続されている。ピ
ンバスコントローラ１１２は、テストの開始、停止、テ
スト結果の送出、イベントデータのローディング、グロ
ーバルピンバス信号を介したピンの配列等のサービスを
行う。この構造により”Ｎ”ピンのテストシステムを実
現できる。
【００６４】第１１図−第１３図は、本発明のイベント
型テストシステムに搭載されているコンプレッション
（圧縮）、デコンプレッション（復元）技術に関する。
この技術については、本発明の出願人により、より詳細
な開示が、米国特許出願番号０９／２５９４０２にされ
ている。第１１図はタイミングデータで規定された各種
のイベントＴ０−Ｔ１０を示したタイミングチャートで
ある。そのタイミングデータは、クロックカウントデー
タとバーニアデータの組み合わせにより構成されてい
る。前述したように、クロックカウントデータは、対象
とするイベントについて、基準クロック周期の整数倍の
データを示しており、バーニアデータは、そのイベント
について、基準クロック周期の端数データを示してい
る。
【００６５】第１２図（Ａ）は、第１１図のイベントＴ
０−Ｔ１０を規定するために、イベントメモリに格納さ
れるタイミングデータであり、圧縮技術を用いない場合
のタイミングデータである。第６図と第７図に示したよ
うに、イベントメモリはクロック・カウント・メモリ７
１（上記イベント・カウント・メモリあるいはクロック
カウントＲＡＭと同義）とバーニアメモリ７２に分けら
れる。クロック・カウント・メモリ７１のデータは、基
準クロック周期の整数倍の値であり、０−Ｎまでのどの
ような整数値でもよい。Ｎはイベント型テストシステム
がサポートできる基準クロック周期数の最高値である。
【００６６】例えば、本出願人により設計されたイベン
ト型テストシステムのクロックカウントメモリ７１は、
１３４、２１７、７２８クロック周期をサポートする。
これにはイベント・カウント・メモリの各記憶領域に２
７データビットが必要である。従って、この場合のイベ
ント・カウント・メモリの合計サイズは、２７ビットの
Ｍ倍（Ｍはテストシステムのベクター：テストパターン
の長さ）の数となる。
【００６７】前述したように、バーニアメモリは、基準
クロック周期の端数値による微少遅延時間（タイミン
グ）データを記憶している。従って、バーニアデータ
は、１基準クロックピリオドよりもその値は小さい。テ
ストシステムがサポートする微少遅延時間により、バー
ニアメモリの幅は、基準クロックの１周期を充分カバー
するほどの大きさがなければならない。例えば、基準ク
ロック周期が３２ナノセカンドの場合、０．２ナノセカ
ンドのタイミング精度をサポートするテストシステムで
は、バーニアメモリは、８ビットなくてはならない。上
記の第１２図（Ａ）の例では、バーニアメモリ７２は、
１０ビットのデータ幅を有している。従ってメモリサイ
ズ全体としては、１０ビットのＭ倍となる。
【００６８】テストベクターのサイズは数メガバイトや
数十メガバイト等と大きいため、タイミングデータを第
１２図（Ａ）のようにイベントメモリに記憶される方法
では、イベントメモリの全体のサイズがかなり大きくな
る。例えば、イベント列Ｔ０−Ｔ１０のクロックカウン
トデータを示すのに使用するビット数は２９７、イベン
ト列Ｔ０−Ｔ１０のバーニアデータに使用するビット数
は１１０、つまり合計で４０７ビットである。
【００６９】従って、本発明のイベント型テストシステ
ムは、必要なイベントメモリの容量を減少させる圧縮・
復元（コンプレッション・デコンプレッション）技術を
搭載している。第１２図（Ｂ）は、第１１図のイベント
列Ｔ０−Ｔ１０を、圧縮されたタイミングデータにより
あらわす例を示したデータテーブルである。この方法で
は、イベント列Ｔ０−Ｔ１０に使用されたクロックカウ
ントデータのビット数は８８、バーニアデータに使用さ
れたビット数は１１０、結果として合計１９８ビットと
なり、第１２図（Ａ）の４０７ビットと大きく異なる。
この例では、クロックカウントデータは、ワード（８ビ
ット）単位であらわされ、必要な基準クロック数によっ
て、４ワード（３２ビット）まで用いられる。各ワード
の構成等の詳細については、上記の米国特許出願番号０
９／２５９，４０２に示されている。
【００７０】第１１図および第１２図の例では、イベン
トＴ０のクロックカウントデータは１ワードで、イベン
トＴ１は２ワードで、イベントＴ２は３ワードで、イベ
ントＴ４は４ワードで、そしてイベントＴ７は１ワード
で、それぞれ表現できると想定している。更に、第１１
図の各イベントＴ３、Ｔ５、Ｔ６、Ｔ８、Ｔ９そしてＴ
１０の時間差は、基準クロック周期よりも小さいと想定
している。従って、クロックカウントデータを示すため
に必要な最小限のワード数を割り当てることにより、ク
ロック・カウント・メモリの容量を全体として減少する
ことができる。更に、１基準クロック周期よりも小さな
時間差のイベントでは、クロックカウントデータは０で
ある。つまりこのようなイベントには、メモリ領域を割
り当てないことで、またこれらのイベントの各バーニア
データを、バーニアメモリ７２内１のバーニアデータ領
域で結合させることで、クロック・カウント・メモリ７
１のメモリ容量を減少させることができる。
【００７１】第１２図（Ｂ）の例では、バーニアメモリ
７２は、各クロックカウントメモリ位置に対応して４個
のバーニアデータを記憶している。従って、バーニアメ
モリ７２は、４０ビットの幅を有している。この方法
は、テストベクターが、１基準クロック周期よりも小さ
な時間差のイベントを多数有するときに有効である。更
に、２つ以上のイベントのバーニアデータを結合するこ
とにより、テストシステムの動作をシステムクロック周
波数よりも早い周波数で動作させることができる。これ
は、イベントメモリをアクセスする毎（クロック周期）
に、２以上のイベントのバーニアデータを同時に取り出
すことが可能だからである。イベントカウントデータの
最初の１ワードが、そのイベント数を表示するので、現
イベントに対応する正しいバーニアデータを特定するこ
とができる。
【００７２】デコンプレッション（復元）ユニット３２
の回路構成例を第１３図に示す。デコンプレッション・
ユニット３２は、本発明の圧縮テクノロジーによって圧
縮された、イベントメモリからのタイミングデータを再
生するものである。この例では、全ての圧縮および再生
のプロセスは、システムソフトウェアにより行われる。
デコンプレッション・ユニット３２の簡単な説明を以下
におこなう。より詳細な説明は上記の米国特許出願番号
０９／２５９，４０２に開示されている。
【００７３】第１３図のデコンプレッション・ユニット
３２は、クロックカウント・ステートマシン１２１、ロ
ード／ダウンカウンタ１２２、バーニアコントロール・
ステートマシン１２３、および格納・選択回路１２６を
有している。この例では格納・選択回路１２６は、レジ
スタ１３１−１３４とマルチプレクサ１３５−１３７を
有している。
【００７４】クロック・カウント・メモリ７１からのク
ロックカウントデータは、クロックカウント・ステート
マシン１２１とロード／ダウンカウンタ１２２に供給さ
れている。第１１図−第１２図を参照して示したよう
に、好ましい実施例では、クロック・カウント・メモリ
７１からのクロックカウントデータは、１、２、３また
は４データワードで構成され、それぞれのデータワード
は８ビット、すなわちバイトの構造をしている。バーニ
アメモリ７２からのバーニアデータは、格納・選択回路
１２６のレジスタ１３１と１３２に供給されている。前
記したように、好ましい実施例では、４個までのバーニ
アデータを記述するために、バーニアデータは４０ビッ
トで構成されている。
【００７５】クロックカウントデータを受け取ると、ク
ロックカウント・ステートマシン１２１は、クロックカ
ウントデータの最上位ビットをサンプルする（調べる）
ことにより、各イベントのデータバイトの数を判断す
る。その判断に基づいて、クロックカウント・ステート
マシン１２１は、クロック・カウント・メモリ７１から
のデータバイトを、ロード／ダウンカウンタ１２２の正
規の位置にロードする。上述したように、各データワー
ドは８ビットで構成されており、データワード内での割
り当てられたデータビットは、第１ワードと第２から第
４ワードでは異なっている。再生されたイベントカウン
トデータは、タイミング・カウント・スケーリング・ロ
ジック３３に送られる。
【００７６】格納・選択回路１２６は、バーニアデータ
メモリ７１からバーニアデータを受け取る。上述した第
１２図（Ｂ）のテーブルの例では、バーニアメモリ７２
のそれぞれのメモリ位置は、４個のバーニアデータ用と
して４０ビットで構成されている。バーニアメモリ７２
からのバーニアデータは、交互にレジスタ１３１とレジ
スタ１３２のどちらかにセットされる。このようなイン
タリーブ動作により、バーニアメモリ７２のアクセスス
ピードが遅くても、タイミング・カウント・スケーリン
グ・ロジック３３により、十分なデータ量が処理される
ことを可能にする。
【００７７】レジスタ１３１とレジスタ１３３は、マル
チプレクサ１３５が正しいバーニアデータをシリアル方
式でマルチプレクサ１３７に送出できるように、指定し
たバーニアデータを並列にマルチプレクサ１３５に送信
する。同様に、レジスタ１３２とレジスタ１３４は、マ
ルチプレクサ１３６が正しいバーニアデータを、シリア
ル方式でマルチプレクサ１３７に送信できるように、指
定したバーニアデータを、並列にマルチプレクサ１３６
に送信する。このようなレジスタ１３１−１３４とマル
チプレクサ１３５−１３７における、バーニアデータを
選択する作業は、バーニアコントロール・ステートマシ
ン１２３の制御の下で行われる。選択されたバーニアデ
ータは、イベント・カウント・スケーリング・ロジック
に送出される。
【００７８】第１４図−第１５図は、本発明に搭載され
たスケーリング技術に関するものである。スケーリング
技術についてのより詳細な説明は、本発明と同じ出願人
による米国特許出願番号０９／２８６，２２６にされて
いる。第１４図はイベント・カウント・スケーリング・
ロジック３３のスケーリング・ロジック部の基本構成例
を示した概念図である。スケーリングの目的は、イベン
トメモリのタイミングデータを変更することなく、スケ
ール・ファクターに比例してタイミングデータを拡大ま
たは縮小することである。
【００７９】第１４図の基本的な構造は、イベント・サ
ミング・ロジック１４２とイベント・ディレイ・スケー
リング・ロジック１４６を有している。基本的に、イベ
ント・サミング・ロジック１４２は、第７図の回路図に
示した複数のイベントのバーニアデータを加算するもの
であり、第７図の回路構成に該当する。イベント・サミ
ング・ロジック１４２は、イベント・カウント・ディレ
イ１４３とイベント・バーニア・ディレイ１４４をを有
している。イベント・カウント・ディレイ１４３は、基
本的にダウンカウンタであり、ダウンカウンタにプリセ
ットされたイベントカウントデータが、基準クロックで
ダウンカウントすることによりゼロになったとき、ター
ミナルカウントパルスを発生する。イベント・バーニア
・ディレイ１４４は、例えば、バーニアデータを累積す
るアキュミレーターであり、その累積による合計が１基
準クロックサイクルを越えたとき、キャリー信号を発生
し、イベント・カウント・ディレイに１基準クロックを
追加する。イベント・カウント・ディレイ１４３からの
ターミナルカウント信号とバーニアディレイ１４４から
のバーニアサム（残り）は、イベント・ディレイ・スケ
ーリング１４６に供給される。
【００８０】そのサミングの結果としてのインテグラル
（整数部）遅延データは、イベント・カウント・ディレ
イ・ロジック１４３から、マルチプライヤー１４８に与
えられる。インテグラル遅延データは、マルチプライヤ
ー１４８において、スケール・ファクター（倍率変更係
数）と乗算される。またサミングの結果としてバーニア
遅延データは、イベント・バーニア・ディレイ・ロジッ
ク１４４からマルチプライヤー１４９に与えられる。バ
ーニア遅延データは、マルチプライヤー１４９におい
て、スケール・ファクターと乗算される。このようにし
てスケーリングされたマルチプライヤー１４８および１
４９からのデータは、加算器１４７によって加算され
る。バーニアデータのスケーリングにより生じた整数デ
ータは、加算器１４７によってインテグラル遅延データ
に追加される。そして、加算器１４７の出力から、イン
テグラル部遅延データとフラクショナル（端数部）遅延
データが、イベント発生ユニット３４に供給される。
【００８１】第１５図は、スケール・ファクタ（倍率変
更係数）をタイミングデータに乗算するために用いるス
ケーリングロジックの、より具体的な例を示している。
第１５図の実施例の簡単な説明を以下に行う。より詳細
には、上記の米国特許出願番号０９／２８６、２２６に
開示されている。イベントカウント・ステートマシン１
５１は、部分的に、第１４図のイベント・サミング・ロ
ジック５２における、イベント・カウント・ディレイ・
ロジック１４３に相当している。イベントカウント・ス
テートマシン１５１は、全ての前イベントについて累積
された遅延データにおけるインテグラル部（整数部）デ
ータに基づいて、バリッドデータエネーブルを生成す
る。レジスター１５２は、スケール・ファクタを格納し
ている。
【００８２】第１５図の本発明の実施例は、基本的にイ
ベント・カウント・スケーリング部、イベント・バーニ
ア・スケーリング部、およびイベント・スケーリング出
力部で構成されている。イベント・カウント・スケーリ
ング部は、ほぼ第１４図のマルチプライヤー（乗算器）
１４８に相当し、イベント・バーニア・スケーリング部
は、ほぼ第１４図のマルチプライヤー（乗算器）１４９
に相当する。また、イベント・スケーリング出力部は、
ほぼ第１４図の加算器１４７に相当する。累積したイベ
ントカウントデータに基づいて生成された、ステートマ
シン１５１からのバリッドデータ・エネーブルは、レジ
スタ１５９とフリップフロップ１６１を介してイベント
・スケーリイング出力部に送られ、総合的遅延データの
整数部であるイベントスタート信号を生成する。イベン
ト・スケーリング出力部はさらに、総合的な遅延データ
の端数部データであって、イベントスタート信号に追加
すべき遅延タイミングを現すイベントバーニアデータも
生成する。
【００８３】レジスタ１５２からのスケール・ファクタ
は、第１５図のイベント・カウント・スケーリング部と
イベント・バーニア・スケーリング部に供給される。イ
ベント・カウント・スケーリング部は、スケーリングカ
ウンタ１５３、および加算器１５４とレジスタ１５５で
形成するアキュミュレータを有している。イベント・バ
ーニア・スケーリング部は、マルチプライヤー１５７と
レジスタ１５８を有している。イベント・スケーリング
出力部は、加算器１６２、フリップフロップ１６３およ
びステートマシン１６４を有している。特に図示してい
ないが、基準クロックが第１５図のそれぞれの回路素子
に共通に供給されている。
【００８４】この例では、イベント・カウント・スケー
リング部において、スケール・ファクタの端数部分が、
加算器１５４に供給されており、スケール・ファクタの
整数部分が、スケーリングカウンタ１５３に供給されて
いる。イベント・バーニア・スケーリング部では、スケ
ール・ファクタのフルスケール値（整数部と端数部）
が、マルチプライヤー１５７に供給されている。イベン
トバーニアメモリからのバーニアデータは、スケール・
ファクタと乗算するために、マルチプライヤー１５７に
供給されている。
【００８５】スケール・ファクタの整数部分は、スケー
リングカウンタ１５３をプリセットする。これにより、
基準クロックをカウントした値がプリセット値に達した
とき、ターミナルカウント（ＴＣ）パルスが、スケーリ
ングカウンタ１５３から発生される。例えば、スケール
・ファクタの整数部分の値が”３”を示している場合に
は、スケーリングカウンタ１５３は、基準クロックのパ
ルスを３個カウントする毎に、ターミナルカウントパル
スを生成する。ターミナルカウントパルスはイベントカ
ウント・ステートマシン７１に、クロックイネーブル信
号として与えられる。これにより、ターミナルカウント
パルスの数が、ステートマシン１５１において規定され
た累積したイベントカウント値に達したときに、バリッ
ドデータ・エネーブルが生成される。
【００８６】スケーリング・カウンタ１５３からのター
ミナル・カウント・パルスは、レジスタ１５５と１５８
にも供給されている。上述したように、レジスタ１５５
と加算器７４は、アキュミュレータを形成しているの
で、レジスタ１５５がターミナル・カウント・パルスを
受け取る毎に、スケール・ファクタの端数部が以前の端
数部データに加算される。このように累積した端数部
が、例えば１基準クロック・サイクルのような”１”と
いった整数値を超過する場合には、その結果としてのキ
ャリー信号をスケーリング・カウンタ１５３に与えて、
次のターミナル・カウント・パルスの発生を基準クロッ
ク・サイクルに相当する時間だけ遅延させる。
【００８７】イベント・バーニア・スケーリング部で
は、レジスタ１５８は、バーニアデータをスケール・フ
ァクタで乗算した結果のバーニア値を、イベント・スケ
ーリング出力部の加算器１６２に送出する。従って、イ
ベント・スケーリング出力部の加算器１６２は、レジス
タ１５８からのスケーリングされたバーニアデータに、
レジスタ（アキュムレータ）１５５からの累積した端数
部データを加算する。加算の結果がオーバーフロー、す
なわち整数値を越える場合には、そのような整数値を示
す最上位ビット（ＭＳＢ）を、ステートマシン１６４に
与えることにより、その整数値により定義される追加の
遅延時間を与える。追加遅延の定義されたタイミングに
基づいて、ステートマシン１６４は、イベント発生ユニ
ット３４に供給するイベントスタート信号すなわちバリ
ッドデータ・エネーブルを発生する。スケーリングされ
たイベントバーニアの端数部は、イベント・スケーリン
グ出力部から発生され、イベント発生ユニット３４に供
給される。
【００８８】好ましい実施例しか明記していないが、上
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
【００８９】
【発明の効果】本発明によれば、イベント型半導体テス
トシステムは、被試験半導体部品を評価するにあたっ
て、テスト信号とストローブを、イベントメモリからの
イベントデータを基に作成することが可能である。各イ
ベントのタイミングは、共通基準時点からの時間の長さ
か（絶対時間）、直前のイベントからの時間の相違（デ
ルタ時間）によって規定される。テスト信号とストロー
ブは、基準クロック周期の整数倍データと基準クロック
周期の端数分データとの組み合わせにより記述されたタ
イミングデータによるイベント情報を用いて形成され
る。
【００９０】本発明のイベント型半導体テストシステム
は、テスト信号とストローブ信号を、イベントメモリの
タイミングデータを直接的に使用して発生できる。本発
明のイベント型半導体テストシステムは、被試験半導体
部品の設計段階において、ＣＡＤシステムによるテスト
ベンチにより形成されたデータを直接使用し、テスト信
号とストローブ信号を発生することが可能である。
【図面の簡単な説明】
【図１】サイクルベースで記述されたテストデータによ
り、テスト信号とストローブ信号を形成する、従来技術
による半導体テストシステムの構成例を示した概念的ブ
ロック図である。
【図２】ぞれぞれのテストサイクルのパターンデータ、
タイミングデータ、そして波形データを使用して、テス
ト信号を形成する場合において、第１図のサイクル型テ
ストシステムにより使用されるデータ構成例を示す図で
ある。
【図３】本発明のイベント型半導体テストシステムの構
成例を示したブロック図である。
【図４】本発明のイベント型半導体テストシステムと自
動電子デザイン環境（ＥＤＡ）との関係を示した概念的
ブロック図である。
【図５】（Ａ）から（Ｋ）は、イベントメモリに記憶さ
れたイベントデータを基にして、第５図（Ｉ）−第５図
（Ｋ）のテスト信号エッジ（イベント）を発生する場合
の、本発明のイベント型テストシステムの動作例を示し
たタイミングチャートである。
【図６】本発明のタイミング・カウント・ロジックとイ
ベントメモリの構成例を示した概要図である。
【図７】本発明のタイミング・カウント・ロジックとイ
ベントメモリの更に他の構成例を示した概念図である。
【図８】第６図および第７図のタイミング・カウント・
ロジックにより作成されたデータに基づいて各種のイベ
ントを発生するためのイベント発生ユニットの構成例を
示したブロック概念図である。
【図９】本発明のイベント型テストシステムの、基本的
なシステム構成を示した概念図である。
【図１０】第６図の回路構成を使用して、第５図（Ｉ）
−第５図（Ｋ）に示したイベントを発生するための各種
のタイミングの関係を示したデータテーブルであり、第
１０図（Ａ）は、第７図の回路構成を使用して、第５図
（Ｉ）−第５図（Ｋ）に示したイベントを発生するため
の各種のタイミングの関係を示したデータテーブルであ
る。
【図１１】本発明のイベント型テストシステムにおける
データコンプレッション（圧縮）とデコンプレッション
（復元）技術を説明するためのイベントシーケンス例を
示したタイミングチャートである。
【図１２】イベントメモリ（イベント・カウント・メモ
リとバーニアメモリ）に格納された、データ圧縮をして
いないイベントデータを示したデータテーブルであり、
第１２図（Ｂ）は、イベントメモリに格納された、本発
明のデータ圧縮を用いたイベントデータを示したデータ
テーブルである。
【図１３】本発明のイベント型システムにおけるデコン
プレッション・ユニット内の回路構成例を示したブロッ
ク図である。
【図１４】本発明のイベント型テストシステムにおける
スケーリングロジックの構成例を示したブロック図であ
る。
【図１５】本発明のイベント型テストシステムにおける
スケーリングロジック内の構成をより詳細に示したブロ
ック図である。
【符号の説明】
２２ ホストコンピュータ ２３ バスインタフェース ２４ システムバス ２５ インターナル（内部）バス ２７ フェイルメモリ ２８ アドレスシーケンサ ３０ イベントメモリ ３２ デコンプレッション・ユニット ３３ タイミング・カウント・スケーリング・
ロジック ３４ イベント発生ユニット ３６ ピンエレクトロニクス ３８ ＤＵＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢元 裕明 アメリカ合衆国、カリフォルニア州、サ ンタクララ、スコット・ブラバラード 3201 (56)参考文献 特開 平６−94796（ＪＰ，Ａ) 特開 平８−146103（ＪＰ，Ａ) 特開 平６−258396（ＪＰ，Ａ) 特開 平２−206771（ＪＰ，Ａ) Ｂｕｒｎｅｌｌ Ｗｅｓｔ ａｎｄ Ｔｏｍ Ｎａｐｉｅｒ，Ｓｅｑｕｅｎｃ ｅｒ Ｐｅｒ Ｐｉｎ Ｔｅｓｔ Ｓｙ ｓｔｅｍ Ａｒｃｈｉｔｅｃｔｕｒｅ, Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｓｔ Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅ ｄｉｎｇｓ，ＩＥＥＥ，1990年，355− 361 (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/3183 G01R 31/28

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 テスト信号を被試験デバイスに供給し、
    その被試験デバイスの出力信号をストローブ信号のタイ
    ミングで検証することにより、被試験デバイスの評価を
    するためのテストシステムにおいて、 基準クロック周期の整数倍データと基準クロック周期の
    端数データとで形成されるタイミングデータを格納する
    イベントメモリを有し、そのタイミングデータは予め定
    めた基準時点と現在のイベントとの間の時間差であり、 上記タイミングデータを読み出すために、上記イベント
    メモリをアクセスするためのアドレスデータを発生する
    アドレスシーケンサと、 上記基準クロックの上記整数倍だけ遅延したイベントス
    タート信号を発生するためのタイミング・カウント・ロ
    ジック部と、上記イベントメモリと上記タイミング・カウント・ロジ
    ック部との間に設けられ、上記イベントメモリからの圧
    縮されたイベントデータを復元して上記タイミング・カ
    ウント・ロジック部に供給するためのデコンプレッショ
    ン・ユニットと、 そのタイミング・カウント・ロジック部からのイベント
    スタート信号と上記端数データを基にして、各イベント
    を形成し、これにより上記テスト信号やストローブ信号
    を発生するためのイベント発生ユニットと、 テストプログラムを介してイベント型テストシステムの
    全体動作を制御するホストコンピュータと、 により構成され、テストサイクルあるいはテストレート
    と称される時間区分を用いないで上記テスト信号やスト
    ローブ信号を形成することを特徴とするイベント型テス
    トシステム。
  2. 【請求項２】 上記タイミング・カウント・ロジック
    は、上記イベントメモリからのイベントデータをスケー
    ル・ファクタに比例した値に変更するためのスケーリン
    グ・ロジックを有する請求項１に記載のイベント型テス
    トシステム。
  3. 【請求項３】 上記被試験デバイスにテスト信号を供給
    してその被試験デバイスの出力信号をストローブ信号の
    タイミングで期待値と比較して得られた結果としての被
    試験デバイスのフェイル情報を格納するためのフェイル
    メモリをさらに有する請求項１に記載のイベント型テス
    トシステム。
  4. 【請求項４】 上記イベントメモリは、 イベントの上記タイミングデータにおける上記整数部デ
    ータを格納するためのイベント・カウント・メモリと、 各イベントの上記タイミングデータにおける上記端数デ
    ータを格納するためのバーニアメモリと、 上記クロック・カウント・メモリとバーニアメモリに格
    納された上記タイミングデータに対応する各イベントの
    タイプを示すデータを格納するイベント・タイプ・メモ
    リと、 により構成される請求項１に記載のイベント型テストシ
    ステム。
  5. 【請求項５】 上記タイミング・カウント・ロジック部
    は、基準クロック周期の整数倍の遅延時間を生成する為
    に、上記整数部データをプリセットしてそのプリセット
    した整数部データを上記基準クロックによりダウンカウ
    ントすることにより、上記基準クロックの整数倍の遅延
    時間を形成するためのダウンカウンタにより構成される
    請求項１に記載のイベント型テストシステム。
  6. 【請求項６】 上記イベント発生ユニットは、 上記イベントメモリからのイベント・タイプ・データに
    基づいて、タイミング・カウント・ロジック部からイベ
    ントスタート信号を選択的に供給するデマルチプレクサ
    と、 そのデマルチプレクサから上記イベントスタート信号を
    受け、上記イベントメモリからの端数データに規定され
    た追加の遅延時間を付加するための複数の可変遅延回路
    と、 少なくとも２つの上記可変遅延回路からの出力信号に基
    づいて、上記テスト信号を生成する手段と、 少なくとも１つの上記可変遅延回路からの出力信号に基
    づいて、上記ストローブ信号を生成する手段と、 により構成される請求項１に記載のイベント型テストシ
    ステム。
  7. 【請求項７】 テスト信号を被試験デバイスに供給し、
    その被試験デバイスの出力信号をストローブ信号のタイ
    ミングで検証することにより、被試験デバイスの評価を
    するためのテストシステムにおいて、 基準クロック周期の整数倍データと基準クロック周期の
    端数データとで形成されるタイミングデータを格納する
    イベントメモリを有し、そのタイミングデータは隣接す
    る２つのイベント間の時間差を規定しており、そのタイ
    ミングデータは、そのイベントメモリに圧縮された形式
    で格納されており、 上記タイミングデータを読み出すために、上記イベント
    メモリをアクセスするためのアドレスデータを発生する
    アドレスシーケンサと、上記イベントメモリの出力側に設けられ、 上記イベント
    メモリからの上記圧縮されたタイミングデータを伸張し
    て再生するためのデコンプレッション・ユニットと、 そのデコンプレッション・ユニットからのタイミングデ
    ータを加算して、直前のイベントから上記基準クロック
    の上記整数倍だけ遅延したイベントスタート信号とバー
    ニアデータ合計値を発生するためのタイミング・カウン
    ト・ロジック部を有し、そのタイミング・カウント・ロ
    ジック部は、上記端数データの合計が上記クロック周期
    を超過するたびに、基準クロック周期の１個分の追加遅
    延を実施するための遅延手段を有しており、 そのタイミング・カウント・ロジック部からのイベント
    スタート信号と上記バーニアデータ合計値を基にして、
    現在イベントを形成し、これにより上記テスト信号やス
    トローブ信号を発生するためのイベント発生ユニットを
    有し、その現在イベントは、上記イベントスタート信号
    に対して上記バーニアデータ合計値だけ遅延したタイミ
    ングで発生され、 テストプログラムを介してイベント型テストシステムの
    全体動作を制御するホストコンピュータと、 により構成され、テストサイクルあるいはテストレート
    と称される時間区分を用いないで上記テスト信号やスト
    ローブ信号を形成することを特徴とするイベント型テス
    トシステム。
  8. 【請求項８】 上記タイミング・カウント・ロジック
    は、上記イベントメモリからのイベントデータをスケー
    ル・ファクタに比例した値に変更するためのスケーリン
    グ・ロジックを有する請求項７に記載のイベント型テス
    トシステム。
  9. 【請求項９】 上記被試験デバイスにテスト信号を供給
    してその被試験デバイスの出力信号をストローブ信号の
    タイミングで期待値と比較して得られた結果としての被
    試験デバイスのフェイル情報を格納するためのフェイル
    メモリをさらに有する請求項７に記載のイベント型テス
    トシステム。
  10. 【請求項１０】 上記イベントメモリは、 イベントの上記タイミングデータにおける上記整数部デ
    ータを格納するためのイベント・カウント・メモリと、 各イベントの上記タイミングデータにおける上記端数デ
    ータを格納するためのバーニアメモリと、 上記クロック・カウント・メモリとバーニアメモリに格
    納された上記タイミングデータに対応する各イベントの
    タイプを示すデータを格納するイベント・タイプ・メモ
    リと、 により構成される請求項７に記載のイベント型テストシ
    ステム。
  11. 【請求項１１】 上記タイミングデータを加算するため
    の上記タイミング・カウント・ロジック部は、 基準クロック周期の整数倍の遅延時間を生成する為の整
    数部データをプリセットし、そのプリセットした整数部
    データを基準クロックによりダウンカウントして、上記
    基準クロックの整数倍の遅延時間を形成するためのダウ
    ンカウンタと、 そのダウンカウンタからの遅延時間を１クロック周期の
    遅延時間を付加するためのフリップ・フロップと、 そのフリップフロップの出力と上記ダウンカウンタの出
    力とがそれぞれ与えられ、そのいずれかを選択的に取り
    出して、イベントスタート信号として生成するためのマ
    ルチプレクサと、 上記イベントメモリからの以前の各イベントの端数デー
    タに現在のイベントの端数データを加えるための加算部
    であって、その加算部により上記バーニアデータ合計値
    を生成し、端数部データを加算した結果その値が基準ク
    ロック周期を超過する場合には、加算部からキャリー信
    号を発生し、 上記マルチプレクサはその加算部からのキャリー信号を
    受信する毎に、基準クロックの１周期に等しい遅延時間
    を上記イベントスタート信号に追加する、 ように構成した請求項７に記載のイベント型テストシス
    テム。
  12. 【請求項１２】 上記イベント発生ユニットは、 上記イベントメモリからのイベント・タイプ・データに
    基づいて、タイミング・カウント・ロジック部からイベ
    ントスタート信号を選択的に供給するデマルチプレクサ
    と、 そのデマルチプレクサから上記イベントスタート信号を
    受け、そのイベントスタート信号に上記タイミング・カ
    ウント・ロジック部からの上記バーニアデータ合計値に
    規定された追加の遅延時間を付加するための複数の可変
    遅延回路と、 少なくとも２つの上記可変遅延回路からの出力信号に基
    づいて、上記テスト信号を生成する手段と、 少なくとも１つの上記可変遅延回路からの出力信号に基
    づいて、上記ストローブ信号を生成する手段と、 により構成される請求項７に記載のイベント型テストシ
    ステム。
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