JPH08146102A - 半導体ｉｃ試験装置用試験パターン装置 - Google Patents
半導体ｉｃ試験装置用試験パターン装置Info
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- JPH08146102A JPH08146102A JP6306781A JP30678194A JPH08146102A JP H08146102 A JPH08146102 A JP H08146102A JP 6306781 A JP6306781 A JP 6306781A JP 30678194 A JP30678194 A JP 30678194A JP H08146102 A JPH08146102 A JP H08146102A
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Abstract
(57)【要約】
【目的】ＤＵＴのピンごとに独立した信号波形をイベン
ト・テーブルに記憶させ必要に応じて引き出せる、時刻
を基準にイベントを発生させる半導体ＩＣ試験装置用試
験パターン発生装置を提供する。 【構成】ベース・タイム信号とタイム・カウンタ信号は
加算器１１０に入力されるように接続され、タイム・カ
ウンタ出力は加算器２６２に入力されるように接続さ
れ、加算器１１０の出力を入力するプログラム・カウン
タ１２０を設け、プログラム・カウンタ１２０の出力を
入力するイベント・セット・メモリ１３０を設け、イベ
ント・セット・メモリ１３０の出力を入力するイベント
・ジェネレータ３０１複数枚と並列に接続する、イベン
ト・ジェネレータにはイベント１５種類が記憶されイベ
ント・ジェネレータ３０１複数枚よりイベントが出力さ
れる、以上のように構成された半導体ＩＣ試験装置用試
験パターン発生装置４００である。
ト・テーブルに記憶させ必要に応じて引き出せる、時刻
を基準にイベントを発生させる半導体ＩＣ試験装置用試
験パターン発生装置を提供する。 【構成】ベース・タイム信号とタイム・カウンタ信号は
加算器１１０に入力されるように接続され、タイム・カ
ウンタ出力は加算器２６２に入力されるように接続さ
れ、加算器１１０の出力を入力するプログラム・カウン
タ１２０を設け、プログラム・カウンタ１２０の出力を
入力するイベント・セット・メモリ１３０を設け、イベ
ント・セット・メモリ１３０の出力を入力するイベント
・ジェネレータ３０１複数枚と並列に接続する、イベン
ト・ジェネレータにはイベント１５種類が記憶されイベ
ント・ジェネレータ３０１複数枚よりイベントが出力さ
れる、以上のように構成された半導体ＩＣ試験装置用試
験パターン発生装置４００である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ＩＣ試験装置に
用いる試験用パターン発生装置に関する。
用いる試験用パターン発生装置に関する。
【０００２】
【従来の技術】従来技術による半導体ＩＣ試験装置（以
下テスタと呼ぶ）は被試験用半導体ＩＣ（以下ＤＵＴと
呼ぶ）の各ピン数にそれぞれタイミング発生器を設けら
れた、いわゆるパー・ピン・アーキテクチャ・テスタと
呼ばれている、図５にその一例のブロック図を示す。パ
ー・ピン・アーキテクチャ・テスタはパターンの変換問
題を根本的に解決するわけでない。パー・ピン・アーキ
テクチャ・テスタより古い型のシェアード・リソース・
テスタでもシュミレーション・パターンの変換作業は必
要であった、パー・ピン・アーキテクチャ・テスタで
は、ＤＵＴのピンごとに独立して信号波形を印加できる
がテスタに固有のフォーマットを使わねばなならなし、
タイミング的な制約がつきまとう。例えば、波形の立ち
上がりには、一定の時間を待つ必要がある、しかもパー
・ピン・アーキテクチャ・テスタでは、すべてのフォー
マットに対して波形の立ち上がり及び立ち下がりのタイ
ミングのいわゆる波形エッジの自動較正機能が働くわけ
ではない、このため人手でタイミング調整しなくてはな
らない、こうした制限を取り除くためには、各ピンごと
に完全に独立したイベントの発生を備える必要があっ
た、イベントとは信号の遷移をいう、テストに関係する
のはＩ／Ｏ端子のイベントである、このイベントは次の
ような種類がある。入力端子側で（１）低レベルへ駆
動、（２）高レベルへ駆動、（３）駆動終了、出力端子
側で（４）低レベルをテスト、（５）高レベルをテス
ト、（６）高インピーダンスをテスト、（７）ストロー
ブ終了、（８）何もしないの８種類である、例えばクロ
ック端子のイベントは（１）と（２）の繰り返しとな
る。
下テスタと呼ぶ）は被試験用半導体ＩＣ（以下ＤＵＴと
呼ぶ）の各ピン数にそれぞれタイミング発生器を設けら
れた、いわゆるパー・ピン・アーキテクチャ・テスタと
呼ばれている、図５にその一例のブロック図を示す。パ
ー・ピン・アーキテクチャ・テスタはパターンの変換問
題を根本的に解決するわけでない。パー・ピン・アーキ
テクチャ・テスタより古い型のシェアード・リソース・
テスタでもシュミレーション・パターンの変換作業は必
要であった、パー・ピン・アーキテクチャ・テスタで
は、ＤＵＴのピンごとに独立して信号波形を印加できる
がテスタに固有のフォーマットを使わねばなならなし、
タイミング的な制約がつきまとう。例えば、波形の立ち
上がりには、一定の時間を待つ必要がある、しかもパー
・ピン・アーキテクチャ・テスタでは、すべてのフォー
マットに対して波形の立ち上がり及び立ち下がりのタイ
ミングのいわゆる波形エッジの自動較正機能が働くわけ
ではない、このため人手でタイミング調整しなくてはな
らない、こうした制限を取り除くためには、各ピンごと
に完全に独立したイベントの発生を備える必要があっ
た、イベントとは信号の遷移をいう、テストに関係する
のはＩ／Ｏ端子のイベントである、このイベントは次の
ような種類がある。入力端子側で（１）低レベルへ駆
動、（２）高レベルへ駆動、（３）駆動終了、出力端子
側で（４）低レベルをテスト、（５）高レベルをテス
ト、（６）高インピーダンスをテスト、（７）ストロー
ブ終了、（８）何もしないの８種類である、例えばクロ
ック端子のイベントは（１）と（２）の繰り返しとな
る。
【０００３】シュミレータと同じように任意の信号をテ
スタのＤＵＴに入力できたり、ＤＵＴから取り組むこと
ができれば、シュミレーション・パターンはテスト・パ
ターンとしても使えるが従来技術によるテスタでは幾つ
かの問題点があった。従来のパー・ピン・アーキテクチ
ャ・テスタでは、ＤＵＴの動作をタイミング・エッジと
波形フォーマット、Ｉ／Ｏの方向を使って、論理シュミ
レータのデータつまりシュミレーション・パターンをテ
スト・パターンに変換する場合、数々のチェック項目が
必要だった。例えば、テスタがひとまとまりの動作を行
う時間当たりのタイミング・エッジすなわち立ち上がり
また立ち下がりの数、フォーマットの種類Ｉ／Ｏの方向
の切り替わり時間がテスタのハードウエアの制約を満た
しているか調べなければならない、もし、制約を満たし
ていなければ、論理シュミレーションのデータに修正を
加え、再シュミレーションの必要が出てくる。テストに
関係するのはＩ／Ｏ端子のイベントである、このイベン
トは上記で述べた８種類である。すべてのパターンをそ
のまま保存するような単純な手法では、莫大なメモリが
必要になってしまう、１００ＭＨｚで動作する回路の
０．１秒分をテストしようとすれば、１０００万クロッ
クが必要になる、また、１クロック当たり３イベントが
発生すると仮定すると、イベントの種類を表すのに３ビ
ット、十分な分解能を考慮するとイベントが発生する時
刻を表すのに３２ビット必要である。以上のように仮定
すると、０．１秒分のテストに必要なメモリ量は各ピン
ごとに１０億ビットを超えてしまう。
スタのＤＵＴに入力できたり、ＤＵＴから取り組むこと
ができれば、シュミレーション・パターンはテスト・パ
ターンとしても使えるが従来技術によるテスタでは幾つ
かの問題点があった。従来のパー・ピン・アーキテクチ
ャ・テスタでは、ＤＵＴの動作をタイミング・エッジと
波形フォーマット、Ｉ／Ｏの方向を使って、論理シュミ
レータのデータつまりシュミレーション・パターンをテ
スト・パターンに変換する場合、数々のチェック項目が
必要だった。例えば、テスタがひとまとまりの動作を行
う時間当たりのタイミング・エッジすなわち立ち上がり
また立ち下がりの数、フォーマットの種類Ｉ／Ｏの方向
の切り替わり時間がテスタのハードウエアの制約を満た
しているか調べなければならない、もし、制約を満たし
ていなければ、論理シュミレーションのデータに修正を
加え、再シュミレーションの必要が出てくる。テストに
関係するのはＩ／Ｏ端子のイベントである、このイベン
トは上記で述べた８種類である。すべてのパターンをそ
のまま保存するような単純な手法では、莫大なメモリが
必要になってしまう、１００ＭＨｚで動作する回路の
０．１秒分をテストしようとすれば、１０００万クロッ
クが必要になる、また、１クロック当たり３イベントが
発生すると仮定すると、イベントの種類を表すのに３ビ
ット、十分な分解能を考慮するとイベントが発生する時
刻を表すのに３２ビット必要である。以上のように仮定
すると、０．１秒分のテストに必要なメモリ量は各ピン
ごとに１０億ビットを超えてしまう。
【０００４】通常のテスト・パターン記述を図４に示
す。テスタの周期を基準にして全ピンのタイミングを記
述するにはパターンが冗長になる、例えば９９番目の
ピンをテストする場合前のイベントがゼロで今回も同様
にゼロであってもメモリにゼロを記述する必要があるの
で、メモリ量が膨大になる。 例えばテスタの周期１５．３６ｎｓより小さいテスト
・パターンが１０ｎｓ、１ｎｓの試験周期を発生するた
めには１５．３５、１５．３６ｎｓと変化点をオンザ・
フライ（パターンを走らせながら、タイミング条件を切
替える）機能で実現しなくてはならない、オンザ・フラ
イ機能を充実するにはハードウェア量が莫大になる。
す。テスタの周期を基準にして全ピンのタイミングを記
述するにはパターンが冗長になる、例えば９９番目の
ピンをテストする場合前のイベントがゼロで今回も同様
にゼロであってもメモリにゼロを記述する必要があるの
で、メモリ量が膨大になる。 例えばテスタの周期１５．３６ｎｓより小さいテスト
・パターンが１０ｎｓ、１ｎｓの試験周期を発生するた
めには１５．３５、１５．３６ｎｓと変化点をオンザ・
フライ（パターンを走らせながら、タイミング条件を切
替える）機能で実現しなくてはならない、オンザ・フラ
イ機能を充実するにはハードウェア量が莫大になる。
【０００５】
【発明が解決しようとする課題】パー・ピン・アーキテ
クチャ・テスタでは、ＤＵＴのピンごとに独立して信号
波形を印加できるがテスタに固有のフォーマットを使わ
ねばなならなし、タイミング的な制約がつきまとう。テ
ストに関係するのはＩ／Ｏ端子のイベントである、この
イベントは次のように入力端子側で（１）低レベルへ駆
動、（２）高レベルへ駆動、（３）駆動終了、出力端子
側で（４）低レベルをテスト、（５）高レベルをテス
ト、（６）高インピーダンスをテスト、（７）ストロー
ブ終了、（８）何もしない、の８種類である、用意され
ていないテスト・パターンを都度作成するためには、従
来のパー・ピン・アーキテクチャ・テスタでは、ＤＵＴ
の動作をタイミング・エッジと波形フォーマット、Ｉ／
Ｏの方向を使って、論理シュミレータのデータ（シュミ
レーション・パターン）をテスト・パターンに変換する
場合、数々のチェック項目が必要だった。ｎ番目のピン
をテストする場合前のイベントがゼロで次も同様にゼロ
であってもメモリに記述する必要があるのでメモリ量が
膨大になる。テスタの周期とテスト・パターンの試験周
期において、例えばテスタの周期１５．３６ｎｓより小
さいテスト・パターンが１０ｎｓ、１ｎｓの試験周期を
発生発生するためには１５．３５、１５．３６ｎｓと変
化点を実現しなくてはならない、オンザ・フライ機能を
充実するにはハードウェア量が莫大になるという問題点
があった。
クチャ・テスタでは、ＤＵＴのピンごとに独立して信号
波形を印加できるがテスタに固有のフォーマットを使わ
ねばなならなし、タイミング的な制約がつきまとう。テ
ストに関係するのはＩ／Ｏ端子のイベントである、この
イベントは次のように入力端子側で（１）低レベルへ駆
動、（２）高レベルへ駆動、（３）駆動終了、出力端子
側で（４）低レベルをテスト、（５）高レベルをテス
ト、（６）高インピーダンスをテスト、（７）ストロー
ブ終了、（８）何もしない、の８種類である、用意され
ていないテスト・パターンを都度作成するためには、従
来のパー・ピン・アーキテクチャ・テスタでは、ＤＵＴ
の動作をタイミング・エッジと波形フォーマット、Ｉ／
Ｏの方向を使って、論理シュミレータのデータ（シュミ
レーション・パターン）をテスト・パターンに変換する
場合、数々のチェック項目が必要だった。ｎ番目のピン
をテストする場合前のイベントがゼロで次も同様にゼロ
であってもメモリに記述する必要があるのでメモリ量が
膨大になる。テスタの周期とテスト・パターンの試験周
期において、例えばテスタの周期１５．３６ｎｓより小
さいテスト・パターンが１０ｎｓ、１ｎｓの試験周期を
発生発生するためには１５．３５、１５．３６ｎｓと変
化点を実現しなくてはならない、オンザ・フライ機能を
充実するにはハードウェア量が莫大になるという問題点
があった。
【０００６】本発明は、タイミング的な制約を除くため
に、ＤＵＴのピンごとに独立した信号波形を自由に選択
できるようにテストに関係するイベントの種類を８種類
より１５種類用意する、この１５種類をイベント・テー
ブルに記憶させ必要に応じて引き出して使用できるよう
にするため３ビットを４ビットにする。時刻を基準にイ
ベントを発生させるためオンザ・フライ機能を充実させ
る必要がなくなった。上記機能を発揮する複数枚のイベ
ント・ジェネレータを内蔵させた試験用パターン発生装
置の提供を目的としている。
に、ＤＵＴのピンごとに独立した信号波形を自由に選択
できるようにテストに関係するイベントの種類を８種類
より１５種類用意する、この１５種類をイベント・テー
ブルに記憶させ必要に応じて引き出して使用できるよう
にするため３ビットを４ビットにする。時刻を基準にイ
ベントを発生させるためオンザ・フライ機能を充実させ
る必要がなくなった。上記機能を発揮する複数枚のイベ
ント・ジェネレータを内蔵させた試験用パターン発生装
置の提供を目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、テスタに装着の試験用パターン発生装置において
は、イベント・ジェネレータの複数枚にイベント・テー
ブルを記憶させる、それを必要なタイミングで自由に引
き出させる機能をもつ、イベントの種類を図２に示す。
ドライバ・グループは（１）ノン・リターンゼロ高ドラ
イブ、（２）ノン・リターンゼロ低ドライブ、（３）リ
ターンゼロ高ドライブ、（４）リターンゼロ低ドライ
ブ、（５）イクスクルーシブオア高ドライブ、（６）イ
クスクルーシブオア低ドライブの６種類である。チェッ
ク・グループは（７）高トランジションチエック、
（８）低トランジションチエック、（９）中間値でない
ことの確認チエック、（１０）中間値であることの確認
チエック、（１１）高ウインドウ・ストローブ・チエッ
ク、（１２）低ウインドウ・ストローブ・チエック、
（１３）中間値でないことのウインドウ・ストローブ・
チエック、（１４）中間値であることのウインドウ・ス
トローブ・チエックの８種類である。ドライバー・イネ
ーブル・グループ（Ｄｒｉｖｅｒ Ｅｅｎａｂｌｅ）は
（１５）デイスエブル・ドライバー、（１６）イネーブ
ル・ドライバー、（１７）リターンゼロ・イネーブル・
ドライバー、（１８）リターンゼロ・デイスエーブル・
ドライバーの４種類である。イベントの種類はドライバ
・グループ６種類、チエック・グープ８種類、ドラライ
バー・イネーブル・グループ４種類合計１８種類である
が、例えば組み合わせをドライバ・グループ４種類とチ
エック・グープ６種類とドライバー・イネーブル・グル
ープ２種類とすれば４８種類となる、全のテスト・パタ
ーンを満足させるには組み合わせで１５種類あればよ
い。イベント・ジェネレータを複数枚設けて、発生させ
ようとするテスト・パターンをイベント・セット・テー
ブル（エッジ・イベント）に記憶させる手段を設け、時
刻でイベントが発生できるようにイベントとイベントの
時間差をイベント・セット・テーブル（周期）に記憶さ
せる手段を設けた。
に、テスタに装着の試験用パターン発生装置において
は、イベント・ジェネレータの複数枚にイベント・テー
ブルを記憶させる、それを必要なタイミングで自由に引
き出させる機能をもつ、イベントの種類を図２に示す。
ドライバ・グループは（１）ノン・リターンゼロ高ドラ
イブ、（２）ノン・リターンゼロ低ドライブ、（３）リ
ターンゼロ高ドライブ、（４）リターンゼロ低ドライ
ブ、（５）イクスクルーシブオア高ドライブ、（６）イ
クスクルーシブオア低ドライブの６種類である。チェッ
ク・グループは（７）高トランジションチエック、
（８）低トランジションチエック、（９）中間値でない
ことの確認チエック、（１０）中間値であることの確認
チエック、（１１）高ウインドウ・ストローブ・チエッ
ク、（１２）低ウインドウ・ストローブ・チエック、
（１３）中間値でないことのウインドウ・ストローブ・
チエック、（１４）中間値であることのウインドウ・ス
トローブ・チエックの８種類である。ドライバー・イネ
ーブル・グループ（Ｄｒｉｖｅｒ Ｅｅｎａｂｌｅ）は
（１５）デイスエブル・ドライバー、（１６）イネーブ
ル・ドライバー、（１７）リターンゼロ・イネーブル・
ドライバー、（１８）リターンゼロ・デイスエーブル・
ドライバーの４種類である。イベントの種類はドライバ
・グループ６種類、チエック・グープ８種類、ドラライ
バー・イネーブル・グループ４種類合計１８種類である
が、例えば組み合わせをドライバ・グループ４種類とチ
エック・グープ６種類とドライバー・イネーブル・グル
ープ２種類とすれば４８種類となる、全のテスト・パタ
ーンを満足させるには組み合わせで１５種類あればよ
い。イベント・ジェネレータを複数枚設けて、発生させ
ようとするテスト・パターンをイベント・セット・テー
ブル（エッジ・イベント）に記憶させる手段を設け、時
刻でイベントが発生できるようにイベントとイベントの
時間差をイベント・セット・テーブル（周期）に記憶さ
せる手段を設けた。
【０００８】
【実施例】一実施例の試験用パターン発生装置４００に
ついてブロック図面を参照して説明すると、図１におい
て、前段よりベース・タイム信号とタイム・カウンタ信
号は加算器１１０の入力側ＡとＢに入力され、タイム・
カウンタ信号は加算器２６２の入力側Ｂに入力される。
加算器１１０の出力を入力するプログラム・カウンタ１
２０と、プログラム・カウンタ１２０の出力を入力する
イベント・セット・メモリ１３０を設け、イベント・セ
ット・メモリ１３０の出力を入力するイベント・ジェネ
レータ３０１を複数枚設け、イベント・セット・メモリ
１３０の出力を入力するレジスタ２４０と２４１とイベ
ント・セット・テーブル（周期）２５０を設け、レジス
タ２４０の出力を入力するイベント・セット・テーブル
（エッジ・イベント）２５１を設け、加算器２７０の入
力側Ａにイベント・セット・テーブル（エッジ・イベン
ト）２５１の出力を入力できる構成で設け、レジスタ２
４１の出力をイベント・セット・テーブル（周期）２５
０に入力できる構成で接続して、加算器２６０の入力側
Ａにイベント・セット・テーブル（周期）２５０の出力
を入力できる構成で設け、加算器２７０の入力側Ｂに加
算器２６０の出力を入力できる構成で設け、レジスタ２
４２の出力を加算器２６０の入力側Ｂに入力できる構成
で接続して、レジスタ２４２の入力側と加算器２６０の
出力側は接続され、、加算器２７０の出力をタイミング
・ジェネレータ２９０の入力側ファイン・イベント・タ
イム（ｆｉｎｅ Ｅｖｅｎｔ Ｔｉｍｅ）と加算器２６
２の入力側Ａに入力できる構成で接続され、加算器２６
２の出力をタイミング・ジェネレータ２９０の入力側コ
ース・イベント・タイム（Ｃｏａｒｓｅ Ｅｖｅｎｔ
Ｔｉｍｅ）に入力できる構成で接続されたタイミング・
ジェネレータ２９０を設け、タイミング・ジェネレータ
２９０の出力側よりイベントが出力される。
ついてブロック図面を参照して説明すると、図１におい
て、前段よりベース・タイム信号とタイム・カウンタ信
号は加算器１１０の入力側ＡとＢに入力され、タイム・
カウンタ信号は加算器２６２の入力側Ｂに入力される。
加算器１１０の出力を入力するプログラム・カウンタ１
２０と、プログラム・カウンタ１２０の出力を入力する
イベント・セット・メモリ１３０を設け、イベント・セ
ット・メモリ１３０の出力を入力するイベント・ジェネ
レータ３０１を複数枚設け、イベント・セット・メモリ
１３０の出力を入力するレジスタ２４０と２４１とイベ
ント・セット・テーブル（周期）２５０を設け、レジス
タ２４０の出力を入力するイベント・セット・テーブル
（エッジ・イベント）２５１を設け、加算器２７０の入
力側Ａにイベント・セット・テーブル（エッジ・イベン
ト）２５１の出力を入力できる構成で設け、レジスタ２
４１の出力をイベント・セット・テーブル（周期）２５
０に入力できる構成で接続して、加算器２６０の入力側
Ａにイベント・セット・テーブル（周期）２５０の出力
を入力できる構成で設け、加算器２７０の入力側Ｂに加
算器２６０の出力を入力できる構成で設け、レジスタ２
４２の出力を加算器２６０の入力側Ｂに入力できる構成
で接続して、レジスタ２４２の入力側と加算器２６０の
出力側は接続され、、加算器２７０の出力をタイミング
・ジェネレータ２９０の入力側ファイン・イベント・タ
イム（ｆｉｎｅ Ｅｖｅｎｔ Ｔｉｍｅ）と加算器２６
２の入力側Ａに入力できる構成で接続され、加算器２６
２の出力をタイミング・ジェネレータ２９０の入力側コ
ース・イベント・タイム（Ｃｏａｒｓｅ Ｅｖｅｎｔ
Ｔｉｍｅ）に入力できる構成で接続されたタイミング・
ジェネレータ２９０を設け、タイミング・ジェネレータ
２９０の出力側よりイベントが出力される。
【０００９】変形一実施例の試験用パターン発生装置４
０１についてブロック図面を参照して説明すると、図３
において、前段よりベース・タイム信号とタイム・カウ
ンタ信号は加算器１１０の入力側ＡとＢに入力され、タ
イム・カウンタ信号は加算器２６３の入力側Ｂに入力さ
れる。加算器１１０の出力を入力するプログラム・カウ
ンタ１２０と、プログラム・カウンタ１２０の出力を入
力するイベント・セット・メモリ１３０を設け、レジス
タ２４４の入力側は加算器２６１の出力側と接続され、
レジスタ２４３と２４４の出力を加算器２６１の入力側
ＡとＢに入力できる構成で設け、イベント・セット・メ
モリ１３０の出力を入力するイベント・ジェネレータ３
０２を複数枚設ける。イベント・セット・メモリ１３０
の出力を入力するイベント・セット・テーブル（エッジ
・イベント）２５２を設け、イベント・セット・テーブ
ル（エッジ・イベント）２５２の出力を加算器２７１の
入力側Ａに入力できる構成で設け、加算器２７１の出力
を加算器２６３の入力側Ａとタイミング・ジェネレータ
２９１の入力側ファイン・イベント・タイムに入力でき
る構成で設け、加算器２６３の出力はタイミング・ジェ
ネレータ２９１の入力側コース・イベント・タイムに入
力できる構成で設け、タイミング・ジェネレータ２９１
の出力側よりイベントが出力される。
０１についてブロック図面を参照して説明すると、図３
において、前段よりベース・タイム信号とタイム・カウ
ンタ信号は加算器１１０の入力側ＡとＢに入力され、タ
イム・カウンタ信号は加算器２６３の入力側Ｂに入力さ
れる。加算器１１０の出力を入力するプログラム・カウ
ンタ１２０と、プログラム・カウンタ１２０の出力を入
力するイベント・セット・メモリ１３０を設け、レジス
タ２４４の入力側は加算器２６１の出力側と接続され、
レジスタ２４３と２４４の出力を加算器２６１の入力側
ＡとＢに入力できる構成で設け、イベント・セット・メ
モリ１３０の出力を入力するイベント・ジェネレータ３
０２を複数枚設ける。イベント・セット・メモリ１３０
の出力を入力するイベント・セット・テーブル（エッジ
・イベント）２５２を設け、イベント・セット・テーブ
ル（エッジ・イベント）２５２の出力を加算器２７１の
入力側Ａに入力できる構成で設け、加算器２７１の出力
を加算器２６３の入力側Ａとタイミング・ジェネレータ
２９１の入力側ファイン・イベント・タイムに入力でき
る構成で設け、加算器２６３の出力はタイミング・ジェ
ネレータ２９１の入力側コース・イベント・タイムに入
力できる構成で設け、タイミング・ジェネレータ２９１
の出力側よりイベントが出力される。
【００１０】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。パ
ー・ピン・アーキテクチャ・テスタでは、ＤＵＴのピン
ごとに独立して信号波形を印加できるがテスタに固有の
フォーマットを使わねばならないし、タイミング的な制
約がつきまとうという面倒な問題があったが全て解消さ
れた。すべてのパターンをそのまま保存するような単純
な手法では、莫大なメモリが必要になってしまう、１０
０ＭＨｚで動作する回路の０．１秒分をテストしようと
すれば、１０００万クロックが必要になる、また、１ク
ロック当たり３イベントが発生すると仮定すると、イベ
ントの種類を表すのに３ビット、十分な分解能を考慮す
るとイベントが発生する時刻を表すのに３２ビット必要
である。以上のように仮定すると、０．１秒分のテスト
に必要なメモリ量は各ピンごとに１０億ビットを超えて
しまうという問題があったが、ＤＵＴのピンごとに独立
した信号波形を自由に選択できるようにテストに関係す
るイベントの種類を８種類より１５種類用意する、この
１５種類をイベント・テーブルに記憶させ必要に応じて
引き出して使用できる装置となった。
ているので、以下に記載されるような効果を奏する。パ
ー・ピン・アーキテクチャ・テスタでは、ＤＵＴのピン
ごとに独立して信号波形を印加できるがテスタに固有の
フォーマットを使わねばならないし、タイミング的な制
約がつきまとうという面倒な問題があったが全て解消さ
れた。すべてのパターンをそのまま保存するような単純
な手法では、莫大なメモリが必要になってしまう、１０
０ＭＨｚで動作する回路の０．１秒分をテストしようと
すれば、１０００万クロックが必要になる、また、１ク
ロック当たり３イベントが発生すると仮定すると、イベ
ントの種類を表すのに３ビット、十分な分解能を考慮す
るとイベントが発生する時刻を表すのに３２ビット必要
である。以上のように仮定すると、０．１秒分のテスト
に必要なメモリ量は各ピンごとに１０億ビットを超えて
しまうという問題があったが、ＤＵＴのピンごとに独立
した信号波形を自由に選択できるようにテストに関係す
るイベントの種類を８種類より１５種類用意する、この
１５種類をイベント・テーブルに記憶させ必要に応じて
引き出して使用できる装置となった。
【００１１】テスタの周期とテスト・パターンの試験周
期において、例えばテスタの周期１５．３６ｎｓより小
さいテスト・パターンが１０ｎｓ、１ｎｓの試験周期を
発生するためには１５．３５、１５．３６ｎｓと変化点
を実現しなくてはならない、オンザ・フライ機能を充実
するにはハードウェア量が莫大になるという問題点があ
ったが、時刻を基準にイベントを発生させるためオンザ
・フライ機能を充実させる必要がなくなったのでハード
ウェア量を莫大に装着する必要が無くなった。
期において、例えばテスタの周期１５．３６ｎｓより小
さいテスト・パターンが１０ｎｓ、１ｎｓの試験周期を
発生するためには１５．３５、１５．３６ｎｓと変化点
を実現しなくてはならない、オンザ・フライ機能を充実
するにはハードウェア量が莫大になるという問題点があ
ったが、時刻を基準にイベントを発生させるためオンザ
・フライ機能を充実させる必要がなくなったのでハード
ウェア量を莫大に装着する必要が無くなった。
【図１】本発明の一実施例の試験パターン発生装置のブ
ロック図である。
ロック図である。
【図２】本発明の一実施例のイベント・パターン図であ
る。
る。
【図３】本発明の変形一実施例の試験パターン発生装置
のブロック図である。
のブロック図である。
【図４】従来技術の一例のテスト・パターン図である。
【図５】従来技術の一例のパーピン・アーキテクチャ・
テスタのブロック図である。
テスタのブロック図である。
１、２、３、２２４、２２５、ｎ ＤＵＴピン １０ マスタ・シーケンサ ２０ テスト・パターン発生器 Ｔ１、Ｔ２、Ｔ３、Ｔ２２４、Ｔ２２５、Ｔｎ タイミ
ング発生器 Ｗ１、Ｗ２、Ｗ３、Ｗ２２４、Ｗ２２５、Ｗｎ ウェー
ブ・フォマッタ １１０、２６０、２６１、２６２、２６３、２７０、２
７１ 加算器 １２０ プログラム・カウンタ １３０ イベント・セット・メモリ ２４０、２４１、２４２、２４３、２４４ レジスタ ２５０ イベント・セット・テーブル（周期） ２５１、２５２ イベント・セット・テーブル（エッジ
・イベント） ２９０、２９１ タイミング・ジェネレータ ３０１、３０２ イベント・ジェネレータ
ング発生器 Ｗ１、Ｗ２、Ｗ３、Ｗ２２４、Ｗ２２５、Ｗｎ ウェー
ブ・フォマッタ １１０、２６０、２６１、２６２、２６３、２７０、２
７１ 加算器 １２０ プログラム・カウンタ １３０ イベント・セット・メモリ ２４０、２４１、２４２、２４３、２４４ レジスタ ２５０ イベント・セット・テーブル（周期） ２５１、２５２ イベント・セット・テーブル（エッジ
・イベント） ２９０、２９１ タイミング・ジェネレータ ３０１、３０２ イベント・ジェネレータ
Claims (4)
- 【請求項１】 ベース・タイム信号とタイム・カウンタ
信号を加算器（１１０）の入力側ＡとＢに入力するよう
に設け、 加算器（１１０）の出力を入力するプログラム・カウン
タ（１２０）を設け、 プログラム・カウンタ（１２０）の出力を入力するイベ
ント・セット・メモリ（１３０）を設け、 上記イベント・セット・メモリ（１３０）の出力を入力
する複数のイベント・ジェネレータ（３０１）を設け、 以上の構成を具備することを特徴とする半導体ＩＣ試験
装置用試験パターン装置。 - 【請求項２】 請求項１記載のイベント・ジェネレータ
（３０１）はイベント・セット・メモリ（１３０）の出
力を入力するレジスタ（２４０、２４１）とイベント・
セット・テーブル（エッジ・イベント）（２５１）を設
け、 レジスタ（２４０）の出力を入力するイベント・セット
・テーブル（エッジ・イベント）（２５１）に入力でき
る構成で接続して、 レジスタ（２４１）の出力とイベント・セット・メモリ
（１３０）の出力を入力するイベント・セット・テーブ
ル（周期）（２５０）を設け、 レジスタ（２４２）の入力側と加算器（２６０）の出力
側は接続して、 イベント・セット・テーブル（周期）（２５０）の出力
を加算器（２６０）の入力側Ａに、レジスタ（２４２）
の出力を加算器（２６０）入力側Ｂに入力できる構成で
加算器（２６０）を設け、 イベント・セット・テーブル（エッジ・イベント）（２
５１）の出力を加算器（２７０）の入力側Ａに、加算器
（２６０）の出力を加算器（２７０）の入力側Ｂにそれ
ぞれ入力できる構成で加算器（２７０）を設け、 加算器（２７０）の出力を加算器（２６２）の入力側Ａ
に、タイム・カウンタ信号を加算器（２６２）の入力側
Ｂにそれぞれ入力できる構成で加算器（２６２）を設
け、 加算器（２７０）の出力をタイミング・ジェネレータ
（２９０）の入力側ファイン・イベント・タイムに、加
算器（２６２）の出力をタイミング・ジェネレータ（２
９０）の入力側コース・イベント・タイムにそれぞれ入
力できる構成でタイミング・ジェネレータ（２９０）を
設け、 以上を具備することを特徴とした半導体ＩＣ試験装置用
試験パターン装置。 - 【請求項３】ベース・タイム信号とタイム・カウンタ信
号を加算器（１１０）の入力側ＡとＢに入力するように
設け、 加算器（１１０）の出力を入力するプログラム・カウン
タ（１２０）を設け、 プログラム・カウンタ（１２０）の出力を入力するイベ
ント・セット・メモリ（１３０）を設け、 上記イベント・セット・メモリ（１３０）の出力を入力
する複数のイベント・ジェネレータ（３０２）を設け、 レジスタ（２４４）の入力側と加算器（２６１）の出力
側は接続され、 レジスタ（２４３）と（２４４）の出力を加算器（２６
１）の入力側ＡとＢにそれぞれ入力できる構成で加算器
（２６１）を設け、 加算器（２６１）の出力を加算器（２７１）の入力側Ｂ
に入力できる構成で接続して、 以上の構成を具備することを特徴とする半導体ＩＣ試験
装置用試験パターン装置。 - 【請求項４】 請求項３記載のイベント・ジェネレータ
（３０２）はイベント・セット・メモリ（１３０）の出
力を入力するイベント・セット・テーブル（エッジ・イ
ベント）（２５２）を設け、 イベント・セット・テーブル（エッジ・イベント）（２
５２）の出力を加算器（２７１）の入力側Ａに、加算器
（２６１）の出力を加算器（２７１）の入力側Ｂにそれ
ぞれ入力できる構成で加算器（２７１）を設け、 加算器（２７１）の出力を加算器（２６３）の入力側Ａ
に、タイム・カウンタ信号を加算器（２６３）の入力側
Ｂにそれぞれ入力できる構成で加算器（２６３）を設
け、 加算器（２７１）の出力をタイミング・ジェネレータ
（２９１）の入力側ファイン・イベント・タイムに、加
算器（２６３）の出力をタイミング・ジェネレータ（２
９１）の入力側コース・イベント・タイムにそれぞれ入
力できる構成でタイミング・ジェネレータ（２９１）を
設け、 以上を具備することを特徴とした半導体ＩＣ試験装置用
試験パターン装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6306781A JPH08146102A (ja) | 1994-11-16 | 1994-11-16 | 半導体ｉｃ試験装置用試験パターン装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6306781A JPH08146102A (ja) | 1994-11-16 | 1994-11-16 | 半導体ｉｃ試験装置用試験パターン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08146102A true JPH08146102A (ja) | 1996-06-07 |
Family
ID=17961190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6306781A Withdrawn JPH08146102A (ja) | 1994-11-16 | 1994-11-16 | 半導体ｉｃ試験装置用試験パターン装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08146102A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506771B1 (ko) * | 1999-09-25 | 2005-08-10 | 가부시키가이샤 어드밴티스트 | 이벤트 기반 반도체 테스트 시스템 |
| KR100506773B1 (ko) * | 2000-04-24 | 2005-08-10 | 가부시키가이샤 어드밴티스트 | 이벤트 기반 테스트 시스템을 위한 다중 테스트 종료의 신호 |
-
1994
- 1994-11-16 JP JP6306781A patent/JPH08146102A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506771B1 (ko) * | 1999-09-25 | 2005-08-10 | 가부시키가이샤 어드밴티스트 | 이벤트 기반 반도체 테스트 시스템 |
| KR100506773B1 (ko) * | 2000-04-24 | 2005-08-10 | 가부시키가이샤 어드밴티스트 | 이벤트 기반 테스트 시스템을 위한 다중 테스트 종료의 신호 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |