JPH04235366A - Ｌｓｉ のモード切り換え方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、専用のモード切り換え
ピンを必要としないで、ＬＳＩ　のモードを切り換える
方式に関する。

【０００２】近年の高集積回路（ＬＳＩ）　には、小型
化，　高信頼性が要求されており、該高集積回路（ＬＳ
Ｉ）　を搭載するプリント板　（パッケージ）　の実装
面積制限等から、専用のモード切り換えピンとして使用
できるピンが一本もないような場合でも、該プリント板
　（パッケージ）　を変更することなく、該高集積回路
（ＬＳＩ）　を複数のモード（通常モード／複数のテス
トモード）に切り換えて使用できることが要求される。

【０００３】

【従来の技術】図８は、従来のＬＳＩパッケージのテス
トモード設定方式を説明する図である。本図から明らか
なように、従来方式では、ＬＳＩパッケージ　１内のテ
スト回路１２　を有効にする為に、該ＬＳＩパッケージ
　１の未使用ピン（ＮＣ　ピン）　を使用し、例えば、
外部回路から信号を入力して、該ＬＳＩパッケージ　１
のモードをテストモードとしていた。

【０００４】

【発明が解決しようとする課題】従って、該未使用ピン
（ＮＣ　ピン）　がないＬＳＩパッケージ　１では、同
じＬＳＩパッケージ　１にテスト回路　１２　を実装す
ることが不可能である為、ピン数の多いＬＳＩパッケー
ジにすることで、該未使用ピン（ＮＣ　ピン）　を確保
する必要があり、その結果として、ＬＳＩパッケージ　
１のサイズが大きくなり、実装密度が低く、無駄なスペ
ースが生じたり、価格も高くなる等の問題があった。

【０００５】又、該ＬＳＩパッケージ　１のサイズを大
きくできない場合には、既存の入出力ピンを使用して、
各種のテストモードを生成する必要があり、特定のテス
トモードを設定するだけでも多量のテストパターンを必
要とし、診断率を向上させる為には、多大な時間と膨大
な量のテストパターンが必要であった。

【０００６】上記の問題を解決する手段の一つとして、
特開昭５７−２７０４１号公報「テスト機能付ＬＳＩ」
に開示されている先願技術がある。この先願技術は、テ
スト用端子（ピン）を設けることなく、テスト機能を有
効にするものである。

【０００７】具体的には、「データバスからの信号によ
りセットされて、テスト機能を有効にするためのテスト
・モード・指定ラッチ・レジスタと、該テスト・モード
指定ラッチ・レジスタを有効にするリセット入力手段を
有する」ことを特徴としているが、本特開昭５７−２７
０４１号公報「テスト機能付ＬＳＩ」の詳細な説明の欄
を見ると、該テスト・モード・指定ラッチ・レジスタの
リセット端子（ＧＲ）には、ＬＳＩを選択する為のチッ
プセレクト信号（ＣＳ０，１）　と、リセット信号とが
論理和されて入力されており、ノーマルモードでは、該
チップセレクト信号（ＣＳ０，１）　がハイレベルにな
っていて、該論理和信号が絶対に“０”レベルにならな
いように構成されている。

【０００８】従って、この先願技術では、該論理和信号
が“０”になったとき、即ち、該ＬＳＩが選択されない
で、且つ、リセットが解除されたとき、該テスト・モー
ド・指定ラッチ・レジスタのリセット端子（ＧＲ）が解
放され、この時点で、書き込みストローブ信号（ＷＴ　
ＳＴＢ）が入力されると、該テスト・モード・指定ラッ
チ・レジスタを　”オン”　にすることができる。

【０００９】即ち、この先願技術では、該テスト・モー
ド・指定ラッチ・レジスタのリセット端子（ＧＲ）を、
ノーマルモードでは、絶対に発生し得ない状態にする為
のリセット入力手段を必要とし、制御が複雑になるとい
う問題がある。

【００１０】本発明は上記従来の欠点に鑑み、ＬＳＩ　
のモード切り換えを行うのに、複雑なリセット入力手段
を必要とすることなく、且つ、専用のモード切り換えピ
ンを必要としない切り換え方式を提供し、且つ、容易に
診断率の高いＬＳＩ　を提供することを目的とするもの
である。

【００１１】

【課題を解決するための手段】図１は本発明の原理を説
明する図であり、（ａ）　は構成例を示し、（ｂ）　は
動作タイムチャートを示している。上記の問題点は下記
のように構成したＬＳＩ　のモード切り換え方式によっ
て解決される。

【００１２】高集積回路（ＬＳＩ）　のテスト機能を有
効にするテストモードラッチ（ＦＦ）　１０　を設けて
、システムリセット時のリセット信号■と、通常モード
でシステムリセット時に出力されるデータ信号の、例え
ば、異なる極性のデータ信号■との論理積をとった信号
をクロックとして、該テストモードラッチ（ＦＦ）　１
０　にセットし、該ＬＳＩ　のテスト機能を有効とする
ように構成する。

【００１３】

【作用】図１の（ａ）　において、入力Ａ（データ）は
システムリセット時に、通常入力されるレベル（極性：
例えば、“０”レベル）とは、例えば、逆のレベル（“
１”レベル）の信号を与えて、特定のテストモードを設
定する条件とする。

【００１４】従って、通常モードでは、システムリセッ
ト時、論理積回路（ＡＮＤ）　１１が閉じ、テストモー
ドラッチ（ＦＦ）　１０　にクロックが送出されない為
、該ＬＳＩパッケージ１をテストモードにすることはな
い。

【００１５】ここで、入力Ａ（データ）として、上記通
常レベルとは逆のレベルの信号　（“１”レベル）を与
えてシステムリセットを行うと、論理積回路（ＡＮＤ）
　１１が開き、テストモードラッチ（ＦＦ）　１０　に
クロックが送出され、該テストモードラッチ（ＦＦ）１
０　を“オン”とすることで、特定のテストモードを得
ることができる。｛（ｂ）　図の動作タイムチャート参
照｝上記の例では、通常モードとは異なるレベルのデー
タ信号■を使用して、テストモードラッチ（ＦＦ）　１
０　をセットする例で、その動作を説明したが、特に、
この方式に限定する必要はなく、通常モードでのデータ
信号■を、その儘使用するように構成してもよい。

【００１６】本発明の主眼は、特別な入力ピンを設ける
ことなく、システムリセット信号■と、システムリセッ
ト時のデータ線の信号■との論理積をとったものを、テ
ストモードラッチ（ＦＦ）　１０　のクロックとして、
簡単に、テストモードラッチ（ＦＦ）　１０　を付勢す
る所にある。

【００１７】従って、この方式では、理論的に、入力Ａ
（データ）のピンと同じ数だけのテストモードラッチ（
ＦＦ）　１０　を“オン”とすることができるので、テ
ストモードを設定する為の専用ピンを必要としないばか
りでなく、多数のテストモードを設定でき、診断率の高
いテストを容易に実現することができる効果がある。

【００１８】

【実施例】以下本発明の実施例を図面によって詳述する
。前述の図１は本発明の原理を説明する図であり、図２
〜図７は、本発明の一実施例を示した図である。

【００１９】本実施例においては、システムリセット時
のデータ入力ピンに、例えば、通常モードで入力される
論理レベルとは異なるレベルのデータ■を入力して、該
データ■とシステムリセット信号■との論理積信号をク
ロックとして、該データ入力ピンの数に対応したテスト
モードラッチ（ＦＦ）　１０　を“オン”とする手段が
本発明を実施するのに必要な手段である。尚、全図を通
して同じ符号は同じ対象物を示している。

【００２０】以下、図１を参照しながら、図２〜図７に
よって、本発明のＬＳＩ　のモード切り換え方式を説明
する。前述のように、図１は、入力Ａに入力されるデー
タの信号レベルが“１”であるとき、論理積回路（ＡＮ
Ｄ）　１１で論理積がとれた信号がディレイセル　１２
　を介してテストモードラッチ（ＦＦ）　１０　のクロ
ック端子（ＣＫ）に入力されているので、入力Ｂからの
システムリセット信号■ａで該テストモードラッチ（Ｆ
Ｆ）　１０をリセットした後、該システムリセット信号
■ａ　（“０”レベル）の極性を反転した信号■をディ
レイセル　１２　による遅延分遅らせて生成されたクロ
ック信号で、該テストモードラッチ（ＦＦ）　１０　が
セットされ、特定のテストモード信号が生成されること
を示している。

【００２１】同様にして、図２は、システムリセット時
に、入力Ａから入力されるデータのレベルが“０”であ
るとき、論理積回路（ＡＮＤ）　１１において論理積が
とれ、テストモードラッチ（ＦＦ）　１０　に対するク
ロックが生成される例である。

【００２２】図３は、入力Ａが、双方向信号が入出力さ
れるピンである場合、入力Ｂからのシステムリセット信
号■ａで、例えば、双方向バッファ　１３　をゲートし
て、入力ピンとして作用するように制御した場合を示し
、且つ、該入力Ａから入力されるデータ■のレベルは“
１”で、該テストモードラッチ（ＦＦ）　１０　に対す
るクロックが生成される例である。

【００２３】同様にして、図４は、図３と同じようにし
て、双方向信号が入力される入力Ａのピンに、レベル“
０”のデータが入力される場合に、該テストモードラッ
チ（ＦＦ）　１０　に対するクロックが生成される例で
ある。

【００２４】図５は、ｂｉｔ０〜ｂｉｔ７までの８ビッ
トからなるデータ線の内、テストモードのとき、例えば
、その上位４ビット分の入力ピンを使用するように制御
する場合を示している。この回路構成では、該テストモ
ードが通常モードになると、８ビットの入力データ線の
全ビットが使用可能となる。

【００２５】又、図６，　図７は、特定のテストモード
ラッチ（ＦＦ）　１００をセットして、３個の４ビット
カウンタ　１０１をテストするのに、本来であると、該
３個の４ビットカウンタ　１０１が直列に接続されて、
１２ビットカウンタとして動作する構成を、該テストモ
ードラッチ（ＦＦ）　１００の信号で、各カウンタのキ
ャリーゲート　１０２を制御することで、該３個の４ビ
ットカウンタ　１０１を並列に同時にテストするように
構成した例である。

【００２６】このように、本発明によるテストモード設
定方式は、任意のデータ入力ピンを使用して、システム
リセット信号■と、該データ信号■との論理積をとった
信号をクロックとして、それぞれ、定められたテストモ
ードラッチ（ＦＦ）　１０，１００　を　”オン”　と
することにより、多数のテストモードを設定するように
したもので、前述の先願技術で必要とした、複雑な制御
を必要とするリセット入力手段を必要としないという特
徴がある。

【００２７】

【発明の効果】以上、詳細に説明したように、本発明の
ＬＳＩ　のモード切り換え方式は、ＬＳＩ　のテスト機
能を有効にするテストモードラッチ（ＦＦ）を設けて、
システムリセット時のリセット信号■と、システムリセ
ット時に出力されるデータ信号■との論理積をとった信
号をクロックとして、該テストモードラッチ（ＦＦ）を
セットし、該ＬＳＩ　のテスト機能を有効とするように
したものであるので、テストピンとして専用のピンを必
要とすることなく、又、特定のリセット入力手段を必要
とすることなく、多数のテストモードの設定が可能であ
り、診断率の高いテストを容易に実現することができる
効果がある。

【図面の簡単な説明】

【図１】本発明の原理を説明する図

【図２】本発明の一実施例を示した図（その１）

【図３
】本発明の一実施例を示した図（その２）

【図４】本発
明の一実施例を示した図（その３）

【図５】本発明の一
実施例を示した図（その４）

【図６】本発明の一実施例
を示した図（その５）

【図７】本発明の一実施例を示し
た図（その６）

【図８】従来のＬＳＩパッケージのテス
トモード設定方式を説明する図

【符号の説明】

１０，１００　　テストモードラッチ（ＦＦ）　　　　
１１　　論理積回路（ＡＮＤ）　 １２　　　　ディレイセル　　　　　　　　　　　　　
　　　１３は双方向バッファ １０１　　　４ビットカウンタ ■，■ａ　　　　システムリセット信号■　　入力デー
タ

Claims (1)

【特許請求の範囲】
1. 【請求項１】高集積回路（ＬＳＩ）　のテスト機能を有
   効にするテストモードラッチ（ＦＦ）（１０）を設けて
   、システムリセット時のリセット信号（■）　と、シス
   テムリセット時に出力されるデータ信号　（■）との論
   理積をとった信号をクロックとして、該テストモードラ
   ッチ（ＦＦ）（１０）をセットし、該ＬＳＩ　のテスト
   機能を有効とすることを特徴とするＬＳＩ　のモード切
   り換え方式。