JPH0766033B2 - 高集積回路素子の試験装置 - Google Patents
高集積回路素子の試験装置Info
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- JPH0766033B2 JPH0766033B2 JP59002201A JP220184A JPH0766033B2 JP H0766033 B2 JPH0766033 B2 JP H0766033B2 JP 59002201 A JP59002201 A JP 59002201A JP 220184 A JP220184 A JP 220184A JP H0766033 B2 JPH0766033 B2 JP H0766033B2
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- test
- control unit
- dut
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （ａ） 発明の技術分野 本発明は複数の組合せまたは／および順序回路を集積し
て論理回路を構成する高集積回路素子（LSI）の試験装
置に関する。
て論理回路を構成する高集積回路素子（LSI）の試験装
置に関する。
（ｂ） 技術の背景 近年、半導体技術特に集積化技術の発展により１パッケ
ージに多数の例えば10,000ゲートに及ぶ回路素子を搭載
するLSIが低コスト、短納期で提供されるようになっ
た。
ージに多数の例えば10,000ゲートに及ぶ回路素子を搭載
するLSIが低コスト、短納期で提供されるようになっ
た。
従来よりデータ処理のための論理回路はオア／ノアまた
はナンドゲートのような組合せ回路と複数の組合せ回路
に得られるラッチ，レジスタ，フリップフロップ回路
（FF）のような順序回路を相互に接続して構成される。
集積回路（IC）出現の当初は集積度も低く１パッケージ
当り数10ゲート程度であり基本の組合せ回路または／お
よび順序回路は同一機能の複数個を１パッケージとする
か該回路を複数個組合せて得る例えば少数ビットに対応
する加算回路のような機能を１パッケージに実現する小
規模集積回路素子（SSI）から次第に集積度を向上した
中規模集積回路素子（MSI）が提供されるようになっ
た。しかしこの時代にはこれ等SSI,MSIを中間実装単位
の例えばプリント配線板に搭載して集合する論理回路群
により上位機能を実現し、更に中間実装単位を多数個連
結し、例えばスタック単位あるいは装置を構成し目的の
データ処理機能を実現していた。近年、集積度の向上に
伴い従来の実装単位あるいは装置レベルの論理回路規
模、例えばマイクロプロセッサ（MPU）を始めとする大
規模且複雑な論理回路集合体を１パッケージの小形，軽
量のLSIとし提供されるようになった。更にはカスタムL
SI,マスタスライスLSI等に代表されるようにユーザの注
文仕様に基く多様のLSIが短時間で提供されるようにな
った。またこれ等の論理回路は通常システムクロックに
同期して論理動作を実行する同期方式によっていること
は公知の通りである。
はナンドゲートのような組合せ回路と複数の組合せ回路
に得られるラッチ，レジスタ，フリップフロップ回路
（FF）のような順序回路を相互に接続して構成される。
集積回路（IC）出現の当初は集積度も低く１パッケージ
当り数10ゲート程度であり基本の組合せ回路または／お
よび順序回路は同一機能の複数個を１パッケージとする
か該回路を複数個組合せて得る例えば少数ビットに対応
する加算回路のような機能を１パッケージに実現する小
規模集積回路素子（SSI）から次第に集積度を向上した
中規模集積回路素子（MSI）が提供されるようになっ
た。しかしこの時代にはこれ等SSI,MSIを中間実装単位
の例えばプリント配線板に搭載して集合する論理回路群
により上位機能を実現し、更に中間実装単位を多数個連
結し、例えばスタック単位あるいは装置を構成し目的の
データ処理機能を実現していた。近年、集積度の向上に
伴い従来の実装単位あるいは装置レベルの論理回路規
模、例えばマイクロプロセッサ（MPU）を始めとする大
規模且複雑な論理回路集合体を１パッケージの小形，軽
量のLSIとし提供されるようになった。更にはカスタムL
SI,マスタスライスLSI等に代表されるようにユーザの注
文仕様に基く多様のLSIが短時間で提供されるようにな
った。またこれ等の論理回路は通常システムクロックに
同期して論理動作を実行する同期方式によっていること
は公知の通りである。
上記のようなLSIの出現は複雑なデータ処理機能を１パ
ッケージとして提供出来るので小形，軽量，高信頼度の
論理制御を低コストで提供することから、データ処理を
始めとする広い分野で利用されると共に該分野における
技術の発展を促進し、効率化を支える大きい原動力とな
る一方で、LSIの試験装置はこれらの膨大な機能や多様
化に対応して効率の良い試験手段を実現するよう期待さ
れるようになった。
ッケージとして提供出来るので小形，軽量，高信頼度の
論理制御を低コストで提供することから、データ処理を
始めとする広い分野で利用されると共に該分野における
技術の発展を促進し、効率化を支える大きい原動力とな
る一方で、LSIの試験装置はこれらの膨大な機能や多様
化に対応して効率の良い試験手段を実現するよう期待さ
れるようになった。
（ｃ） 従来技術と問題点 上記のLSIにおける電気的特性における良否を得る試験
装置は通常被試験体となるLSI（DUT）に予めDUTの機能
に対応して用意したテストパタンを逐一印加し、DUTの
処理動作結果を装置に別途蓄積する期待値パタンと比較
照合して良否を判別している。
装置は通常被試験体となるLSI（DUT）に予めDUTの機能
に対応して用意したテストパタンを逐一印加し、DUTの
処理動作結果を装置に別途蓄積する期待値パタンと比較
照合して良否を判別している。
第１図に従来における高集積回路素子（LSI）の試験方
式によるブロック図を示す。図において１は試験装置、
2,2aはDUT、10は主制御部、11はパタンメモリ、12はプ
ログラムカウンタ、13は波形制御部、14はタイミング制
御部、15はドライバ、16は入出力制御部、17aは高レベ
ル供給部、17bは低レベル供給部、18はスイッチ部、19a
はバッファ、19bはレベル検出部、19cはパタン比較部、
19dはパタン制御部および19eはフェイル検出部である。
制御部10はCPU,MPU等で構成され試験装置１における他
の構成各部を図示省略したが別の記憶機能に蓄積する制
御プログラムおよび制御データに従いDUT2,2aの試験動
作を制御する。DUT2は試験装置１からのテストパタンと
同期動作のためクロックの印加を併せて必要とする被試
験体のクロック受動形LSI,DUT2aはMPUや各種制御機能の
ようにデータ処理機能の他クロック機能を有し、LSI自
身が能動的にクロック，アドレス／データ等を送出する
被試験体のクロック能動形LSIである。パタンメモリは
主制御部10の制御により、例えば外部ファイルメモリ磁
気ディスク装置等からの転送により受信蓄積したテスト
パタンを主制御部10により設定されたプログラムカウン
タ12のアドレスに従って波形制御部13経由ドライバ15に
送出すると同様に期待値パタンをパタン比較部19cに送
出する。タイミング制御部14は主制御部10の制御に従い
送出するテストパタンの立上り，立下りタイミング制御
信号を送出して波形制御部13における波形整形の制御信
号とする。入出力制御部16は主制御部10の制御に従いド
ライバ15,バッファ19aの動作における有効／無効の開閉
制御を行う。高レベル供給部17a,低レベル供給部17bは
送出するテストパタンのそれぞれ高レベル，低レベル電
圧を制御部１の設定に従ってドライバ15に供給するプロ
グラマブル定電圧電源であり、トランジスタ，トランジ
スタロジック（TTL）の2.4/0.4ボルト（Ｖ）に対し試験
用としては例えば高レベルとして2.0Vおよび低レベルと
して0.8Vが設定される。スイッチ部18はエミッタ結合ロ
ジック（ECL）によるアナログスイッチであり主制御部1
0の制御に従いオン／オフ動作しオフ時には出力線は高
インピーダンスとなる。DUT2,2aに印加されたテストパ
タンとクロックに従い得られるDUT2,2aの出力信号はバ
ッファ19a経由レベル検出部19bに入力される。レベル検
出部19bは予め設定された高レベル基準値および低レベ
ル基準値例えば2.4Vおよび0.4Vを閾値として有するウイ
ンドウ形比較器であり、該出力信号の高レベルが2.4Vを
上廻り、低レベルが0.4Vを下廻る試験仕様に合致すると
きは例えばそれぞれ“1"を出力し高レベル，低レベルに
おける有効信号として認識し、高レベルが2.4Vを下廻る
かあるいは低レベルが0.4Vを上廻るときは無効信号とし
て“0"を送出しパタン比較部19cに印加する。パタン比
較部19cはレベル検出部19bにおける認識結果によるパタ
ンと期待値パタンを逐一比較照合し、一致が得られない
ときはその旨フェイル検出部19e経由主制御部10に通知
する。
式によるブロック図を示す。図において１は試験装置、
2,2aはDUT、10は主制御部、11はパタンメモリ、12はプ
ログラムカウンタ、13は波形制御部、14はタイミング制
御部、15はドライバ、16は入出力制御部、17aは高レベ
ル供給部、17bは低レベル供給部、18はスイッチ部、19a
はバッファ、19bはレベル検出部、19cはパタン比較部、
19dはパタン制御部および19eはフェイル検出部である。
制御部10はCPU,MPU等で構成され試験装置１における他
の構成各部を図示省略したが別の記憶機能に蓄積する制
御プログラムおよび制御データに従いDUT2,2aの試験動
作を制御する。DUT2は試験装置１からのテストパタンと
同期動作のためクロックの印加を併せて必要とする被試
験体のクロック受動形LSI,DUT2aはMPUや各種制御機能の
ようにデータ処理機能の他クロック機能を有し、LSI自
身が能動的にクロック，アドレス／データ等を送出する
被試験体のクロック能動形LSIである。パタンメモリは
主制御部10の制御により、例えば外部ファイルメモリ磁
気ディスク装置等からの転送により受信蓄積したテスト
パタンを主制御部10により設定されたプログラムカウン
タ12のアドレスに従って波形制御部13経由ドライバ15に
送出すると同様に期待値パタンをパタン比較部19cに送
出する。タイミング制御部14は主制御部10の制御に従い
送出するテストパタンの立上り，立下りタイミング制御
信号を送出して波形制御部13における波形整形の制御信
号とする。入出力制御部16は主制御部10の制御に従いド
ライバ15,バッファ19aの動作における有効／無効の開閉
制御を行う。高レベル供給部17a,低レベル供給部17bは
送出するテストパタンのそれぞれ高レベル，低レベル電
圧を制御部１の設定に従ってドライバ15に供給するプロ
グラマブル定電圧電源であり、トランジスタ，トランジ
スタロジック（TTL）の2.4/0.4ボルト（Ｖ）に対し試験
用としては例えば高レベルとして2.0Vおよび低レベルと
して0.8Vが設定される。スイッチ部18はエミッタ結合ロ
ジック（ECL）によるアナログスイッチであり主制御部1
0の制御に従いオン／オフ動作しオフ時には出力線は高
インピーダンスとなる。DUT2,2aに印加されたテストパ
タンとクロックに従い得られるDUT2,2aの出力信号はバ
ッファ19a経由レベル検出部19bに入力される。レベル検
出部19bは予め設定された高レベル基準値および低レベ
ル基準値例えば2.4Vおよび0.4Vを閾値として有するウイ
ンドウ形比較器であり、該出力信号の高レベルが2.4Vを
上廻り、低レベルが0.4Vを下廻る試験仕様に合致すると
きは例えばそれぞれ“1"を出力し高レベル，低レベルに
おける有効信号として認識し、高レベルが2.4Vを下廻る
かあるいは低レベルが0.4Vを上廻るときは無効信号とし
て“0"を送出しパタン比較部19cに印加する。パタン比
較部19cはレベル検出部19bにおける認識結果によるパタ
ンと期待値パタンを逐一比較照合し、一致が得られない
ときはその旨フェイル検出部19e経由主制御部10に通知
する。
尚パタン制御部19dは比較パタンの全部または一部につ
いて必要により無効パタンまたは比較結果の無効処理を
制御する。また以上の説明は簡単にするため１ピットの
パタン例としたが各構成部は必要な複数ビットについて
動作するものである。試験装置１は以上のように作動し
てDUT2,2aを試験する。こゝでDUT2のようなクロック受
動形のLSIについては試験装置１から見て試験装置１か
らのクロックに従いDUT2がテストパタンを受信してその
結果を再び試験装置１に返送し比較照合を行うことで問
題はないが、クロック能動形のDUT2aについてはDUT2aと
試験装置１とのクロックタイミングを１クロック毎に一
致させる必要があるため、DUT2に比較して同期の手間が
煩わしかったり、タイミングについてDUT2aのクロック
に試験装置１を従属作動させると該制御部を経由するた
めの遅延が加算されてDUT2aのクロックより遅い試験速
度しか得られなくなり試験効率が低下する欠点があっ
た。
いて必要により無効パタンまたは比較結果の無効処理を
制御する。また以上の説明は簡単にするため１ピットの
パタン例としたが各構成部は必要な複数ビットについて
動作するものである。試験装置１は以上のように作動し
てDUT2,2aを試験する。こゝでDUT2のようなクロック受
動形のLSIについては試験装置１から見て試験装置１か
らのクロックに従いDUT2がテストパタンを受信してその
結果を再び試験装置１に返送し比較照合を行うことで問
題はないが、クロック能動形のDUT2aについてはDUT2aと
試験装置１とのクロックタイミングを１クロック毎に一
致させる必要があるため、DUT2に比較して同期の手間が
煩わしかったり、タイミングについてDUT2aのクロック
に試験装置１を従属作動させると該制御部を経由するた
めの遅延が加算されてDUT2aのクロックより遅い試験速
度しか得られなくなり試験効率が低下する欠点があっ
た。
（ｄ） 発明の目的 本発明の目的は上記の欠点を除去するため、受動形LSI
における試験機能を損うことなくクロック能動形のLSI
についてはDUTのアドレス信号で直接試験装置における
パタンメモリをアクセスせしめDUTのクロック速度に従
ってパタンメモリにおけるテストパタンおよび期待値パ
タンを送出せしめ、試験装置とDUTのクロック同期を意
識することなく容易にクロック能動形のLSIの試験が実
現出来る手段を提供しようとするものである。
における試験機能を損うことなくクロック能動形のLSI
についてはDUTのアドレス信号で直接試験装置における
パタンメモリをアクセスせしめDUTのクロック速度に従
ってパタンメモリにおけるテストパタンおよび期待値パ
タンを送出せしめ、試験装置とDUTのクロック同期を意
識することなく容易にクロック能動形のLSIの試験が実
現出来る手段を提供しようとするものである。
（ｅ） 発明の構成 記憶部にテストパタンとそれに対応する出力の期待値パ
タンを蓄積させておき、制御プログラム及び制御データ
に従って該記憶部から読出されたテストパタンを被試験
体に印加し、該テストパタンによって被試験体が動作出
力する出力パタンとそれに対応する該記憶部に蓄積され
ている期待値パタンとの比較照合する手段を用いて、被
試験体の電気的特性の良否を判定し得る制御手段を持っ
た、高集積回路素子の試験装置において、テストパタン
と期待値パタンとを蓄積し、主制御部または被試験体か
らのアクセス信号によって該テストパタン或いは該期待
値パタンの読出しができ、該アクセスによる該テストパ
タン或いは該期待値パタンの読出し出力を送出可能とす
る２ポート機能の記憶手段と、前記主制御部内に切り換
えの制御機能を付加して、前記被試験体から該主制御部
へのクロック及び該主制御部から該被試験体へのクロッ
クのオン／オフ制御を行う切換手段と、前記主制御部か
ら前記記憶手段へのアクセスによって読出される前記テ
ストパタンと、前記被試験体から該記憶手段へのアクセ
スによって読出される前記テストパタンの該被試験体へ
の送出を切換制御する切換手段とを付加して構成される
ことを特徴とする高集積回路素子の試験装置。を提供す
ることによって達成することが出来る。
タンを蓄積させておき、制御プログラム及び制御データ
に従って該記憶部から読出されたテストパタンを被試験
体に印加し、該テストパタンによって被試験体が動作出
力する出力パタンとそれに対応する該記憶部に蓄積され
ている期待値パタンとの比較照合する手段を用いて、被
試験体の電気的特性の良否を判定し得る制御手段を持っ
た、高集積回路素子の試験装置において、テストパタン
と期待値パタンとを蓄積し、主制御部または被試験体か
らのアクセス信号によって該テストパタン或いは該期待
値パタンの読出しができ、該アクセスによる該テストパ
タン或いは該期待値パタンの読出し出力を送出可能とす
る２ポート機能の記憶手段と、前記主制御部内に切り換
えの制御機能を付加して、前記被試験体から該主制御部
へのクロック及び該主制御部から該被試験体へのクロッ
クのオン／オフ制御を行う切換手段と、前記主制御部か
ら前記記憶手段へのアクセスによって読出される前記テ
ストパタンと、前記被試験体から該記憶手段へのアクセ
スによって読出される前記テストパタンの該被試験体へ
の送出を切換制御する切換手段とを付加して構成される
ことを特徴とする高集積回路素子の試験装置。を提供す
ることによって達成することが出来る。
（ｆ） 発明の実施例 第２図は本発明の一実施例における高集積回路素子の試
験方式によるブロック図、図において1aは試験装置、2,
2aは被試験体の高集積回路素子（DUT）、10aは主制御
部、11aはパタンメモリ（２ポート）、12はプログラム
カウンタ、13は波形制御部、14はタイミング制御部、15
はドライバ、16は入出力制御部、17aは高レベル供給
部、17bは低レベル供給部、18,18aはスイッチ部、19aは
バッファ、19bはレベル検出部、19cはパタン比較部、19
dはパタン制御部、および19eはフェイル検出部である。
図の構成部材を示す符号で従来のそれと共通の符号を有
するものは従来の部材と共通の機能と特性を有するもの
とする。また従来の符号にサフィックスが付加されたも
の、試験装置1a,主制御部10a,パタンメモリ11aは従来の
機能に新たに別の機能が付加された構成部材であり、ま
たドライバ15aは従来のドライバ15の入出力制御部16に
よる被制御機能を伴わず、スイッチ部18aは機能は従来
のスイッチ部18に共通であり、その動作タイミングだけ
を異にするものである。従って本実施例においても主制
御部10aは従来と同様別の記憶機能に蓄積する制御プロ
グラムおよび制御データに従いDUT2,2aの動作試験を実
行する。特にクロック受動形のDUT2については全く従来
に変りはない。本実施例ではクロック能動形のDUT2aに
おける試験方法が従来と異る。本実施例ではパタンメモ
リ11aは共通記憶領域を同時にアクセスしてもそれぞれ
のアクセスに対応してその記憶内容が読出し出来る機能
を有しており、DUT2の試験に際しては従来と同様主制御
部10aがプラグラムカウンタ12をしてアクセスせしめ、
従来と同様のルートで波形制御部13,バッファ15,スイッ
チ18を経由してDUT2に印加される。この時スイッチ部18
は主制御部10aによりオン，スイッチ部18aはオフ制御さ
れており主制御部10aよりのクロックもまたDUT2に印加
される。一方試験対象がクロック能動形のDUT2aの場合
は主制御部10aはスイッチ部18をオフ，スイッチ18aをオ
ンとして試験を実行する。且パタンメモリ11aのアクセ
スはバッファ19aを経由して入力されるDUT2aのアドレス
に従ってパタンメモリ11aより読出されるテストパタン
をドライバ15aおよびスイッチ部18aを経由して、DUT2a
に入力せしめ、主制御部内に切り換えの制御機能を付加
して、DUT2aより送出されるクロックに従属して主制御
部10aその他の構成部を制御する。尚パタン比較部19cに
送出する期待値パタンもこの場合はDUT2aよりのアドレ
スによる。
験方式によるブロック図、図において1aは試験装置、2,
2aは被試験体の高集積回路素子（DUT）、10aは主制御
部、11aはパタンメモリ（２ポート）、12はプログラム
カウンタ、13は波形制御部、14はタイミング制御部、15
はドライバ、16は入出力制御部、17aは高レベル供給
部、17bは低レベル供給部、18,18aはスイッチ部、19aは
バッファ、19bはレベル検出部、19cはパタン比較部、19
dはパタン制御部、および19eはフェイル検出部である。
図の構成部材を示す符号で従来のそれと共通の符号を有
するものは従来の部材と共通の機能と特性を有するもの
とする。また従来の符号にサフィックスが付加されたも
の、試験装置1a,主制御部10a,パタンメモリ11aは従来の
機能に新たに別の機能が付加された構成部材であり、ま
たドライバ15aは従来のドライバ15の入出力制御部16に
よる被制御機能を伴わず、スイッチ部18aは機能は従来
のスイッチ部18に共通であり、その動作タイミングだけ
を異にするものである。従って本実施例においても主制
御部10aは従来と同様別の記憶機能に蓄積する制御プロ
グラムおよび制御データに従いDUT2,2aの動作試験を実
行する。特にクロック受動形のDUT2については全く従来
に変りはない。本実施例ではクロック能動形のDUT2aに
おける試験方法が従来と異る。本実施例ではパタンメモ
リ11aは共通記憶領域を同時にアクセスしてもそれぞれ
のアクセスに対応してその記憶内容が読出し出来る機能
を有しており、DUT2の試験に際しては従来と同様主制御
部10aがプラグラムカウンタ12をしてアクセスせしめ、
従来と同様のルートで波形制御部13,バッファ15,スイッ
チ18を経由してDUT2に印加される。この時スイッチ部18
は主制御部10aによりオン，スイッチ部18aはオフ制御さ
れており主制御部10aよりのクロックもまたDUT2に印加
される。一方試験対象がクロック能動形のDUT2aの場合
は主制御部10aはスイッチ部18をオフ，スイッチ18aをオ
ンとして試験を実行する。且パタンメモリ11aのアクセ
スはバッファ19aを経由して入力されるDUT2aのアドレス
に従ってパタンメモリ11aより読出されるテストパタン
をドライバ15aおよびスイッチ部18aを経由して、DUT2a
に入力せしめ、主制御部内に切り換えの制御機能を付加
して、DUT2aより送出されるクロックに従属して主制御
部10aその他の構成部を制御する。尚パタン比較部19cに
送出する期待値パタンもこの場合はDUT2aよりのアドレ
スによる。
本実施例では以上のように構成されているので制御部10
aはクロック受動形のDUT2については従来と同様の制御
部10aのクロックに依存する形式で、クロック能動形のD
UT2aについてはDUT2aより直接パタンメモリ11aにアクセ
スしてテストパタン，期待値パタンを送出せしめ、クロ
ックはDUT2aに従属する形式で試験を作動するので、ク
ロック能動形DUT2aの試験において主制御部10aのクロッ
クとDUT2aのクロックにおける同期調整を考慮すること
なく平易な操作で試験を実行することが出来る。
aはクロック受動形のDUT2については従来と同様の制御
部10aのクロックに依存する形式で、クロック能動形のD
UT2aについてはDUT2aより直接パタンメモリ11aにアクセ
スしてテストパタン，期待値パタンを送出せしめ、クロ
ックはDUT2aに従属する形式で試験を作動するので、ク
ロック能動形DUT2aの試験において主制御部10aのクロッ
クとDUT2aのクロックにおける同期調整を考慮すること
なく平易な操作で試験を実行することが出来る。
尚２ポート形のパタンメモリ11aを使用するので制御部1
0aはDUT2とDUT2aの区別を意識することなくパタンデー
タをパタンメモリ11aに書込めばよいのでこの点でも他
の手法、例えばDUT2,DUT2aにそれぞれ対応して準備した
記憶手段あるいは記憶領域を意識して制御する方法に比
較すれば、パタンデータの共通化やデータの書込みおよ
び読出しのためのアクセスについての制御が単純になり
高い信頼度が得られる高集積回路素子の試験装置が得ら
れる。
0aはDUT2とDUT2aの区別を意識することなくパタンデー
タをパタンメモリ11aに書込めばよいのでこの点でも他
の手法、例えばDUT2,DUT2aにそれぞれ対応して準備した
記憶手段あるいは記憶領域を意識して制御する方法に比
較すれば、パタンデータの共通化やデータの書込みおよ
び読出しのためのアクセスについての制御が単純になり
高い信頼度が得られる高集積回路素子の試験装置が得ら
れる。
（ｇ） 発明の効果 以上説明したように本発明によれば従来クロック同期に
ついて問題のあったクロック能動形の高集積回路素子の
試験については、テストパタンおび期待値パタンを直接
２ポート形のパタンメモリにアクセスさせることにより
該素子の機能をその使用時における状態を損うことな
く、他の試験装置の各制御部については主制御部が該素
子のクロックに従属制御するので、クロック能動形高集
積回路素子についても容易な操作でクロック受動形高集
積回路素子における場合と同様に効率の良い試験装置を
実現する手段を提供することが出来る。
ついて問題のあったクロック能動形の高集積回路素子の
試験については、テストパタンおび期待値パタンを直接
２ポート形のパタンメモリにアクセスさせることにより
該素子の機能をその使用時における状態を損うことな
く、他の試験装置の各制御部については主制御部が該素
子のクロックに従属制御するので、クロック能動形高集
積回路素子についても容易な操作でクロック受動形高集
積回路素子における場合と同様に効率の良い試験装置を
実現する手段を提供することが出来る。
第１図は従来における高集積回路素子の試験方式による
ブロック図および第２図は本発明の一実施例における高
集積回路素子の試験装置によるブロック図である。 図において、1,1aは試験装置,2はクロック受動形の高集
積回路素子（DUT）,2aはクロック能動形の高集積回路素
子（DUT）,10,10aは主制御部,11はパタンメモリ,11aは
２ポート形のパタンメモリ,15,15aはドライバ,18,18aは
スイッチ部,19bはレベル検出部および19cはパタン比較
部である。
ブロック図および第２図は本発明の一実施例における高
集積回路素子の試験装置によるブロック図である。 図において、1,1aは試験装置,2はクロック受動形の高集
積回路素子（DUT）,2aはクロック能動形の高集積回路素
子（DUT）,10,10aは主制御部,11はパタンメモリ,11aは
２ポート形のパタンメモリ,15,15aはドライバ,18,18aは
スイッチ部,19bはレベル検出部および19cはパタン比較
部である。
Claims (1)
- 【請求項１】記憶部にテストパタンとそれに対応する出
力の期待値パタンを蓄積させておき、制御プログラム及
び制御データに従って該記憶部から読出されたテストパ
タンを被試験体に印加し、該テストパタンによって被試
験体が動作出力する出力パタンとそれに対応する該記憶
部に蓄積されている期待値パタンとの比較照合する手段
を用いて、被試験体の電気的特性の良否を判定し得る制
御手段を持った、高集積回路素子の試験装置において、 テストパタンと期待値パタンとを蓄積し、主制御部また
は被試験体からのアクセス信号によって該テストパタン
或いは該期待値パタンの読出しができ、該アクセスによ
る該テストパタン或いは該期待値パタンの読出し出力を
送出可能とする２ポート機能の記憶手段と、 前記主制御部内に切り換えの制御機能を付加して、前記
被試験体から該主制御部へのクロック及び該主制御部か
ら該被試験体へのクロックのオン／オフ制御を行う切換
手段と、 前記主制御部から前記記憶手段へのアクセスによって読
出される前記テストパタンと、前記被試験体から該記憶
手段へのアクセスによって読出される前記テストパタン
の該被試験体への送出を切換制御する切換手段と、 を付加して構成されることを特徴とする高集積回路素子
の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002201A JPH0766033B2 (ja) | 1984-01-10 | 1984-01-10 | 高集積回路素子の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002201A JPH0766033B2 (ja) | 1984-01-10 | 1984-01-10 | 高集積回路素子の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60145634A JPS60145634A (ja) | 1985-08-01 |
| JPH0766033B2 true JPH0766033B2 (ja) | 1995-07-19 |
Family
ID=11522740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59002201A Expired - Lifetime JPH0766033B2 (ja) | 1984-01-10 | 1984-01-10 | 高集積回路素子の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766033B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504947B2 (ja) * | 1986-02-27 | 1996-06-05 | 富士通株式会社 | 表示装置の検査装置 |
| JP2013250250A (ja) | 2012-06-04 | 2013-12-12 | Advantest Corp | テスターハードウェアおよびそれを用いた試験システム |
| JP2014235127A (ja) | 2013-06-04 | 2014-12-15 | 株式会社アドバンテスト | 試験システム、制御プログラム、コンフィギュレーションデータの書込方法 |
-
1984
- 1984-01-10 JP JP59002201A patent/JPH0766033B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60145634A (ja) | 1985-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |