JP2943167B2

JP2943167B2 - Ｉｃ，ボード等のテスター

Info

Publication number: JP2943167B2
Application number: JP1234175A
Authority: JP
Inventors: 亮平神谷
Original assignee: Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi High Tech Corp
Priority date: 1989-09-08
Filing date: 1989-09-08
Publication date: 1999-08-30
Anticipated expiration: 2014-08-30
Also published as: JPH0396878A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、IC,ボード等のテスターに関し、詳しく
は、被測定デバイス（以下DUT）の各ピンと測定回路と
の接続切換処理を高速に行うことができ、演算処理装置
側の接続切換処理のロードを低減できるようなIC,ボー
ド等のテスターに関する。

［従来の技術］従来のIC,ボード等のテスターにあっては、測定時間
を短縮する関係から複数の測定ユニットが設けられてい
て、IC等のDUTの各ピンに対してシリアル又はそのいく
つかをパラレルに接続することで、64ピン乃至128ピン
或はそれ以上のピン数のピンのうちから選択された多数
のピンと測定ユニットとを接続し、IC等についての電気
的な特性の測定を行っている。

この場合、１つの測定ユニットは、それぞれリレーを
介して複数のピンに共通に接続され、そのうちの１つの
リレーが駆動されることにより共通に接続されたピンの
うちの１つの測定ユニットの１つとが選択的に接続され
るようになっている。この場合、駆動されるリレーの選
択は、一般にソフトウエアで動作するプロセッサ（以下
CPU）から測定モードに応じて指定される。

［解決しようとする課題］最近では、半導体集積回路は、高集積化に応じて多く
の機能回路が多数組込まれかつ多機能化され、或は多く
の機能ブロックが１チップの中に集積されるようになっ
て来た。

その結果、大規模な画素数のCCDとか、多機能なLSI等
のファンクションテスト（機能テスト）を行う場合にテ
スト項目が多くなるとともに、DUTのピンに対して各種
の接続関係が要求され、しかもその接続の高速化が要求
されている。しかし、前記のようにCPUからリレーの駆
動情報を得る場合には、CPUのマシンサイクルの関係で
接続切換時間が決定されてしまい、リレーによる接続関
係の更新はソフトウエアの処理によるので遅く、ソフト
ウエアの容量が大きくなってきている。

第５図は、この種のピン接続を決定するためのピン接
続データ（以下ピンデータ）を発生するピン接続データ
出力回路を中心とするブロック図である。

図において、１は、ICテスターにおいて種々の制御を
する演算処理装置（以下CPU）であって、データバス５
を介してピン接続データ出力回路10にそれぞれのビット
がピン対応の接続情報とされるｎビットパラレルのピン
データを送出する。

ピン接続データ出力回路10は、データバス５を介して
ピンデータを受ける双方向のバスバッファ２と、アドレ
スバス６を介してCPU1からアドレス信号（ADR）を受け
るアドレスデコーダ３、バスバッファ２にｎビットパラ
レルの内部バス9a,9bを介して共通に入出力が接続され
たピンデータレジスタ4a,4b,・・・,4n等で構成されて
いる。

バスバッファ２は、制御バス７を介してリード・ライ
ト信号（R/）を受けてその方向が切換えられ、アドレ
スデコーダ２は、CPU1から制御バス７を介してリード・
ライト信号（R/）、ストローブ信号（STB）を受け、
これらとアドレス信号とに応じてピンデータレジスタ4
a,4b,・・・,4nのうちからアドレス信号により選択され
るピンデータレジスタに対し、データの書込みをするラ
イトイネーブル信号（選択信号）8a,8b,・・・,8nを選
択的に発生する。選択されたピンデータレジスタは、ス
トローブ信号（STB）信号の立下がりタイミングに対応
してライトイネーブル信号によりピンデータが書込まれ
る。各ピンデータレジスタ4a,4b,・・・,4nに記憶され
る各ビットは、それぞれDUTのピンと測定ユニットの入
力／出力とを接続するリレーの駆動回路に対応してい
て、例えば、このデータのあるビットが“1"にセットさ
れているときにはそれに対応するリレーが駆動されてDU
Tのピンと測定ユニットの入力／出力とが接続される。

通常、ICテスターではピン単位にその接続データ（ピ
ンデータ）が設定できるようになっているが、CPU1から
送出されるデータは、前記のようにｎビット単位（例え
ば８ビット,16ビット等）で発生するのでピンデータレ
ジスタ4a,4b,・・・,4nもｎビット単位でデータを受
け、ｎビット単位でその書換えが行われる。

この場合、ピンデータレジスタに記憶されるピンデー
タの更新の仕方（テスト条件の設定）には２つの方式が
ある。１は、特定のピンのみのビットを更新する累積設
定であり、２は、全チャネル（ピンデータレジスタ4a,4
b,・・・,4n）のデータ全体を更新する新規設定であ
る。

累積設定は、通常、CPU1が更新すべきビットを含むピ
ンデータレジスタを選択して、そのデータのｎビットを
読込み、条件変更するピンに対応するビットのみを更新
して再び選択したピンデータレジスタにｎビットを書込
むことで行われる。しかし、この処理はｎビットのデー
タの読出しとその書込みをCPU1が行うので、ピンデータ
レジスタが多数あればそれだけ多くの時間がかかる。特
に、この間、CPU1のバスが占有されていまい、他の処
理、例えば、DMA転送処理等ができなくなってしまうの
で、テスター全体からみて高速な処理が期待できず、測
定時間が長くなる欠点がある。

この発明は、このような従来技術の問題点を解決する
ものであって、簡単な回路構成で測定ユニットと被検査
デバイスのピンとの接続処理をはじめとしてビット対応
の制御処理が高速に行え、その演算処理装置側の処理ロ
ードを低減できるIC,ボード等のテスターを提供するこ
とを目的とする。

［課題を解決するための手段］このような目的を達成するためのこの発明のICテスタ
ーの構成は、複数の制御ビットデータレジスタの１つを
アドレス信号により選択してそのデータの任意のビット
を更新する処理をする演算処理装置と複数の制御ビット
データレジスタとの間にビット更新回路を設け、演算処
理装置が更新するビット位置を指定する更新位置データ
とモード設定情報とをビット更新回路に送出し、ビット
更新回路がｎビットの制御ビットデータを記憶するバッ
ファレジスタとモード設定情報を記憶するモードレジス
タとを有していて、モードレジスタに記憶されたモード
設定情報が第１の情報であるとき及び第２の情報である
ときに、ビット更新回路がアドレス信号により選択され
た制御ビットデータレジスタのデータをバッファレジス
タに転送し、更新位置データにより指定された位置のビ
ットを、第１の情報のときには“0"に変換し、第２の情
報のときには“1"に変換して選択された制御ビットデー
タレジスタに転送するものである。

［作用］このように、テスト条件をビット対応に設定する制御
ビットデータを制御ビットデータレジスタにロードする
処理を行う演算処理装置と複数の制御ビットデータレジ
スタとの間にビット更新回路を設けて、演算処理装置が
更新するビット位置を示す更新位置データとモード設定
情報とをビット更新回路に送出し、更新位置データによ
り指定された位置のビットを、モード設定情報の内容に
応じて“0"又は“1"に変換して制御ビットデータレジス
タに戻すようにしているので、演算処理装置は、モード
設定してから更新するビット位置のデータを送出するだ
けで特定ビットの更新をする累積設定の処理ができる。
したがって、制御ビットデータレジスタからデータを読
出して、訂正して再び戻すような処理をしなくても済
む。

その結果、演算処理装置の制御ビット更新処理に対す
る処理時間が短縮できる。また、ビット更新回路は、モ
ード設定情報と更新位置データを受けて更新処理をする
ことになるのでその処理が簡単に行え、かつ論理回路等
のハード回路で構成でき、演算処理装置の動作とは独立
に高速に処理できる。このようなことから演算処理装置
の累積設定に要するバス占有時間が低減でき、他の測定
処理やDMAの処理に多くの時間を割当てることができの
でIC測定処理全体を高速化することができる。

［実施例］以下、この発明の一実施例について図面を参照して詳
細に説明する。

第１図は、この発明を適用したICテスターのピン接続
データ出力回路を中心としたブロック図であり、第２図
は、その演算処理装置の処理のフローチャート、第３図
は、その通常設定の際の各信号のタイミングチャート、
第４図は、その累積設定の際の各信号のタイミングチャ
ートである。なお、第５図と同等な構成要素は同一の符
号で示す。

図において、20は、CPU1とピンデータレジスタ4a,4b,
・・・,4nとの間に設けられたビット更新回路であっ
て、CPU1に対してピンデータレジスタに対するデータの
書込みが完了したときにACK信号（肯定応答信号）を送
出する。CPU1は、このACK信号を受けたときにストロー
ブ信号（STB）を立下げてピンデータレジスタに対する
ピンデータの書込み処理を終了させる。

このビット更新回路20は、そのピン接続データ出力回
路10側の接続がアドレス信号を除いて第５図におけるピ
ン接続データ出力回路10側に対するCPU1の接続関係と同
じである。すなわち、ピン接続データ出力回路10のバス
バッファ２に対してｎビットパラレルにデータを入出力
するデータバス21と、そのバスバッファ２にリード・ラ
イト信号（R/）に応じた切換信号を送出する切換信号
線22a,22bと、そのアドレスデコーダ３に対してそれぞ
れリード・ライト信号（R/・Ｃ），ストローブ信号
（STBC）を送出する各信号線23,24とを有している。そ
して、これら各信号線がピン接続データ出力回路10の対
応するそれぞれの信号端子に接続されている。なお、ア
ドレスデコーダ３に加えられるアドレス信号は、CPU1か
らのアドレスバス６を介してアドレス信号（ADR）をそ
のまま受ける。

ビット更新回路20のCPU1側の接続は、CPU1に対して肯
定応答信号（ACK）を割込み信号として送出することを
除いては、第５図におけるCPU1側に対するピン接続デー
タ出力回路10の接続関係と同じである。すなわち、その
双方向の入力側バスバッファ11がデータバス５に接続さ
れ、かつ、CPU1からリード・ライト信号による切換信号
を受ける。そのアドレスデコーダ12がアドレスバス６と
制御バス７とに接続されてアドレス信号（ADR），リー
ド・ライト信号（R/）を受け、タイミング発生回路16
がストローブ信号（STB）を受ける。

ビット更新回路20は、入力側バスバッファ11、アドレ
スデコーダ12のほかに、リードバックレジスタ13、ピン
データの各桁位置対応にそれぞれ設けられたビットセレ
クタ14a,14b,・・・,14n、２ビット構成のモードレジス
タ15、タイミング信号発生回路16、タイミングセレクタ
17、リード・ライト信号による切換信号を受ける双方向
の出力側バスバッファ18などが設けられている。

ここで、入力側バスバッファ11は、この発明の累積設
定を行う場合には、双方向である必要はないが、従来と
同様な通常設定を行えるようにするために双方向となっ
ている。ビットセレクタ14a,14b,・・・,14nは、それぞ
れがピンデータのｎビットのデータの各桁のビットに対
応していて、これらは、２入力（A,B）−１出力（Ｙ）
の２つのセレクタ141、142とAND回路143とで構成されて
いる。セレクタ141は、そのＢ端子に入力側バスバッフ
ァ11から割当てられた桁位置に対応するビット出力を受
け、そのＡ端子に前記の割当てられた桁位置と同じ桁位
置のリードバックレジスタ13のビット出力を受ける。そ
して、セレクト端子Ｓの信号に応じてこれらいずれか一
方の入力（Ａ又はＢ）をそのＹ端子に接続する。セレク
ト141のＹ端子は、セレクタ142のＢ端子に接続されてい
て、セレクタ142は、そのＡ端子がモードレジスタ15の2
⁰の桁出力を受け、そのセレクト端子Ｓの信号に応じて
これらいずれか一方の入力をそのＹ端子に接続する。そ
して、セレクタ142のＹ端子の出力は、それぞれに割当
てられた対応する桁位置の出力側バスバッファ18の入力
に送出される。

セレクタ141のセレクト端子Ｓにはモードレジスタ15
の2¹桁の出力が加えられ、その値が“0"のときにはＢ端
子とＹ端子とが接続され、それが“1"のときにはＡ端子
とＹ端子とが接続される。セレクタ142のセレクト端子
ＳにはAND回路143の出力が加えられ、AND回路143は、モ
ードレジスタ15の2¹桁の出力と入力側バスバッファ11の
割当てられた桁位置に対応するビット出力とを受けてこ
れらが“1"のとき“1"の出力を発生し、これらの論理積
信号でセレクタ142の接続が切換えられる。なお、セレ
クタ142のセレクト端子Ｓの接続切換の条件は前記のセ
レクタ141と同じである。

出力側バスバッファ18は、切換信号に応じて、各セレ
クタ142のＹ端子からｎビットのピンデータを割当てら
れた桁対応に受け、各桁位置のビットをｎビットパラレ
ルにデータバス21に出力し、データバス21からｎビット
パラレルのピンデータを受けてそれを各桁位置対応にリ
ードバックレジスタ13と入力側バスバッファ11とに送出
する。

タイミングセレクタ17は、セレクタ141,142と同様な
２入力（A,B）−１出力（Ｙ）の選択回路であって、モ
ードレジスタ15の2¹桁の信号がセレクト端子Ｓに加えら
れ、この値に応じてCPU1からのリード・ライト信号とタ
イミング信号発生回路16により発生するリード・ライト
信号とのいずれかを選択する。そのセレクト端子Ｓの接
続切換の条件は前記のセレクタ141,142と同じである。
そこで、モードレジスタ15の2¹桁の出力が“0"のときに
はＢ端子とＹ端子とが接続されてCPU1側の出力が選択さ
れ、それが“1"のときにはタイミング信号発生回路16側
の出力が選択される。そして、選択したリード・ライト
信号をピン接続データ出力回路10のアドレスデコーダ２
へと送出する。

タイミング信号発生回路16は、CPU1からストローブ信
号（STB）を受け、モードレジスタ15から2¹の信号を受
けて動作し、ピン接続データ出力回路10に対して、リー
ド・ライト信号（（R/・Ｃ）と、ストローブ信号（ST
BC）、リードバックレジスタ13に対するライトイネーブ
ル信号（WE）、そしてCPU1に対してACK信号とを発生す
る。なお、これらの各信号の発生タイミングは後述す
る。

リードバックレジスタ13は、リード状態のときにタイ
ミング信号発生回路16から出力されるライトイネーブル
信号（WE）によりCPU1のアドレス信号（ADR）で選択さ
れたピンデータレジスタからｎビットのピンデータをバ
スバッファ2,出力側バスバッファ18を介して受けてこれ
を記憶し、記憶したデータをセレクタ141に出力する。

モードレジスタ15は、CPU1がこれを選択するアドレス
信号を発生したときにそれをアドレスデコーダ12がデコ
ードしてこのアドレスデコーダ12により選択されてイネ
ーブルとなる。このときCPU1から送出される2⁰,2¹の２
ビットのデータを入力側バスバッファ11を介して受けて
記憶し、それを各回路に出力する。その2⁰桁はピンデー
タを更新する場合のビット値を与え、その2¹桁は、更新
するモードか、通常のモードかの制御ビットとなってい
る。そこで、2¹桁が“1"のときには累積設定のモードと
なり、そのとき更新するビット値が“1"であるときに
は、2⁰桁のビットが“1"にセットされ、それが“0"であ
るときには2⁰桁のビットが“1"にセットされる。

次に、その動作について第２図のフローチャート及び
第３図，第４図のタイミングチャートに従って通常設定
処理と累積設定処理について説明する。

CPU1は、ステップでビット更新回路20のモードレジ
スタ15を指定するアドレス信号を発生してモードレジス
タ15に２ビットのデータを設定する。

この２ビットのデータが“00"のときには、通常のデ
ータ設定であり、2⁰桁が“0"となっているので、セレク
タ141,142,タイミングセレクタ17のそれぞれがＢ端子−
Ｙ端子接続状態となり、CPU1からのアドレス信号（AD
R）とリード・ライト信号（R/）とがアドレスデコー
ダ２に送出され、入力側バスバッファ11と出力側バスバ
ッファ18とがピン接続データ出力回路10のバスバッファ
２とCPU1との間に挿入されて接続されているだけの関係
になる。

そこで、次のステップで、CPU1は、第３図の（ａ）
に示すようにピンデータを書込みデータとして書込みデ
ータ（DATA）と、（ｃ）に示すようにリード・ライト信
号（R/）とをビット更新回路20に送出し、（ｂ）に示
すようにアドレス信号（ADR）をピン接続データ出力回
路10に送出する。そして、所定のタイミングで同図の
（ｄ）に示すストローブ信号（STB）をビット更新回路2
0に出力してステップでACK信号の待ちループに入る。

タイミング信号発生回路16がこのストローブ信号を受
けてこれをそのままピン接続データ出力回路10に対する
ストローブ信号（STBC）として出力する。そこで、第３
図の（ｄ）に示すように入力されたCPU1のストローブ信
号（STB）がそのまま出力（HIGHレベル（以下“H"））
される。

ここで、タイミング信号発生回路16は、モードレジス
タ15の2¹の値が“0"となっているときには、CPU1のスト
ローブ信号（STB）の立上がりからデータが入力側バス
バッファ11、出力側バスバッファ18、そしてピン接続デ
ータ出力回路10のバスバッファ２を経て、ピンデータレ
ジスタに出力されるまでのタイミング（期間ｔ）を確保
した後にACK信号をCPU1に送出する。

CPU1は、ACK信号をビット更新回路20から受けると、
ステップで、（ｄ）に示すようにストローブ信号を立
下げ（LOWレベル（以下“L"））、その発生を停止して
処理を終了する。

ビット更新回路20では、このストローブ信号の立下が
りと同時にストローブ信号（STBC）も立下がり、この立
下がりでACK信号も立下げる。その結果、ピン接続デー
タ出力回路10では、ストローブ信号の立下がりエッジで
選択された（ｂ）のアドレス信号で指定されるアドレス
のピンデータレジスタに（ａ）のピンデータが書込まれ
る。

以上が通常設定の場合であり、従来と同様な動作とな
る。次に累積設定の場合について説明すると、累積設定
の場合には、モードレジスタ15の2¹の桁のデータが“1"
に設定される。

そこで、ステップでセットするモードレジスタ15の
２ビットのデータが“10"のときには、2¹の桁が“1"と
なっているので、累積設定となる。この場合には、セレ
クタ141,タイミングセレクタ17のそれぞれがＡ端子−Ｙ
端子接続状態となり、ピン接続データ出力回路10のアド
レスデコード２にCPU1から書換え対象となるピンデータ
レジスタのアドレス信号（ADR）が送出され、リード・
ライト信号（R/・Ｃ）がタイミング信号発生回路16か
ら送出される。

このときセレクタ142の接続はAND回路143の出力で決
定される。なお、そのＢ端子には、セレクタ141のＡ端
子−Ｙ端子を介してリードバックしたリードバックレジ
スタ13のピンデータが桁対応に加えられている。AND回
路143は、モードレジスタ15の2¹の“1"を一方に受け、
他方に入力側バスバッファ11を介して得られるCPU1から
のｎビットのデータを桁対応に受ける。

その結果、CPU1から送出されるデータのうちビットが
“1"の桁に対応するビットセレクタのAND回路143は“1"
の出力を発生してセレクタ142の接続がＡ端子−Ｙ端子
となる。一方、CPU1から送出されたデータのうちビット
が“0"の桁に対応するビットセレクタのAND回路143は
“0"の出力を発生してセレクタ142の接続がＢ端子−Ｙ
端子となる。そこで、Ａ端子−Ｙ端子となった桁は、モ
ードレジスタ15の2⁰に設定された“0"を選択して出力す
る。また、Ｂ端子−Ｙ端子となった時は、リードバック
レジスタ13のビットを選択して出力する。その結果、リ
ードバックレジスタ13に読出したピンデータレジスタの
ピンデータのうちCPU1から送出されたデータで“1"とな
っている桁位置のビットが“0"に更新されて出力側バス
バッファ18に送出されたことになる。

そこで、モードレジスタ15に“10"がセットされたと
きには、ステップａへと処理が移り、ステップａで
CPU1から更新するビットの桁位置が“1"であって、更新
しない桁が“0"であるｎビットの更新位置データをビッ
ト更新回路20に出力する。

そのタイミング関係を示すのが第４図であって、CPU1
は、（ａ）に示すように更新位置データ（DATA）と
（ｃ）に示すようにリード・ライト信号（R/）とをビ
ット更新回路20に送出し、（ｂ）に示すように書換え対
象となるピンデータレジスタのアドレス信号（ADR）を
ピン接続データレジスタ10に送出する。そして、所定の
タイミングで同図の（ｄ）に示すストローブ信号（ST
B）を出力して、ステップでACK信号の待ちループに入
る。

この場合、タイミング信号発生回路16から出力される
ピン接続データ出力回路10に対するストローブ信号（ST
BC）は、第４図の（ｄ）に示すように入力されたCPU1の
ストローブ信号（STB）がそのまま出力されるが、タイ
ミング信号発生回路16は、モードレジスタ15の2¹の値が
“1"となっているときには、CPU1のストローブ信号（ST
B）の立上がりを受け、（ｅ）に示すように、リード・
ライト信号（R/・Ｃ）を発生し、それをリード状態
（“H"）にして出力する。その結果、アドレス信号で指
定されたピンデータレジスタからのデータがバスバッフ
ァ2,出力側バスバッファ18を経てリードバックレジスタ
13に読出された入力される。タイミング信号発生回路16
は、同図（ｆ）に示されるように、リードバックレジス
タ13にピンデータが加えられたタイミングに合わせてラ
イトイネーブル信号（WE）をリードバックレジスタ13に
送出する。その結果、リードバックレジスタ13に選択し
たピンデータレジスタのピンデータが書込まれる。ライ
トイネーブル信号（WE）の送出後に、（ｅ）に示すよう
にこのリード・ライト信号（R/・Ｃ）を“H"から“L"
にしてライト状態に戻してから（ｇ）に示すように、AC
K信号をCPU1に送出する。

このライト状態のときには、リードバックレジスタ13
のデータのうち同図（ａ）で送出されている更新位置デ
ータが“1"となっていところのビットが“0"に更新され
たピンデータがビット更新回路20の出力側バスバッファ
18からバスバッファ２を経て選択されたピンデータレジ
スタに加えられている。

CPU1は、ACK信号をビット更新回路20から受けると、
ステップで、（ｄ）に示すようにストローブ信号を立
下げて処理を終了する。

ビット更新回路20では、ストローブ信号（STB）が立
下がるとストローブ信号（STBC）を同時に立下げて、AC
K信号を立下がる。

その結果、ピン接続データ出力回路10では、ストロー
ブ信号（STBC）の立下がりエッジで選択された（ｂ）の
アドレス信号で指定されるアドレスのピンデータレジス
タに更新されたピンデータ（この場合の更新はその対象
となるビットを“0"にする更新）が書込まれる。

また、ステップでセットするモードレジスタ15の２
ビットのデータが“11"のときにも2¹の桁が“1"となっ
ているので累積設定となるが、この場合には2⁰が“1"と
なっているので更新されるビットが“0"から“1"に変更
されるだけである。他の動作は前記と同様であるのでそ
の説明は割愛する。なお、ステップでセットするモー
ドレジスタ15の２ビットのうちデータが“01"のものは
ここでは使用しない。

以上説明してきたが、実施例及び従来技術では、ピン
データをピン対応のリレー接続に利用するものとして説
明しているが、ICテスターでは、このようなピン対応の
ピンデータを使用する箇所は多数あるので、この発明は
リレー接続関係に利用する場合に限定されない。なお、
接続関係以外では、ピンデータは、ビット対応にテスト
条件を設定する制御ビットデータとなり、ピンデータレ
ジスタは、制御ビットデータレジスタとなる。

また、以上のようにCPU1のバスとピン接続データ出力
回路にハードウエアでビット更新回路を設ける構成であ
るので、バスコントロール関係に影響を与えず、従来の
バスコントローラやインタフェースをそのまま使用でき
る利点がある。

実施例では、CPUに対してACK信号を送出しているが、
CPU側でタイミングを計ってストローブ信号を立下げる
ことができるので、必ずしもACK信号の応答は必要とさ
れない。

また、実施例では、ICテスターを中心に説明している
が、この発明は、ボードをテストするボードテスター等
にも利用できることはもちろんである。

［発明の効果］以上の説明から理解できるように、この発明にあって
は、テスト条件をビット対応に設定する制御ビットデー
タを制御ビットデータレジスタにロードする処理を行う
演算処理装置がモード設定してから更新するビット位置
のデータを送出するだけで特定ビットの更新をする累積
設定の処理ができる。したがって、制御ビットデータレ
ジスタからデータを読出して、訂正して再び戻すような
処理をしなくても済む。

その結果、演算処理装置の制御ビット更新処理に対す
る処理時間が短縮できる。また、ビット更新回路は、モ
ード設定情報と更新位置データを受けて更新処理をする
ことになるのでその処理が簡単に行え、かつ論理回路等
のハード回路で構成でき、演算処理装置の動作とは独立
に高速に処理できる。このようなことから演算処理装置
の累積設定に要するバス占有時間が低減でき、他の設定
処理やDMAの処理に多くの時間を割当てることができる
のでIC測定処理全体を高速化することができる。

【図面の簡単な説明】

第１図は、この発明を適用したICテスターのピン接続デ
ータ出力回路を中心としたブロック図、第２図は、その
演算処理装置の処理のフローチャート、第３図は、その
通常設定の際の各信号のタイミングチャート、第４図
は、その累積設定の際の各信号のタイミングチャート、
第５図は、従来のICテスターのピン接続データ出力回路
を中心としたブロック図である。１……演算処理装置（CPU）、２……バスバッファ、３……アドレスデコーダ、 4a,4b,4n……ピンデータレジスタ、５……データバス、６……アドレスバス、７……制御バ
ス、10……ピン接続データ出力回路、 11……入力側バスバッファ、 12……アドレスデコーダ、13……リードバックレジス
タ、14a,14b,14n……ビットセレクタ、15……モードレ
ジスタ、16……タイミング信号発生回路、17……タイミ
ングセレクタ、18……出力側バスバッファ、20……ピン
接続データ更新回路。

Claims

(57)【特許請求の範囲】

【請求項１】各ビットが独立にテスト条件を与えるｍビ
ット（ただしｍは４以上の整数）の制御ビットデータを
ｎビット（ただしｎは２以上の整数）を単位として記憶
する複数の制御ビットデータレジスタと、これら複数の
制御ビットデータレジスタの１つをアドレス信号により
選択してそのデータの任意のビットを更新する処理をす
る演算処理装置とを備えるIC,ボード等のテスターにお
いて、前記演算処理装置と前記複数の制御ビットデータ
レジスタとの間にビット更新回路を設け、前記演算処理
装置が更新するビット位置を指定する更新位置データと
モード設定情報とを前記ビット更新回路に送出するもの
であって、前記ビット更新回路は、前記ｎビットの制御
ビットデータを記憶するバッファレジスタと前記モード
設定情報を記憶するモードレジスタとを有していて、前
記モードレジスタに記憶されたモード設定情報が第１の
情報であるとき及び第２の情報であるときに、前記アド
レス信号により選択された制御ビットデータレジスタの
データを前記バッファレジスタに転送し、前記更新位置
データにより指定された位置のビットを、第１の情報の
ときには“0"に変換し、第２の情報のときには“1"に変
換して前記選択された制御ビットデータレジスタに転送
することを特徴とするIC,ボード等のテスター。
【請求項２】ｍビットの制御ビットデータの各ビット
は、被測定デバイスの複数のピンのそれぞれに対応して
設けられたピン接続データであり、制御ビットデータレ
ジスタは、ピン接続データレジスタであることを特徴と
する請求項１記載のIC,ボード等のテスター。