JPH0776784B2

JPH0776784B2 - 試験パタ−ン発生器

Info

Publication number: JPH0776784B2
Application number: JP61172830A
Authority: JP
Inventors: 直明鳴海
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1986-07-24
Filing date: 1986-07-24
Publication date: 1995-08-16
Anticipated expiration: 2010-08-16
Also published as: JPS6330773A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は製造したIC,LSI等を試験する場合に用いられる
試験パターン発生器に関するものである。

（従来技術）従来のこの種の試験パターン発生器の構成および動作を
第５図に示す。従来の試験パターン発生器は、第５図
（イ）に示すように試験実行時に発生する試験パターン
を予め書き込んだ試験パターンデータＡメモリ11,試験
パターンデータＢメモリ12,試験パターンデータＣメモ
リ13の３種の試験パターンデータメモリ（以下、単に
「メモリ」とも言う。）と、試験実行中止記３種のメモ
リ11,12,13にアドレス信号を与えるアドレス信号発生回
路14と、上記３種のメモリ11,12,13から読出したパター
ンデータa,b,cの内容により一義的に決まる波形データ
と波形モードの試験信号ｄに変換する波形フォーマット
15とにより構成されていた。

動作としては、先ずクロック信号ACKを受けたアドレス
信号発生回路14はクロック信号ACKに同期してアドレス
信号を発生し各メモリ11,12,13（同一アドレスでアクセ
スされる。）に供給する。各メモリ11,12,13はアドレス
信号単位に読出し動作を行い、各メモリ11,12,13からそ
れぞれパターンデータa,b,cを出力する。波形フォーマ
ッタ15は３種のパターンデータa,b,cと２種のクロック
信号BCK,CCKを受け、それぞれ決められた波形データと
波形モードの試験信号ｄを出力する。

第５図（ロ）は波形フォーマッタ15の回路図を示したも
のであり、波形フォーマッタ15では入力される３種のパ
ターンデータa,b,cの内、パターンデータａを波形デー
タ発生用（データパターン）として用い、残りのパター
ンデータb,cを波形モード選択用（波形モード選択パタ
ーン）として用いている。パターンデータb,cによる波
形モード選択パターンはデコーダ回路16に入力され、そ
のパターンの状態によりNRZ（ノンリターンツウゼロ；
前サイクルのレベルが残る）用ゲート回路17,RZ（リタ
ーンツウゼロ；始めと終わりが“0"）用ゲート回路18,R
O（リターンツウワン；始めと終わりが“1"）用ゲート
回路19の内の１つのゲート回路を選択する。選択された
ゲート回路は、その波形データと波形モードを発生する
に必要な各種の信号を波形モード制御回路20に入力する
よう動作し、波形モード制御回路20ではゲート回路17,1
8,19からの信号を受けて所望の試験信号ｄを発生する。

第５図（ハ）は波形フォーマッタ15の動作を示したもの
であり、左側の入力の組合せに対して右側のような信号
波形が得られることを示している。すなわち、メモリ1
1,12,13から読出された３種のパターンデータa,b,cによ
って、NRZ,RZ,ROの各波形モードと波形データが決定さ
れ、図のような各種の試験信号ｄが得られる。そして、
これら３種のパターンデータa,b,cはIC,LSI等の内部の
試験箇所に応じて使い分けられる。また、順次アドレス
を変えることにより予め設定されたパターンデータを引
出し、長大な試験パターンを発生する。

（発明が解決しようとする問題点）以上述べたように、試験周期と同期してNRZ,RZ,ROの波
形モードの試験信号を任意に発生する試験パターン発生
器を実現する場合、従来は３種の試験パターンデータメ
モリを必要としていた。そのため、長大な試験パターン
の発生機能を持つ試験パターン発生器を実現する場合、
試験パターンデータメモリを構成するのに多くのLSIメ
モリが必要となり、装置価格が高価になるという問題が
発生すると共に、装置実装上の制約からパターン発生の
高速化が困難になるという問題があった。

（問題点を解決するための手段）本発明は上記の点に鑑み提案されたものであり、長大な
試験パターンを発生する試験パターン発生器を実現する
場合において、ハードウエア量を削減し、安価で高速動
作可能な試験パターン発生器を提供することを目的とし
ている。

すなわち本発明は、RZの“0"データとNRZの“0"データ
とが同一の波形であること、ROの“1"データとNRZの
“1"データとが同一の波形であることに着目し、データ
RZの“0"データの出力を要求した場合でもNRZの“0"デ
ータの出力を要求した場合でも、これらを同一視し、共
通のパターンを出力させる。又、データROの“1"データ
の出力を要求した場合でも、NRZの“1"データの出力を
要求した場合でも、これらを同一視し、他の共通のパタ
ーンを出力させるようにしたものである。このように構
成することにより、試験パターンデータメモリの削減を
図ることができるものである。

上記の目的を達成するため、本発明は試験周期に同期し
てアドレス信号を発生するアドレス信号発生回路と、前
記アドレス信号発生回路からアドレス信号が与えられ該
アドレス信号単位に読みだし動作を行い波形データと波
形モード信号とからなる複数ビット構成のパターンデー
タを出力する大容量の試験パターンデータメモリと、前
記試験パターンデータメモリから与えられるパターンデ
ータと外部から与えられるクロック信号に応じて所定の
波形制御を行う波形フォーマッタとからなり、前記試験
パターンデータメモリが波形モードRZの“0"データと波
形モードNRZの“0"データとを同一のパターンデータと
し、波形モードROの“1"データと波形モードNRZの“1"
データとを同一のパターンデータとして前記波形フォー
マッタに入力し動作させることを特徴とする試験パター
ン発生器を発明の要旨とするものである。

本発明の特徴とする点は、各波形モードにおける共通点
を見い出し、波形モード間でパターンデータを共通化す
ることで、実現する波形モードに対するパターンデータ
の種類を削減し、試験パターンデータメモリの数の削減
化を図ることにある。

（実施例）次に本発明の実施例について説明する。なお、実施例は
一つの例示であって、本発明の精神を逸脱しない範囲で
種々の変更あるいは改良を行いうることは言うまでもな
い。

第２図は本発明の概念を示す波形モードの共通化の手法
について示した図である。従来の６種のパターンデータ
〜の内、結果的にとおよびととでは同一の
信号波形となり（NRZモードではBCK入力前のレベルは意
味がない。）、それぞれは共通化できる。そこで、と
およびとをそれぞれ共通化すると６種のパターン
データが４種に削減できるので、試験パターン発生器を
２種の試験パターンデータメモリによって構成すること
が可能となる。

第１図は本発明の試験パターン発生器の一実施例を示し
たものであり、（イ）は全体のブロック構成図である。
しかして、動作は第５図に示した従来例と同様に、クロ
ック信号ACKを受けたアドレス信号発生回路３によりク
ロック信号ACKに同期してアドレス信号が発生され、２
種の試験パターンデータメモリ（以下、単に「メモリ」
とも言う。）1,2に供給される。各メモリ1,2は試験実行
前に予め書き込んでおいたパターンデータA,Bを各アド
レス信号単位に読出し、波形フォーマッタ４に送出す
る。波形フォーマッタ４では２種のパターンデータA,B
と２種のクロック信号BCK,CCKを受け、それぞれ決めら
れた波形モードと波形データによる試験信号Ｃを発生す
る。

第１図（ロ）は波形フォーマッタ４の回路図を示したも
のであり、波形フォーマッタ４では入力された２種のパ
ターンデータA,Bから同図（ハ）に示す如き波形モード
の変換を行い、所望の試験信号Ｃを得る。

以下、第１図（ロ）および（ハ）に沿って動作を説明す
る。

先ず、パターンデータA,Bの双方の入力状態がそれぞれ
“0",“0"の時、ＤフリップフロップQ₄のデータ入力端
子Ｄの状態は“0"であり、クロック信号CCKに先行して
入力されるクロック信号BCKを受けてＤフリップフロッ
プQ₄はデータ入力端子Ｄの“0"を取り込んで出力端子Ｑ
の状態は“0"となる。また、パターンデータＢが“0"で
あるのでAND回路Q₂の上側の入力端子の状態およびAND回
路Q₃の上側の入力端子の状態はそれぞれ“0",“1"とな
る。この状態で、クロック信号CCKが入力されると、AND
回路Q₂の出力は“0"のままであるが、AND回路Q₃の出力
にはクロック信号CCKと同様な信号が現われる。そのた
め、AND回路Q₃の出力につながるＤフリップフロップQ₄
のリセット端子Ｒにリセット信号が入力されることにな
り、ＤフリップフロップQ₄はリセット動作を行い、その
出力Ｑを“0"に引き下げる（実際には“0"のままを保持
する。）。

次に、パターンデータA,Bの入力状態がそれぞれ“0",
“1"の時、ＤフリップフロップQ₄のデータ入力端子Ｄの
状態は、“0"であり、クロック信号CCKに先行して入力
されるクロック信号BCKを受けてＤフリップフロップQ₄
はデータ入力端子Ｄの“0"を取り込んで出力Ｑの状態は
“0"となる。また、パターンデータＢが“1"であるの
で、AND回路Q₂の上側の入力端子の状態およびAND回路Q₃
の上側の入力端子の状態はそれぞれ“1",“0"となる。
この状態で、クロック信号CCKが入力されるとAND回路Q₃
の出力は“0"のままであるが、AND回路Q₂の出力にはク
ロック信号CCKと同様な信号が現われる。そのため、AND
回路Q₂の出力につながるＤフリップフロップQ₄のセット
端子Ｓにセット信号が入力されることになり、Ｄフリッ
プフロップQ₄はセット動作を行い、その出力Ｑを“1"に
引き上げる。

また、パターンデータA,Bがそれぞれ“1",“0"の場合お
よび“１“，“1"の場合も同様な動作（クロック信号BC
KによりパターンデータＡの値がＤフリップフロップQ₄
の出力Ｑに出力され、クロック信号CCKによりパターン
データＢが“0"の時はＱがリセット、パターンデータＢ
が“1"の時はＱがセットされる。）となるため、その説
明は省略する。なお、第３図は各入力状態における各部
の信号のタイミングチャートを示したものであり、
（イ）はパターンデータA,Bが“0",“0"の場合、（ロ）
は“0",“1"の場合、（ハ）は“1",“0"の場合、（ニ）
は“1",“1"の場合である。

次に、第４図は本発明の試験パターン発生器に適用され
る波形フォーマッタの他の実施例を示したものである。
同図（イ）に波形フォーマッタ４′の回路図を示すが、
この実施例ではドライバ回路６に対する試験信号Ｃとド
ライバ回路６のON/OFF制御を行うI/O制御信号Ｄの２種
類の信号を同時に発生する機能を持っている。

第４図（ロ）にその動作を示すが、モード切換レジスタ
５に予め設定した内容Ｅにより、２つの動作モードを切
換えることができる。すなわち、モード切換レジスタ５
の内容Ｅが“0"の場合には、第１図に示した実施例と基
本的に同様な動作となるが、モード切換レジスタ５の内
容Ｅが“1"の場合には、波形モードの一部がドライバ回
路６のOFFモードとして動作する。この例ではROの波形
モードの代わりにドライバ回路６のOFFモードの動作に
切換わるようになっており、ROの波形モードとドライバ
回路６のOFFモードとを必要に応じて使い分け可能とし
ている。

次に第４図（イ）および（ロ）に沿って動作を説明す
る。

先ず、モード切換レジスタ５の内容Ｅが“0"の場合を説
明する。なお、回路Q₁〜Q₄の動作は第１図（ロ）の回路
動作と全く同様であるので、ここでは説明を省略する。

しかして、パターンデータA,Bの入力状態がそれぞれ
“0",“0"の時、AND回路Q₆の出力は“0"となり、クロッ
ク信号ECKに先行して入力されるAND回路Q₇の下側の入力
であるクロック信号DCKはＤフリップフロップQ₈のクロ
ック端子へ入力されない。その結果、Ｄフリップフロッ
プQ₈の出力Ｑの状態は以前のままの状態を保持し続け
る。次にクロック信号ECKがＤフリップフロップQ₈のリ
セット端子Ｒに入力されることによりＤフリップフロッ
プQ₈はリセット状態となり、ＤフリップフロップQ₈の出
力Ｑ（信号Ｄ）は“0"となる。なお、信号Ｄが“0"の場
合、ドライバ回路６は信号Ｃの波形を所定のレベルに変
換した後、同様な波形イメージで出力するよう動作す
る。

また、パターンデータA,Bの状態がそれぞれ“0",“1"の
場合には、AND回路Q₆の出力は“1"となり、AND回路Q₇は
クロック信号DCKをＤフリップフロップQ₈のクロック端
子に供給するよう動作する。しかし、Ｄフリップフロッ
プQ₈のデータ入力端子Ｄは“0"状態となっているため、
ＤフリップフロップQ₈の出力Ｑは“0"となる。また、Ｄ
フリップフロップQ₈のリセット端子Ｒにクロック信号EC
Kが入力されることによりＤフリップフロップQ₈はリセ
ット状態となり、ＤフリップフロップQ₈の出力Ｑは“0"
を保持し続ける。

なお、パターンデータA,Bがそれぞれ“1",“0"の場合お
よび“1",“1"の場合の回路Q₅〜Q₈の動作はパターンデ
ータA,Bがそれぞれ“0",“0"の場合と同様であるので、
ここでは説明を省略する。

次にモード切換レジスタ５の内容Ｅが“1"の場合を説明
する。なお、この場合でも回路Q₁〜Q₄の動作は第１図
（ロ）の回路動作と全く同様であるので説明を省略す
る。

しかして、先ずパターンデータA,Bの入力状態がそれぞ
れ“0",“0"の場合、AND回路Q₆の出力は、“0"となり、
クロック信号ECKに先行して入力されるAND回路Q₇の下側
の入力であるクロック信号DCKはＤフリップフロップQ₈
のクロック端子に入力されない。その結果、Ｄフリップ
フロップQ₈の出力Ｑの状態は以前のままの状態を保持し
続ける。なお、ここで言う以前の状態とは、１サイクル
前の状態を指しているが、そのサイクルの後半ではクロ
ック信号ECKが必ず入力されているため、信号Ｄの状態
は“0"になっている。信号Ｄが“0"の場合にはドライバ
回路６は信号Ｃの波形を所定のレベルに変換した後、同
様な波形イメージで出力するよう動作する。

次にパターンデータA,Bの入力の状態がそれぞれ“0",
“1"の場合にはAND回路Q₆の出力は“1"となり、AND回路
Q₇はクロック信号DCKをＤフリップフロップQ₈のクロッ
ク端子に供給するよう動作する。この時、Ｄフリップフ
ロップQ₈のデータ入力端子Ｄにはモード切換レジスタ５
の内容Ｅである“1"が供給されているので、クロック信
号DCKでＤフリップフロップQ₈の出力Ｑは“1"に転移す
る。しかして、信号Ｄが“1"となるとドライバ回路６は
OFF状態となり、信号Ｃの波形に無関係に出力がフロー
ティングレベルあるいは所定レベルに固定される。この
状態はクロック信号ECKによってＤフリップフロップQ₈
がリセットされ、信号Ｄが“0"となるまで続く。信号Ｄ
が“0"となるとドライバ回路６は再びパターンデータA,
Bとクロック信号BCK,CCKによって決定する信号Ｃの状態
をレベル変換して出力するよう動作する。

また、パターンデータA,Bの入力の状態が“1",“0"の場
合、“1",“1"の場合ともに回路Q₅〜Q₈の動作はパター
ンデータA,Bが“0",“0"の場合と同様であるので、説明
を省略する。

（発明の効果）以上のように本発明においては、試験周期に同期してア
ドレス信号を発生するアドレス信号発生回路と、前記ア
ドレス信号発生回路からアドレス信号が与えられ該アド
レス信号単位に読みだし動作を行い波形データと波形モ
ード信号とからなる複数ビット構成のパターンデータを
出力する大容量の試験パターンデータメモリと、前記試
験パターンデータメモリから与えられるパターンデータ
と外部から与えられるクロック信号に応じて所定の波形
制御を行う波形フォーマッタとからなり、前記試験パタ
ーンデータメモリが波形モードRZの“0"データと波形モ
ードNRZの“0"データとを同一のパターンデータとし、
波形モードROの“1"データと波形モードNRZの“1"デー
タとを同一のパターンデータとして前記波形フォーマッ
タに入力し動作させることにより（イ）従来に比べて試験パターンデータを格納する試験
パターンデータメモリ用のLSIメモリの大幅な削減化が
図れる。具体的には、従来に比べ2/3にLSIメモリの使用
数を低減できることになる。

（ロ）従って、長大な試験パターンの発生機能を持つ試
験パターン発生器を構成する場合において、従来に比べ
装置価格の低減化と共に、実装上の制約が大幅に緩和で
きるので、それに伴いパターン発生の高速化も同時に達
成可能となる。

（ハ）波形フォーマッタの回路構成も従来方法に比べ単
純化できる。

等の効果がある。

【図面の簡単な説明】

第１図は本発明の試験パターン発生器の一実施例を示
し、（イ）は全体のブロック構成図、（ロ）は波形フォ
ーマッタの回路図、（ハ）は波形フォーマッタの動作説
明図、第２図は本発明の概念図、第３図は第１図（ロ）
における波形フォーマッタの動作を示すタイミングチャ
ート、第４図は本発明の波形フォーマッタの他の実施例
を示し、（イ）は回路図、（ロ）は動作説明図、第５図
は従来の試験パターン発生器を示し、（イ）は全体のブ
ロック構成図、（ロ）は波形フォーマッタの回路図、
（ハ）は波形フォーマッタの動作説明図である。１……試験パターンデータＡメモリ、２……試験パター
ンデータＢメモリ、３……アドレス信号発生回路、4,
4′……波形フォーマッタ、５……モード切換レジス
タ、６……ドライバ回路

Claims

【特許請求の範囲】

【請求項１】試験周期に同期してアドレス信号を発生す
るアドレス信号発生回路と、前記アドレス信号発生回路
からアドレス信号が与えられ該アドレス信号単位に読み
だし動作を行い波形データと波形モード信号とからなる
複数ビット構成のパターンデータを出力する大容量の試
験パターンデータメモリと、前記試験パターンデータメ
モリから与えられるパターンデータと外部から与えられ
るクロック信号に応じて所定の波形制御を行う制御フォ
ーマッタとからなり、前記試験パターンデータメモリが
波形モードRZの“0"データと波形モードNRZの“0"デー
タとを同一のパターンデータとし、波形モードROの“1"
データと波形モードNRZの“1"データとを同一のパター
ンデータとして前記波形フォーマッタに入力し動作させ
ることを特徴とする試験パターン発生器。
【請求項２】モード切換えを行うレジスタを持ち、該レ
ジスタの設定内容により予め決められた波形データと波
形モードとの組合せの一部を新たな組合せと切換えてな
る特許請求の範囲第１項記載の試験パターン発生器。
【請求項３】波形フォーマッタが、第１のパターンデー
タをデータ入力端子に入力すると共に第１のクロック信
号をクロック入力信号に入力し、かつ第２のパターンデ
ータとその否定とをそれぞれ第２のクロック信号のAND
をとった後にそれぞれセット端子，リセット端子に入力
するＤフリップフロップを含んでなる特許請求の範囲第
１項または第２項記載の試験パターン発生器。