JPH0758322B2

JPH0758322B2 - 波形発生装置

Info

Publication number: JPH0758322B2
Application number: JP62327756A
Authority: JP
Inventors: 和久高野; 亮平神谷
Original assignee: 日立電子エンジニアリング株式会社
Priority date: 1987-12-24
Filing date: 1987-12-24
Publication date: 1995-06-21
Anticipated expiration: 2010-06-21
Also published as: JPH01167683A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、波形発生装置に関し、詳しくは、複数のIC
テストピンのそれぞれに対応してIC検査のためのテスト
波形パターンを発生する波形発生装置に関する。

［従来の技術］ IC検査システムにあっては、ICの性能，機能試験を行う
ためにそれに必要な複数ビットのテスト波形パターン
を、テストパターンプログラム等に従って自動的に発生
させている。

従来、このようなテスト波形パターンの発生装置にあっ
ては、パターン発生器によって作られたパターンデータ
とタイミングクロック発生器により作られたクロックパ
ルスとのそれぞれのうちから、ICのピンごとに必要なも
のを選択して、所定の波形を生成し、これをドライブ回
路に送出し、その出力をレベル変換して所定のICピンに
供給する方法を採っている。

その一例として、第３図に見るような具体的な回路を挙
げることができる。

１は、パターン発生器であって、通常、ROMとRAMとから
構成されるインストラクションメモリとプログラムカウ
ンタ、コントローラ等からなり、被検査デバイス（以下
DUT）に対するアドレスの発生とパターンデータ，期待
値データ等のデータの発生、さらにDUTに対するリード
／ライト制御信号等を発生する。

そこで、例えば、パターン発生器１のインストラクショ
ンメモリの所定のアドレスがアクセスされたとすると、
パターンデータが発生し、データセレクタ２により、第
４図の（ａ）に見るようなパターンデータが所定のタイ
ミングで選択されて波形フォーマッタ３に送出される。

一方、タイミングクロック発生器４は、第４図の
（ｂ），（ｃ）のタイミング波形（１），（２）に見る
ようなその位相が順次相違するクロックパルスを発生
し、そのうちの１つがタイミングセレクタ５により選択
されて、波形フォーマッタ３に送出される。

ここで、例えば、タイミング波形（１），（２）がそれ
ぞれ選択されたとすると、これらに従って、第４図の
（ｄ）に見るようなタイミングで立上がり、立下がるパ
ルス波形のテスト波形パターンが波形フォマッタ３の出
力として発生する。

この波形フォーマッタ３の出力信号は、テスト波形パタ
ーンとして、次段のドライブ回路６のドライバ７に送出
される。そしてドライブ回路６を経て、設定された所定
の電圧の前記出力信号に対応する波形パターンを、例え
ばハンドラ側のソケットに挿着されている被検査ICの特
定のピンに印加する。

なお、7a,7bは、ドライバ７に供給する基準電圧源モジ
ュールであって、これらにより安定な電圧VIH（HIGHレ
ベルの設定電圧値）,VIL（LOWレベルの設定電圧値）が
ドライバ７に供給される。

ここで、従来の波形フォーマッタ３にあっては、RZ,NR
Z,EXOR等の固定波形等の各波形を発生する波形制御回路
がそれぞれ設けられていて、与えられたパターンデータ
からRZ,NRZ,EXOR等の波形を発生するこれらに対応した
波形発生モードが設けられ、それが選択できるようにな
っている。

ところで、DRAM等のテストでは、ページモードとか、ス
タティックカラムモード等のように、波形（波形フォー
マット）を実時間で変化させる必要があり、従来のメモ
リテスターは、ロジックテスターの１ピン当たり３ビッ
トのパターン情報によるRTWC波形制御方式（実時間波形
制御方式）を採っておらず、実時間で波形生成用クロッ
クパルスをマスクする情報を設定するレジスタを波形フ
ォーマッタ３に設け、これとそのマスク情報を制御する
クロックマスク制御信号（パターン発生器からの信号）
とによってリアルタイムで発生波形を制御する方式を採
っている。

［解決しようとする問題点］最近のICテスターは、ASIC（特定用途向けIC）等の多品
種少量ICをテストするための機能として、任意のピンに
任意のパターン情報とタイミングクロックにより印加波
形を生成できるよう、パターン情報とタイミングクロッ
クを選択できる回路が各ピンごとに有り、そのそれぞれ
の情報を波形発生器に送出する方式が主流となってきて
いる。

また、メモリICテスターは、ロジックICテスターのよう
に、実時間波形制御モード（RTWCモード）を有した形態
を採っておらず、前記したように、実時間波形制御方式
を採っているが、任意のピンに任意の波形パターンを印
加できるようにするために、実時間制御のための制御信
号自体もパターン情報に付随して、パターン情報選択部
にて任意のピンに選択出力可能としなければならず、パ
ターン情報選択部のハード量がクロックマスク制御信号
の選択回路分増えることになる。

この発明は、パターン情報選択部のクロックマスク制御
信号の選択回路をなくし、回路規模を少なくすると同時
に、クロックマスク情報を複数有し、パターン発生器か
らの制御信号によって複数のクロックマスク情報を格納
したメモリをアクセスし、発生波形形態を複数変更して
波形を発生させることができる波形発生装置（波形フォ
ーマッタ）を提供することを目的とする［問題点を解決するための手段］このような目的を達成するためのこの第１の発明の波形
フォーマッタの特徴は、パターン発生器と、位相が相違
するクロックパルスをそれぞれの位相に応じて所定の周
期でパラレルに出力するタイミングクロック発生器と、
クロックパルスのうちから波形発生に不要な位相のクロ
ックパルスを無効にする、各ビットの桁位置がパラレル
な出力のそれぞれの位置に対応するデータを記憶するメ
モリと、クロックパルスのパラレルな出力とデータとを
データの桁位置と前記の出力の位置とを対として桁位置
対応にこれら信号を受けるゲート回路を有しデータに応
じて任意のクロックパルスをゲート回路により無効にし
て波形発生に必要なタイミングクロックパルスを発生す
るタイミングパルス発生回路と、タイミングクロックパ
ルスを受けてこれに応じて波形パターンを出力する出力
回路とを備えていて、メモリがパターン発生器からの信
号によりアクセスされることにより前記のデータを発生
するものである。

また、第２の発明の特徴は、パターン発生器と、位相が
相違するクロックパルスをそれぞれの位相に応じて所定
の周期でパラレルに出力するタイミングクロック発生器
と、クロックパルスのうちから波形発生に不要な位相の
クロックパルスを無効にする、各ビットの桁位置が前記
パラレルな出力のそれぞれの位置に対応する第１のデー
タを記憶する第１のメモリと、クロックパルスのうちか
ら発生波形の立上がりに必要な位相のクロックパルスを
選択する、各ビットの桁位置がパラレルな出力のそれぞ
れ位置に対応する第２のデータとクロックパルスのうち
から発生波形の立下がりに必要な位相のクロックパルス
を選択する、各ビットの桁位置がパラレルな出力のそれ
ぞれ位置に対応する第３のデータとを一連のデータとし
て記憶する第２のメモリと、クロックパルスのパラレル
な出力と第１のデータおよび第２又は第３のデータのい
ずれかのデータとをこれら第１のデータの桁位置と第２
又は第３のデータの桁位置と前記の出力の位置とを１組
として桁位置対応にこれら信号を受けるゲート回路を有
し第１のデータに応じて任意のクロックパルスをゲート
回路により無効にして波形発生に必要なタイミングクロ
ックパルスを発生しかつこの必要なタイミングクロック
パルスのうちから第２および第３のデータを受けて発生
波形の立上がり及び立下がりのいずれかのタイミングを
示す第１のパルス信号及び第２のパルス信号をそれぞれ
発生するタイミングパルス発生回路と、第１のパルス信
号に応じて発生波形を立上げ又は立下げ、かつ第２のパ
ルス信号に応じて発生波形を立下げ又は立上げる波形発
生回路とを備えていて、第１及び第２のメモリがパター
ン発生器からの信号によりアクセスされることにより前
記の第1,第２及び第３のデータを発生するものである。

［作用］第１の発明においては、波形発生装置のタイミングクロ
ック発生器から発生する各位相のクロックパルスのう
ち、ある位相のクロックパルス（１又は複数）を無効と
するようなビットデータを記憶するメモリと、このメモ
リのデータにより選択された位相のクロックパルスを無
効としてタイミングパルス信号とすることなく、発生波
形のタイミングパルス信号を発生するタイミングパルス
発生回路とを設け、前記のメモリからのデータをパター
ン発生器の制御タイミングでリアルタイムに出力するこ
とにより、リアルタイムで不要なクロックパルスを選択
的に無効とすることができ、必要な期間、必要な波形パ
ターンを立上げたまま、或いは立下げたままとすること
ができる。しかも、このような波形制御を行う回路が単
一のメモリによって構成できるので、制御回路が簡単な
ものとなる。

その結果、メモリテストの場合のRTWCモードのときなど
では、クロックパルスを無効とするデータを記憶したメ
モリをアクセスして必要なデータを読出すだけで容易に
RTWC波形を発生させることができ、DRAMのページモー
ド、スタティックカラムモード等の波形発生をはじめと
して、各種のRTWC波形の発生が容易となる。

また、第２の発明にあっては、前記に加えて、あらかじ
め発生すべき波形に対応するような波形の立上がり、立
下がり形態を決めるタイミングデータを記憶するメモリ
を設けているので、多種多様な波形パターンをこのメモ
リをアクセスするだけで発生させることができる。

その結果、波形モードに対する波形制御回路が波形の立
上がり及び立下がりを制御する単一のメモリによって構
成でき、従来のように波形発生モードの種類に対応した
多くの制御回路を設ける必要がなく、簡単な回路とな
る。しかも、クロックパルスに対応して立上がり又は立
下がるあらゆる波形形態での波形の発生が可能であっ
て、それがメモリの記憶データによって設定できること
から自由度の高い波形発生装置が実現でき、発生波形別
のタイミングスキューずれもなくなる。

［実施例］以下、この発明の一実施例について図面を用いて詳細に
説明する。

第１図は、この発明の波形発生装置を半導体テスターの
波形発生装置に適用した一実施例のブロック図であり、
第２図は、その波形発生動作を説明するためのタイミン
グチャートである。

第１図において、10は、CPUであり、インタフェース11
を介してパターン発生器12にパターン発生に必要なプロ
グラムをセットし、タイミングクロック発生器13に必要
なタイミング発生のデータをセットする。これらパター
ン発生器12、タイミングクロック発生器13からのデータ
が波形発生器17の各波形フォーマッタにそれぞれ入力さ
れ、波形フォーマッタの出力がピンエレクトロニクス18
のドライバ回路に入力されて、このドライブ回路を経て
テスト波形等がDUT19のピン対応に出力される。

17a,17b,17c,・・・は、その各波形フォーマッタであっ
て、6a,6b,6c,・・・は、これら各波形フォーマッタか
ら出力される波形パターンをそれぞれ受けるドライブ回
路である。ここで、各波形フォーマッタは、ほぼ同様な
構成となっているので、その代表として波形フォーマッ
タ17aに、その具体的な内部構成を示し、以下、波形フ
ォーマッタ17aを代表としてその構成及び動作を説明
し、他のものについては割愛する。

なお、20は、テスト電圧設定回路であって、CPU10から
のデータによりDUT19のバイアス電圧とか、テストパタ
ーン等のレベルを設定するデータなどを発生して、DUT1
9,ピンエレクトロニクス18等にそれぞれ供給する。

パターン発生器12から発生するパターンデータとタイミ
ングクロック発生器13の各位相のクロックパルスとは、
それぞれの波形フォーマッタ17a,17b,17c,・・・にそれ
ぞれ入力される。そして、パターンデータのうちのある
ものが波形フォーマッタ17aに入力され、この信号は、
波形フォーマッタ17aのタイミングデータメモリ21とマ
スクデータメモリ24のそれぞれのアドレス入力端子にア
ドレス信号として加えられる。

このアドレス信号は、パターンデータのうちの、例え
ば、２乃至３ビットがタイミングデータメモリ21に対し
て割り当てられ、他の多くの複数のビットがマスクデー
タメモリ24に対して割り当てられる。そして、これら２
乃至３ビットによりタイミングデータメモリ21の特定の
アドレスがアクセスされ、そのアドレスから読出された
データがタイミングパルス発生回路22に送出される。同
様に、マスクデータメモリ24は、前記の多数のビットが
そのアドレスとして与えられてアクセスされ、読出され
たデータがタイミングパルス発生回路22に送出される。

タイミングパルス発生回路22は、タイミングデータメモ
リ21からのデータと、マスクデータメモリ24からのデー
タ、そしてタイミングクロック発生器13から送出され
る、位相がそれぞれ相違するクロックパルスとを受け
て、これらデータとクロックパルスとの論理積条件で立
上がりパルス信号と立下がりパルス信号とを発生してフ
リップフロップ23のセット端子Ｓ及びリセット端子Ｒに
それぞれ送出する。

このタイミングパルス発生回路22は、複数の三入力AND
回路を備えていて、タイミングクロック発生器13から得
られるそれぞれの位相のクロックパルスを第１の入力に
それぞれ受ける立上がりパルス発生用のAND回路22a,22
b,22c,・・・と、それぞれの位相のクロックパルスを第
１の入力にそれぞれ受ける立下がりパルス発生用のAND
回路22n,22m,22l,・・・とから構成されている。

そして、各AND回路の第２の入力に対しては、それぞれ
マスクデータメモリ24からのデータの各ビット信号がそ
の桁対応にそれぞれの位相に対応して割り当てられてい
て、それぞれのビットがそれに対応する位相の第２の入
力に入力されている。さらに、各AND回路の第３の入力
に対しては、それぞれタイミングデータメモリ21からの
データの各ビット信号がそれぞれの位相に対応してそれ
ぞれ割り当てられていて、その各桁のビットがそれに対
応する位相の第３の入力に入力されている。

その結果、発生波形の立上がり及び立下がりに対応して
それぞれ、ある位相のクロックパルスと、タイミングデ
ータメモリ21及びマスクデータメモリ24のその位相に対
応する桁のそれぞれのビットとが共に“1"（負論理のと
きには、共に“0"）となったときに、その位相のクロッ
クパルスが選択されて対応するAND回路に立上がりパル
ス信号(T_R)又は立下がりパルス信号(T_F)をそれぞれ発生
する。

これら立上がりパルス信号(T_R)及び立下がりパルス信号
(T_F)は、各データビットにより選択されたクロックパル
スに対応して発生するものであって、フリップフロップ
23のセット端子、リセット端子にそれぞれ送出されてフ
リップフロップ23のＱ出力を、入力側のパルス信号に応
じて立上がらせ、或いは立下がらせる。そして、このＱ
出力がテスト波形パターンとしてドライブ回路6aに出力
され、このドライブ回路6aを介してDUT19に送出され
る。

ここで、タイミングデータメモリ21に記憶されたデータ
は、発生すべき波形の立上がり又は立下がりタイミング
を決定するデータとなっている。その１つのデータの構
成は、発生波形の立上がりに対応してタイミングクロッ
ク発生器13の相違する各位相に対応してそれぞれ割り当
てられているビットデータ群と、同様に立下がりに対応
して各位相にそれぞれ割り当てられているビットデータ
群からなる。そして、このようなデータは、CPU10から
インタフェース11を介してテスト開始前に又は開始時点
であらかじめセットされるものであって、このセットさ
れるデータの内容により発生波形の立上がり及び／又は
立下がりが自由に設定できる。

また、マスクデータメモリ24に記憶されたデータは、メ
モリテストにおけるRTWCモードのときに、そのとき不要
なクロックを無効にするデータとなっている。その１つ
のデータの構成は、タイミングクロック発生器13の相違
する各位相に対応してそれぞれ割り当てられるビットデ
ータ群からなる。そして、このデータもCPU10からイン
タフェース11を介してテスト開始前に又は開始時点であ
らかじめセットされるものであって、このセットされる
データの内容によりタイミングクロック発生器13のクロ
ックをリアルタイムに無効とすることができる。

そこで、テストに必要な波形モード及びクロックパルス
を無効にすることによる発生波形モードに応じたデータ
をCPU10からタイミングデータメモリ21及び／又はマス
クデータメモリ24にあらかじめセットしておき、インス
トラクションメモリ部14のパターンデータの発生タイミ
ングに対応してタイミングデータメモリ21とマスクデー
タメモリ24とをアクセスし、多種多様の波形をフリップ
フロップ23から発生させることができる。

そこで、まず、パターンデータに対応して行う波形の変
換から説明する。

今仮に、タイミングクロック発生器13から発生する位相
の相違するクロックパルスの数を３つとし、タイミング
データメモリ21から読出されるデータの単位を６ビット
（各位相のクロックパルスに応じて立上がり側３ビッ
ト，立下がり側３ビット）とする。したがって、マスク
データメモリ24のデータも３ビットとなり、これから読
出されるデータは、仮にそのすべてが“1"であって、マ
スクがされていない状態、言い換えれば、マスクデータ
メモリ24のデータが無関係な状態にあるものとする。

このような条件の下においてフリップフロップ23におけ
る発生パターン波形と発生波形モードとの関係につい
て、第２図（ａ），（ｂ）に従って説明する。

第２図（ａ）は、発生波形パターンをRZに変換する場合
を示すものであって、発生すべき元のデータパターンが
（イ）に示すものである。そしてタイミングクロック発
生器13から発生する３つのクロックパルスが（ロ），
（ハ），（ニ）のA_CLK,B_CLK,C_CLKの３つのクロックパル
スであり、（ホ）に示すのがデータパターン（イ）に対
するRZ波形である。そして、（ヘ）に示すのがタイミン
グデータメモリ21に記憶される６ビットのデータであ
る。

このタイミングチャートで明らかなように、パターンデ
ータが“1"のときに、これに対応するRZパルス信号を発
生させるには、B_CLKを立上がりタイミングとし、C_CLKを
立下がりタイミングとして波形を発生させればよいこと
が分かる。また、パターンデータが“0"のときには、３
つのクロックパルスを選択しなければよい。

なお、タイミングデータメモリ21に記憶される６ビット
のデータのうちので2⁰,2¹,2²の各桁位置（第２図（ヘ）
では（100010）のうちの後半の（010）のビットデータ
部分に対応）のビットをそれぞれA_CLK,B_CLK,C_CLKの立上
がりタイミングビットに割り当てているとすると、これ
らに対応するビットが“1"にセットされたときにタイミ
ングパルス発生回路22から立上がりパルス信号(T_R)が発
生し、対応するビットが“0"になっているときには立上
がりパルス信号が発生しないことになる。すなわち、前
記の（010）では、B_CLKが立上がりタイミングになる。
同様に６ビットのデータのうちので2³,2⁴,2⁵の各桁位置
（第２図（ヘ）では（100010）のうちの前半の（100）
のビットデータ部分に対応）のビットをそれぞれA_CLK,B
_CLK,C_CLKの立下がりタイミングビットに割り当てている
とすると、これらに対応するビットが“1"にセットされ
たときにタイミングパルス発生回路22から立下がりパル
ス信号(T_F)が発生し、対応するビットが“0"になってい
るときには立下がりパルス信号が発生しないことにな
る。すなわち、前記の（100）では、C_CLKが立下がりタ
イミングになる。

以上の立上がりタイミングクロックと立下がりタイミン
グクロックは、それぞれの位相のクロックパルスが存在
して初めて有効になる。したがって、後述するように、
リアルタイムで任意の位相クロックパルスをなくすよう
にすれば、さらに複雑なパターン発生がリアルタイムで
可能になる。

このようにデータの各ビット位置をクロックパルスに対
応させて割り当てた場合には、第２図（ａ）の（ヘ）に
示すデータ（100010）がタイミングデータメモリ21の特
定のアドレスに記憶されていれば、そのアドレスをアク
セスすることでパターンデータ“1"に対応する同図
（ホ）に示すRZの波形を発生させることができる。ま
た、データ（000000）がタイミングデータメモリ21の他
の特定のアドレスに記憶されていれば、そのアドレスを
アクセスすることでパターンデータ“0"に対応する同図
（ホ）に示すRZの波形を発生させることができる。

次に、クロックパルスをマスクして（無効にして）、DR
AM等のページモード，スタティックカラムモード等のテ
ストを行う場合に使用されるようなRTWC波形を実現する
波形制御の関係について第２図（ｂ）に従って説明す
る。

同図（イ）は、測定レートを示していて、タイミングク
ロック発生器13の位相の相違する各クロックの発生周期
に対応している。

（ロ），（ハ），（ニ）は、それぞれ３つの位相の相違
するクロックパルスである。そして、（ハ）は、クロッ
クパルスをマスクするデータであって、パターン発生器
12のデータによりアクセスされ、マスクデータメモリ24
から読出されるものである。なお、マスクデータメモリ
24に記憶される３ビットのデータのうちので2⁰,2¹,2²の
各桁位置のビットをそれぞれA_CLK,B_CLK,C_CLKに割り当て
ているとする。

ここで、（ホ）として示すマスクデータメモリ24のアド
レス信号（アクセス信号）のＩで示すアドレスデータを
（111）として、全くマスクなしのデータとし、IIで示
すアドレスデータが（101）として、B_CLKをマスクする
データであるとする。

このような場合にデータパターン（1,0）に対する発生
波形データは、B_CLKが無効とされるため、（ヘ）に示す
ように、データパターン“1"では、A_CLKにより立上がっ
た波形は、C_CLKまで立下がらない。同様に、データパタ
ーン“0"では、A_CLKにより立下がった波形は、C_CLKまで
立上がらない。一方、マスクしていない場合には、各ク
ロックパルスに対応してデータを立上げたり、立下げた
りすることができる。

なお、この場合、タイミングデータメモリ21のデータ
は、すべて“1"であって、出力波形に影響を与えていな
いものとしているが、実際の出力波形は、マスクデータ
メモリ24のデータとタイミングデータメモリ21のデータ
の論理積条件に応じて立上がり，立下がりタイミングが
決定され、さらに多種多様なものとなる。また、この例
では、B_CLKだけ無効としているが、A_CLK,B_CLK,C_CLKのう
ち２つ又はすべてを無効としてもよいことはもちろんで
ある。

このように、マスクデータを選択することにより、リア
ルタイムに発生波形形態を変更して波形を発生させるこ
とができる。なお、マスクデータは、前述のタイミング
データメモリ21のデータと同様にマスクデータメモリ24
のアクセスアドレスを変えれば容易に変更可能であっ
て、それは、パターン発生器12のパターンデータの内容
を変更することでダイナミックに変更することができ
る。

そして、ここで挙げた例は、一例であって、アクセスア
ドレスを変更すれば、多くの組合せで多様な波形を発生
することができ、波形を発生させる必要がないタイミン
グでかつアドレスアクセスがある場合には、タイミング
データメモリ21又はマスクデータメモリ24のデータをす
べて“0"としておけばよい。また、タイミングデータメ
モリ21又はマスクデータメモリ24の機能を停止させたい
場合には、そのデータをすべて“1"としておけばよい。

以上、説明してきたが、実施例では、信号を正論理で取
り扱っているが、これは、負論理であってもよく、タイ
ミングパルス発生回路は、データとクロックパルスが有
効となる論理積条件ならば正負どちらでも、また、これ
らが混合されていてもよい。したがって、その論理回路
は種々の形態を採ることができる。

また、実施例では、タイミングパルス発生回路の立上が
りパルス信号をフリップフロップのセット端子に、立下
がりパルス信号をフリップフロップのリセット端子に入
力しているが、これは逆に入力するようにすることもで
き、これにより反転した波形を発生させてもよい。な
お、フリップフロップは、これに限らず、波形発生回路
一般のものを使用できる。また、タイミングデータメモ
リはレジスタで構成されるものを含むことはもちろんで
ある。

実施例では、DUTに対する印加パターンを中心に説明し
ているが、これは、期待値を発生する場合にも同様に適
用できることはもちろんである。また、半導体テスター
の波形発生装置を中心に説明しているが、この発明は、
半導体テスターに限定されるものではない。

［発明の効果］以上の説明から理解できるよに、第１の発明において
は、波形発生装置のタイミングクロック発生器から発生
する各位相のクロックパルスのうち、ある位相のクロッ
クパルス（１又は複数）を無効とするようなビットデー
タを記憶するメモリと、このメモリのデータにより選択
された位相のクロックパルスを無効としてタイミングパ
ルス信号とすることなく、発生波形のタイミングパルス
信号を発生するタイミングパルス発生回路とを設け、前
記のメモリからのデータをパターン発生器の制御タイミ
ングでリアルタイムに出力することにより、リアルタイ
ムで不要なクロックパルスを選択的に無効とすることが
でき、必要な期間、必要な波形パターンを立上げたま
ま、或いは立下げたままとすることができる。しかも、
このような波形制御を行う回路が単一のメモリによって
構成できるので、制御回路が簡単なものとなる。

その結果、メモリテストの場合のPTWCモードのときなど
では、クロックパルスを無効とするデータを記憶したメ
モリをアクセスして必要なデータを読出すだけで容易に
RTWC波形を発生させることができ、DRAMのページモー
ド、スタティックカラムモード等の波形発生をはじめと
して、各種のPTWC波形の発生が容易となる。

【図面の簡単な説明】

第１図は、この発明の波形発生装置を半導体テスターの
波形発生装置に適用した一実施例のブロック図、第２図
は、その波形発生動作を説明するためのタイミングチャ
ート、第３図は、従来の波形発生装置のブロック図、第
４図は、その波形発生動作を説明するためのタイミング
チャートである。 1,12……パターン発生器、3,17a,17b,17c……波形フォ
ーマッタ、6,6a,6b,6c……ドライブ回路、10……CPU、1
1……インタフェース、13……タイミングクロック発生
器、14……インストラクションメモリ部、15……プログ
ラムカウンタ、16……コントローラ、17……波形発生
器、18……ピンエレクトロニクス、19……被検査デバイ
ス（DUT）、20……テスト電圧発生回路、21……タイミ
ングデータメモリ、22……タイミングパルス発生回路、
23……フリップフロップ、24……マスクデータメモリ。

Claims

【特許請求の範囲】

【請求項１】パターン発生器と、位相が相違するクロッ
クパルスをそれぞれの位相に応じて所定の周期でパラレ
ルに出力するタイミングクロック発生器と、前記クロッ
クパルスのうちから波形発生に不要な位相の前記クロッ
クパルスを無効にする、各ビットの桁位置が前記パラレ
ルな出力のそれぞれの位置に対応するデータを記憶する
メモリと、前記クロックパルスのパラレルな出力と前記
データとを前記データの桁位置と前記出力の位置とを対
として桁位置対応にこれら信号を受けるゲート回路を有
し前記データに応じて任意の前記クロックパルスを前記
ゲート回路により無効にして前記波形発生に必要なタイ
ミングクロックパルスを発生するタイミングパルス発生
回路と、前記タイミングクロックパルスを受けてこれに
応じて波形パターンを出力する出力回路とを備え、前記
メモリが前記パターン発生器からの信号によりアクセス
されることにより前記データを発生することを特徴とす
る波形発生装置。
【請求項２】パターン発生器と、位相が相違するクロッ
クパルスをそれぞれの位相に応じて所定の周期でパラレ
ルに出力するタイミングクロック発生器と、前記クロッ
クパルスのうちから波形発生に不要な位相の前記クロッ
クパルスを無効にする、各ビットの桁位置が前記パラレ
ルな出力のそれぞれの位置に対応する第１のデータを記
憶する第１のメモリと、前記クロックパルスのうちから
発生波形の立上がりに必要な位相の前記クロックパルス
を選択する、各ビットの桁位置が前記パラレルな出力の
それぞれ位置に対応する第２のデータと前記クロックパ
ルスのうちから発生波形の立下がりに必要な位相の前記
クロックパルスを選択する、各ビットの桁位置が前記パ
ラレルな出力のそれぞれ位置に対応する第３のデータと
を一連のデータとして記憶する第２のメモリと、前記ク
ロックパルスのパラレルな出力と前記第１のデータおよ
び第２又は第３のデータのいずれかのデータとをこれら
第１のデータの桁位置と第２又は第３のデータの桁位置
と前記出力の位置とを１組として桁位置対応にこれら信
号を受けるゲート回路を有し前記第１のデータに応じて
任意の前記クロックパルスを前記ゲート回路により無効
にして前記波形発生に必要なタイミングクロックパルス
を発生しかつこの必要なタイミングクロックパルスのう
ちから前記第２および第３のデータを受けて発生波形の
立上がり及び立下がりのいずれかのタイミングを示す第
１のパルス信号及び第２のパルス信号をそれぞれ発生す
るタイミングパルス発生回路と、第１のパルス信号に応
じて発生波形を立上げ又は立下げ、かつ第２のパルス信
号に応じて発生波形を立下げ又は立上げる波形発生回路
とを備え、前記第１及び第２のメモリが前記パターン発
生器からの信号によりアクセスされることにより前記第
1,第２及び第３のデータを発生することを特徴とする波
形発生装置。
【請求項３】第１のメモリに記憶されるデータは、メモ
リテスト時のリアルタイム波形発生に応じて半導体テス
ターの演算処理装置からあらかじめ設定され、第２のメ
モリに記憶されるデータは、前記演算処理装置から発生
波形モードに応じてあらかじめ設定されることを特徴と
する特許請求の範囲第２項記載の波形発生装置。