JPH0249176A - 自動テスト装置用の遅延線制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 枝打分野 本発明は、集積回路をテストするための自動テスト装置
に関するものであって、且つこの様な装置における信号
タイミング装置の制御に関するものである。特に、本発
明は、自動テスト装置において所望の時間間隔だけ電気
信号を遅延させるための装置の制御に関するものである
。

従来技術 集積回路のテストを行なうための自動テストシステム（
方式）は公知であり、半導体業界において広く使用され
ている。この様なテストシステムにおいて、テスト中の
半導体装置は励起信号のパターンへ露呈され、その結果
得られる出力条件がモニタされ且つ分析されて、テスト
中の装置の機能性及び／又は品質を決定する。集積回路
技術が進化するにつれ、この様な自動テストシステムの
製造者などは、−層複雑で非常に高速な回路を高度の精
度でテストする能ツｊを供給せねばならない。

この様なテストシステムにおいて、テスト結果の有効性
を確保するために、タイミングシステムが、テスト中の
装置において予めプログラムした時間において正確に入
力信号遷移及び出力ストローブ信号を発生させねばなら
ない。この様なシステムにおいて一層複雑化させる要因
は、テスト中の装置の端子へ供給され且つそこから受取
られる信号は、システム回路を介して多数の異なった経
路を介して転送されるということである。異なった経路
は異なった伝播遅れを持っているので、供給したテスト
信号のパターン及び検知した出力信号のパターンが有効
に解釈されるものである事を確保するためにこの伝播遅
れを補正せねばならない。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、集積回路をテストす
るための改良した自動テスト装置を提９％することを目
的とする。更に、本発明の目的とするところは、集積回
路のテスト装置における信号タイミング装置の制御を改
善することを目的とする。

構成 テスト中の回路及びシステムの特性によって必要とされ
る態様で信号のタイミングの調節を行なうことが可能で
ある事とするために、テストシステムにおいて信号のタ
イミングを制御する一層経済的で且つ効率的な方法及び
装置が必要とされている。本願出願人に譲渡されている
１９８４年５月１７日に出願された米国特許出願であっ
て現在米国特許第４，６７５，５６２号として発行され
た、「自動テストシステムにおける信号のタイミングを
動的に制御するだめの方法及び装置（Ｍｅｔｈｏｄ　　
ａｎｄ　　Ａｐｐａｒａｔｕｓ　　ｆｏｒＤｙｎａｍｉ
ｃａβＮｙ　　ＣｏｎｔｒｏｆｌΩｉｎｇ　　ｔｈｅ　
　Ｔｉｍｉｎｇ　　ｏｆ　　ＳｉｇｎａΩｓ　　ｉｎ　
　Ａｕｔｏｍａｔｉｃ　　Ｔｅ５ｔ　　Ｓｙｓｔｅｍｓ
）Ｊにおいては、自動テストシステムにおける信号のタ
イミングを制御するための動的に制御可能なシステムか
開示されている。そこに開示されているシステムは、制
御可能な遅延用電気信号を１桟給し、且つ記載した装置
を介して通過する信号のタイミングを「微細同調」する
ためのカスケード型直列段を有している。ここに記載す
るシステム乃至は方式は、特に、カスケード型タイミン
グ要素に対して制御信号を供給することによって上記特
許に記載されているカスケード型段（ステージ）を制御
するための装置を提供する。

好適実施例においては、所望の時間において信号をｃ兵
給するための装置が、一対の独立した信号経路を有して
いる。各経路は、バーニア遅延装置へ直列接続された典
型的にはカウンタである信号発生器を有しており、それ
はオフセット遅延装置と直列接続されている。該独立経
路用の信号発生器は、スタート信号を受取った後にある
一定の時間の後信号を発生し、この両方の信号経路に対
する一定の時間は、両方の信号発生器に結合された単一
のレジスタ内に格納されているベース時間遅延によって
画定・される。通常、ベース時間遅れは、３０ビット精
度で特定される遅延の高次２０ビツトを表わす。次いで
、それぞれの信号発生器からの信号は、更に、通常前記
３０ビツト遅延の下位１０ビツトを収容するバーニア遅
延レジスタの制御下においてバーニア遅延によって遅延
される。

別個のバーニアレジスタが各信号経路に対して設けられ
ており、且つ信号経路における非線形性に対する補正を
行なうことを可能としている。最後に、バーニア遅延装
置からの出力信号は、更に、オフセット遅延によって遅
延され、それは、好適実施例においては、時間遅れの下
位１０ビツトと同し桁の１０ビツトによって特定される
。オフセットレジスタは、信号発生器及びバーニア遅延
装置が異なったプリント配線基板であることから発生す
る異なった時間遅れに対して補正を行なうことを可能と
し、即ち、システム内の全ての基板のマツチング即ち整
合を行なうことを可能とする。

本装置は、許容可能な時間遅れの範囲を拡張することを
可能とするので特に有効である。更に、本発明は、所望
の期間の一層大きな部分に亘ってタイミング信号をユー
ザがプログラムすることを可能とすることによって無駄
時間を最小としている。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第１図に示した装置は、所望の時間において第一及び第
二遅延信号を発生する技術を提供しており、それらの時
間は、極めて高度の精度で自動テストシステムによって
精密に制御可能なものである。そうであるから、図示し
たシステムは、第一及び第二遅延信号によって辿られる
経路における伝播の差異に対する補償を行なうことを可
能としている。図示した装置において、カウンタ４０及
び４２の各々は、２０ビツト幅のベース遅延メモリ４４
内に格納されているデータによって制御される。メモリ
４４は、信号へ印加されるべき遅延の「大体のＪ大きさ
に関する情報を有しており、即ちそれは時間遅れの値の
デジタル表示のより高い位置のビットである。この情報
は、バス４６を介してカウンタ４０へ転送され且つバス
４８を介してカウンタ４２へ転送される。ベース遅延メ
モリ４４から供給される情報に応答して、且つそれぞれ
ライン５４及び５６上で受取られる信号を介してイネー
ブルされると、カウンタ４０及び４２は、それぞれ、ラ
イン５０及び５２上に出力信号を供給する。これらのカ
ウンタからの出ノｊ信号の正確なタイミングは、これら
のカウンタべ供給される１個又はそれ以上のクロック信
号によって決定される。事実上、これらのカウンタは、
適宜の時刻においてタイミング信号を通過させるための
信号経路を制御する。

カウンタ４０及び４２からの出力信号は、それぞれ、バ
ーニア遅延装置６０及び６２によって受取られる。バー
ニア６０及び６２の各々は、バーニアメモリ７０及び７
２の内容によって決定される時間の間それぞれの入力ラ
イン５ｏ及び５２上で受取られる信号を遅延させる。こ
れらのメモリの各々の内容は、テストシステムコンピュ
ータからのデータによって決定される。各バーニアメモ
リは、所望の「深さ」とすることが可能であり、即ち、
テストシステム動作のシーケンスにおいて課されるべき
時間遅れに対する情報を有することが可能である。これ
らのバーニアメモリは、バス７１及び７３を介して、バ
ーニア信号遅延装置６０及び６２と通信する。バーニア
遅延装置６０及び６２の各々は、入力ライン５０及び５
２上で受取られる信号を、ライン７１及び７３上に供給
される情報によって決定される時間だけ遅延させる。

バーニアデスキュ（矯正）要素６０及び６２が動作する
特定の態様は、上記米国特許第４，６５７゜５６２号に
詳細に記載されている。その特許に記載される如く、４
個のデスキュ（矯正）要素から成るシステムがカスケー
ド接続されて、信号タイミングの広範囲の正確な制御を
与えている。これらの結合された４個の要素は、ここに
おいて、バニア遅延デスキュ要素として呼称し、それら
を前記カウンタから差別するが、これらのバーニアはそ
の他の公知の装置とすることが可能でありより多くの又
はより少ない数の所望のカスケード接続とさせることが
可能であることを理解すべきである。究極的な正確に遅
延された信号が、図示した如く、ライン６１及び６３か
ら任意の所望の装置へ供給される。好適実施例において
は、ライン６１及び６３上の信号は同一の信号の２つの
相である。

本発明の装置にとって特に有利な点は、多くの信号経路
を制御するために単一のベース遅延メモリ４４を使用す
ることが可能であり、個々の信号経路に対して別個のバ
ーニアメモリを使用してそこでの信号のタイミングを正
確に制御することを可能としている点である。第１図に
示した実施例において、ベース遅延メモリを使用して２
個のカウンタ４０及び４２、従って２つの信号経路を制
御しているが、所望数のカウンタ及び信号経路を制御す
ることが可能であり、その究極的な数は、ベース遅延メ
モリ４４内に格納されるビットの桁の範囲内の時間にお
いて遅延信号が所望される信号経路の数にのみ依存する
。

１実施例において、バーニアメモリ７０及び７２の各々
は、最大桁乃至は最大位置ビット７５及び７７を有して
おり、それ・はベース遅延メモリ４４の最小桁乃至は最
小位置ビットの有意性（桁位置）のみにおける複製であ
る。尚、用語「複製」は、ここにおいては、ベース遅延
メモリ４４の最小桁ビットの大きさの複製であることを
意味すべく使用されており、必ずしもベース遅延メモリ
４４の最小桁ビット４５の実際の内容の複製ではない。

例えば、第１図に示した特定の実施例の場合、補正メモ
リ７０及び７２のビット７５及び７７は、メモリ４４の
最小桁ビット４５がそうであるように、２１０を表わす
。即ち、ビットレジスタ７５内の論理１は、ｌ　Ｘ　２
１０を表わし、一方レジスタフ５内の論理０はＱ　Ｘ　
２１０を表わす。同様に、レジスタ４５内の１はＩ　Ｘ
　２　ＩＱを表わし、且つその中の０はＱ　Ｘ　２１０
を表わす。このように、補正メモリ７０の１０ビットか
らのキャリーは、ベース遅延メモリ４４内へ伝播されな
いが、ベース遅延メモリ４４内の最小桁ビット４５と同
一の２の幕のエキストうな最小桁ビットとしてレジスタ
７５内に伝播され格納される。本発明の幾つかの実施例
においては、ビットの有意性（桁位置）は、非二進態様
でバーニア（ｖｅｒｎｉｅｒ）を制御することが可能で
あり、即ち、１つのビットは次のより下側の桁のビット
のものの２倍の遅延を与えるものでない場合がある。

第１図の装置は、以下の如き態様で動作する。

テストシステムコンピュータからのデータがバス８０を
介してベース遅延メモリ４４内ヘロードさし、ハス８１
を介してバーニアメモリ７０ヘロードされ、且つバス８
２を介してバーニアメモリ７２ヘロードされる。通常、
これらのメモリの各々は、多数のビットの深さを有して
おり、ビットの各「行」は特定のテストに対する所望の
遅れを表わし、且つ全体的なメモリは多数のテストのシ
ーケンスに対する所望の遅れを表わす。公知の態様にお
いて、ベース遅延メモリ４４の内容がカウンタ４０及び
４２内ヘロードされて、遅延信号６１及び６３が１共給
されるべき近似的な時間を表わすデータを供給する。図
示した実施例の場合、その近似的な時間は、３０ビット
精度に特定された時間の２０個の最大桁ビットである。

もちろん、各ビットは、任意の所望の時間間隔を表わす
ことが可能であるが、好適実施例においては、補正メモ
リ７０及び７２の各々の最小桁ビットレジスタは、１０
ピコ秒を表わし、一方ベース遅延メモリ４４の最小桁ビ
ット４５の内容は５ナノ秒を表わす。

好適実施例において、カウンタ４０及び４２は、最終カ
ウントに到達した時にライン５０及び５２上へクロック
信号が供給されることを許容する。

カウンタの全てのステージ（段）の内容が０となると最
終カウントに到達する。従って、バーニアメモリ７０及
び７２のエキストラの最小桁ビット７５及び７７が０で
あって、且つベース遅延メモリ４４から供給されたその
他のビットが０ではない場合、該その他のビットは二進
態様で０ヘカウントダウンされ且つライン５０及び５２
上に信号が供給される。エキストうな最小桁ビット７５
及び７７が１である場合、それらは最初Ｏヘカウントさ
れ、次いでレジスタ４５内に格納されているビットを含
めて該カウンタの全てのその他のビットは０ヘカウント
ダウンされる。信号が供給された後に、テストシステム
コンピュータは、１を最小桁ビット４５内にロードし、
ベース遅延メモリ４４の所望の「行」から該カウンタが
適切に再ロードされるまでカウンタ４０及び４２がライ
ン５０又は５２上にその他の出力パルスを供給すること
を防止し、及び／又は該メモリの再ロードをイネーブル
させる。

第２図の装置は、第１図に図示したシステムに対する１
適用例を示している。タイミングエツジ発生器１００内
のパルス発注器１０は、ベース遅延メモリ２０を有して
おり、該メモリは、好適には２０列である第一ビット幅
を有しており、好適には１６行の深さを有している。又
、パルス発生器１０は、２〇二進ビツトを有しており且
つ複製ＬＳＢ　（最小桁ビット）２６に応答するカウン
タ２４を有している。発生器１０は、又、好適には１０
ビット分解能のパルス遅延バーニア２８を有しており、
且つ前記バーニアよりも１ビット幅広く且つメモリ２０
と同一の深さを持ったバーニアメモリ３２を有している
。

上述した如く、バーニアメモリ３２内の最大桁ビット３
３のパワー即ち寡はメモリ２０内の最小桁ビット２１に
おいて複製される。最大桁ビット３３はカウンタ２４の
レジスタ２６内にロードされ、それはピッｉ・２５及び
２６に対して同一の効果を配分させる。カウンタ２４が
０ヘクロツク動作されると、それはライン２７上にパル
スを発生し、それはメモリ３２の残存ビットによって供
給される補正に応答してバーニアデスキュ（微細矯正）
装置２８によって所望の期間だけ遅延される。

タイミングエツジ発生器１００は、各々が時間Ｔｏを基
準とする２つの相でパルスを発生する。

これらのパルスは、次のＴ。に近接して又はそれより後
において発生することが可能である。これらの相出力は
ＯＲゲート１８０によって結合され且つ出力ライン１９
９上に供給される。２つの相に対する補正は一般的に異
なっているので、２相発生器は、別個の３０ビツトメモ
リが別個のタイミングデータを格納することを必要とす
る場合がある。しかしながら、上述した如く、本発明は
、メモリ３２及び１６０内の補正値からのキャリーはメ
モリ２０内のベースタイミングデータへ伝播されること
がないので、エキストラなメモリに対する必要性を除去
している。従って、メモリ２０は、２相タイミング工ツ
ジ発生器１００における両方のカウンタ２４及び１５０
に奉仕する。

カウンタ・バーニア遅延装置・メモリ配列１０は周期発
生器２００内においても使用されている。

２相タイミング工ツジ発生器１００をサポートするため
に、周期発生器２００も２個のカウンタ２２４及び２５
０と２個のバーニア２２８及び２７０を使用している。

メモリとレジスタとを具備する該パルス発生器回路は複
製されており、一方の回路が新たな値でロードされ且つ
再スタートされる間に一方の回路によってパルスを発生
することを可能としている。ストップ−再スタートオシ
レータ３２０及び３３０が全てのカウンタへのタイミン
グ情報を担持するクロック信号を供給する。

テストシステムは集積回路を正確にテストすることか可
能である前に、該パルス発生器が較正されねばならない
。較正を行なうために、プログラムした遅延の最大桁ビ
ットがメモリ２０及び２２０内にロードされる。オシレ
ータの周波数が２００メガヘルツである場合、これらの
メモリの最大桁ビットは、所望の周期を５ナノ秒で割り
残存する端数を差し引いた値を表わす。残存する端数を
表わす最小桁ビットがバーニアメモリ内にロードされる
。スタートパルスがライン３００へ印加され、且つテス
ト中の集積回路のビンのその他のものに対するパルス発
生器回路の出力端子におけるパルスの到達の間の同期エ
ラーを測定する。補正値が計算されて、バーニアメモリ
３２，１６０゜２３２．２６０内に格納されている値を
置換する。

これらの補正によって、補正メモリの１１番目及び最大
桁ビット３３，６１，２３３及び／又は２６１内に二進
１とさせることが可能である。

較正されると、ベース遅延メモリ及び補正メモリはテス
トシステムコンピュータによってロードされる。ライン
３００へ印加されたスタートパルスは、ＯＲゲート３０
５を介して通過し、ライン３０７上に「ロード」信号を
供給する。ロード信号はＯＲゲート３０８によって結合
されてライン３０９上に周期信号Ｔ０を形成する。テス
トシステムコンピュータは、周期信号Ｔ。を使用して、
メモリ２０及び２２０の１６個の行内に格納されている
１６個の値の範囲から適宜の遅延に対するアドレスを選
択する。ロード信号３０６及び３０７は、それぞれ、カ
ウンタ１５０及び２２４及び２４及び２５０へ印加され
、メモリ２０及び２２０からの選択した値をロードする
。ロード信号３０６及び３０７は、ストップ−再スター
トオシレータ３２０及び３３０を活性化させ、それは、
それぞれ、ライン３２３及び２３上に５ナノ秒期間を持
ったクロックパルスを供給する。該クロックパルスは、
通常具なった値を収納しているそれぞれのカウンタをカ
ウントダウンする。

カウンタが０ヘカウントダウンすると、それは該オシレ
ータの５ナノ秒期間によってそのタイミングが決定され
るパルスを供給する。該パルスは、再度、適宜の量たけ
遅延され、且つそれぞれのバニアによって１０ピコ秒の
分解能へ制御される。

期間（周期）発生器２００の各半分におけるバニアは、
該期間発生器の他方の半分に対するストップ−再スター
トオシレータへ結合されている。

ＯＲゲート３０５からパルスが表われる毎に、出力信号
がライン３０９上のＴ。信号としてＯＲゲート３０８を
介して通過し、それは、テストシステムコンピュータへ
供給されると、新たなメモリアドレスを選択させ、その
際に次の期間及びタイミングエツジデータをアクセスす
る。

タイミングエツジ発生器カウンタは、期間発生器の対応
する相を活性化させるのと同一のパルスによってロード
され且つクロック動作される。該バーニアは、通常無駄
時間を最小とするために該カウンタの後にロードされね
ばならない。タイミングエツジ発生器バーニア２８及び
１７０からの出力信号はＯＲゲート１８０によって結合
されて、ライン１９９上のタイミングエツジパルス列を
形成する。第２図に示した単一の２相タイミング工ツジ
発生器１００は平均で、期間（周期）当たり１個のタイ
ミングパルスを発生する。同一の出力ライン上であって
も期間（周期）当たり２個又はそれ以上のタイミングパ
ルスジを発生することが可能であるようにするために、
期間発生器は１個を越えた数のタイミングエツジ発生器
１００をサポートすることも可能である。

第３図は、本発明の別の実施例のブロック図であって、
可能な時間遅れの範囲を拡張するために使用されるもの
である。第１図のシステムにおいては、可能な最大のオ
フセットを許容するためにバーニア装置内において遅延
の範囲の一部をリザーブすることが必要である。第３図
の装置はこの様な限定を除去している。第１図に示した
システムにおいては、１０ビツトのバーニアメモリは、
２０ビットカウンタ４０，４２及び１０ビットハニアデ
スキュユニッ１−６０．６２によって導入される遅延を
デスキュすなわち矯正するために必要な較正遅延と共に
、所要のバーニア遅延の和を有している。従って、実際
上、各マシンサイクルに対して（又はバーニアメモリ内
のデータの行）、これら２つの遅延の和を計算し且つそ
の値をバーニアメモリ内に格納することが必要であった
。第３図のブロック図に示した装置は、タイミング信号
用の許容可能な間隔を拡張している。

第３図の回路は、ベース遅延メモリ３２０、対のカウン
タ３４０，３４２、一対のバーニアメモリ３２２，３２
４、一対のバーニアデスキュユニッｌ−３４４，３４６
、及び付随するレジスタ３２７．３２９を有する一対の
オフセットデスキュユニッｌ−３４７，３４９を有して
いる。ベース遅延メモリは、好適には、第１図に関して
説明したベース遅延メモリと同一のタイプである。バー
ニアメモリ３２２．３２４は、好適には、１０ビット幅
であり、且つカウンタメモリ３２０と同じ「深さ」であ
る。バーニアデスキュユニット３４４．３６４の各々は
、好適には、次の動作サイクルにおいて使用されるべき
時間遅延を格納するための１ワードレジスタを有してい
る。好適実施例において、バーニアメモリの各々は、３
０ビット精度で特定される非線形補正時間遅れの低位１
０ビツトを格納し、一方該オフセットデスキュユニット
は、最大１０ビツトの長さのオフセット補正を格納する
。従って、上部又は下部信号経路の何れかに対して所望
される全時間遅れは、ベース遅延メモリ３２０と、バー
ニアメモリ３２２，３２４の適宜の一つと、適宜のオフ
セットレジスタ３２７．３２９の結合した内容によって
反映される。

レジスタ３２７及び３２９内に格納される所望のオフセ
ット時間遅れのデジタル表示は、テストシステム内の全
てのその他の同様の基板を整合するだめに第３図の回路
が具現化されている特定のプリント配線基板の時間遅れ
を補正することを可能とする。このデジタル表示は、較
正中にテストシステムコンピュータによって決定され、
且つシステム内の種々の遅延であって所望のデスキュと
は独立した遅延を補償する値とされる。第３図において
白抜き矢印で示した如く、メモリの各々はテストシステ
ムコンピュータによって供給されるデータでロードされ
る。

第３図に示したシステムは、第１図に関して説明したも
のと類似した態様で動作する。即ち、ベース遅延メモリ
からのデータがカウンタ３４０及び３４２の各々の中に
ロードされ、該カウンタはイネーブル又はスタート信号
に応答してカウントを開始する。ベース遅延メモリの内
容によって表わされる数をカウントした後、該カウンタ
はそれぞれライン３５２及び３５４上に信号を供給する
。

該カウンタからの信号は、通常、２００メガヘルンクロ
ック信号に依存して５ナノ秒精度で位置決めされる。

バーニアデスキュユニット３４４，３４６の各々は、カ
ウンタ出力信号を受取り、且つ関連するバーニアメモリ
内に格納されているデジタル値によって表わされる量だ
けそれを遅延させる。バーニアデスキュユニットからの
最初の遅延信号は、ライン３５６及び３５８上に供給さ
れる。同様の態様で、該オフセットデスキュユニットは
、ライン３５６及び３５８上に受取られた信号を、オフ
セットメモリ３２７及び３２９内のデジタル値によって
表わされる時間の量だけ遅延させる。その結果得られる
出力信号は、ベース遅延メモリ及びバーニアメモリの内
容によって特定される如く遅延されており、且つオフセ
ットメモリ内に格納されている較正量だけ必要な分遅延
されて、ライン３６６及び３６８上に供給される。例え
ば第２図に示した回路に対する適用の如き好適実施例に
おいては、ライン３６６及び３６８上の出力信号はゲー
ト１８０によってＯＲ動作される。

尚、本発明は、実施上、以下の如き構成を取り得るもの
である。

（１）所定の時間遅れの後に信号を供給する装置であっ
て、第一及び第二時間遅れの両方の値の高位ビットのデ
ジタル表示である少なくとも１個の第一ビットシーケン
スを格納するためのベース遅延格納手段、前記第一時間
遅れの値の下位ビットのデジタル表示である少なくとも
１個の第二ビットシーケンスを格納するための第一バー
ニア遅延格納手段、前記第一時間遅れの値に対する補正
のデジタル表示である少なくとも１１個の第一オフセッ
トビットシーケンスを格納するための第一オフセフ＋−
格納手段、前記ベース遅延格納手段へ結合されており各
々が独立したスタート信号を受取るべく接続されており
且つ各々が前記第一ビットシーケンスによって表わされ
るスタート信号を受取った後所定の時間においてそれぞ
れの第一及び第二信号を供給するための第一及び第二発
生手段、前記第一発生手段からの前記第一信号を受取る
べく接続されており且つ前記第一バーニア遅延格納手段
へ接続されており前記第二ビットシーケンスによって表
わされる第一信号を受取った後所定の時間において第一
遅延信号を供給するための第一バーニア遅延手段、前記
第一遅延信号を受取るべく接続されており且つ前記第一
オフセット格納手段へ接続されており前記第一オフセッ
トビットシーケンスによって表わされる前記第一遅延信
号を受取った後所定の時間において最終第一遅延信号を
供給するための第一オフセット手段、を有する装置。

（２）上記第（１）項において、前記少なくとも１個の
第一ビット・シーケンスが、複数個の第一ビットシーケ
ンスを有しており、前記少なくとも１個の第二ビットシ
ーケンスが複数個の第二ビットシーケンスを有している
ことを特徴とする装置。

（３）上記第（１）項において、更に、前記第二時間遅
れの値の下位ビットのデジタル表示である少なくとも１
個の第三ビットシーケンスを格納するための第二バーニ
ア遅延格納手段、第二時間遅れの値に対する補正のデジ
タル表示である少なくとも１個の第二オフセットビット
シーケンスを格納するための第二オフセット格納手段、
前記第二発生手段からの前記第二信号を受取るべく接続
されており且つ前記第二バーニア遅延格納手段へ接続さ
れており第三ビットシーケンスによって表わされる第二
信号を受取った後所定の時間に第二遅延信号を供給する
ための第二バーニア遅延手段、前記第二遅延信号を受取
るべく接続されており且つ前記第二オフセット格納手段
へ接続されており前記第二オフセットビットシーケンス
によって表わされる第二遅延信号を受取った後所定の時
間に最終的第二遅延信号を供給するための第二オフセッ
ト手段、を有することを特徴とする装置。

（４）上記第（１）項において、前記第一発生手段が、
クロックパルスのシーケンスを供給するための第一クロ
ック信号源、前記第一ビットシーケンスによって表わさ
れるクロックパルスの数をカウントするために前記第一
クロック信号源からのクロックパルスを受取り且つこの
様なカウ゛ントを完了すると前記第一信号を供給すべく
接続されている第一カウント手段、を有することを特徴
とする装置。

（５）上記第（４）項において、前記第一信号が、前記
第一クロック信号源からのクロックパルスを有しており
、その特定のクロックパルスは前記第一カウント手段が
該カウントを完了した後に前記第一クロック信号源から
供給されるクロックパルスを有することを特徴とする装
置。

（６）上記第（３）項において、前記第二発生手段が、
前記第三ビットシーケンスによって表わされるクロック
パルスの数をカウントし且つこの様なカウントが完了す
ると共に前記第二信号を供給するために前記第一クロッ
ク信号源からのクロックパルスを受取るべく接続されて
いる第二カウンート手段を有することを特徴とする装置
。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに柵
々の変形が可能であることはもちろんである。

【図面の簡単な説明】

第１図は本発明の好適実施例を示したブロック線図、第
２図は自動テストシステムにおいてタイミング信号を発
生ずるために本発明の適用を示したブロック線図、第３
図は本発明の別の実施例を示したブロック線図、である
。 （符号の説明） ４０．４２：カウンタ ４４　　　　：ベース遅延メモリ ６０．６２：バーニア遅延装置 ７０．７２：バーニアメモリ ７５　　　：レジスタ １００　　：タイミングエッジ発生器 ２００　　：期間（周期）発生器 ３２０．３３０ニストップ−再スタートオシレータ 図面の浄；Ｉ’ＦＩ内１′ｌ：に変更なし）手続補正書
（ハ）

Claims (1)

【特許請求の範囲】
1. １、所定の時間遅れの後に信号を供給する装置において
   、第一及び第二時間遅れの両方の値のより高次のビット
   のデジタル表示である少なくとも１個の第一ビットシー
   ケンスを格納するためのベース遅延格納手段、前記第一
   時間遅れの値のより低次のビットのデジタル表示である
   少なくとも１個の第二ビットシーケンスを格納するため
   の第一バーニア遅延格納手段、前記第一時間遅れの値に
   対する補正のデジタル表示である少なくとも１個の第一
   オフセットビットシーケンスを格納するための第一オフ
   セット格納手段、前記ベース遅延格納手段へ結合されて
   おり各々が独立スタート信号を受取るべく接続されてお
   り且つ各々が前記第一ビットシーケンスによって表わさ
   れる前記スタート信号を受取った後ある時間においてそ
   れぞれの第一及び第二信号を供給するための第一及び第
   二発生手段、前記第一発生手段からの前記第一信号を受
   取るべく接続されており且つ前記第一バーニア遅延格納
   手段へ接続されており前記第二ビットシーケンスによっ
   て表わされる前記第一信号を受取った後のある時間にお
   いて第一遅延信号を供給するための第一バーニア遅延手
   段、前記第一遅延信号を受取るべく接続されており且つ
   前記第一オフセット格納手段へ接続されており前記第一
   オフセットビットシーケンスによって表わされる前記第
   一遅延信号を受取った後のある時間において最終第一遅
   延信号を供給するための第一オフセット手段、を有する
   ことを特徴とする装置。