JPS6089775A - 自動テスト装置用のテスト期間発生器 - Google Patents

自動テスト装置用のテスト期間発生器

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JPS6089775A
JPS6089775A JP59159456A JP15945684A JPS6089775A JP S6089775 A JPS6089775 A JP S6089775A JP 59159456 A JP59159456 A JP 59159456A JP 15945684 A JP15945684 A JP 15945684A JP S6089775 A JPS6089775 A JP S6089775A
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timing
delay
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バーネル　ジイ・ウエスト
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、大略、自動デスト装置に使用する電子回路に
関するものであって、１更に詳細には、テスト中のデバ
イスに種々のタイミング信号を供給することの可能な幾
つかのテスト期間発生器を有するタイミングサブシステ
ム乃至タイミング副方式に関するものである。
電子回路をテストする為に使用される自動テス１へ装置
においては、電子信号のテストパターンが発生され且つ
テス］〜中のデバイス（電子回路）の選択された入力ピ
ンに印加される。次いで、テスト中のデバイスの出力ピ
ンの状態を検知し、所望の状態と比較して電子回路の機
能性乃至は品質を見極める。自動テスト装置内のテスト
パターンのタイミングを確立する回路は、タイミングサ
ブシステムとして知られている。このタイミングサブシ
ステムは、テスト中のデバイスに正確にタイミング信号
を供給せねばならす、又広範囲のデバイスのタイミング
条件に適合可能である様に充分な柔軟性を有するもので
なＵオしばならない。
従来のタイミングザブシステムは通常一定周波数の結晶
オシレータを使用してタイミング信号を発生させていた
。この様なタイミングサブシステムの柔軟性は制限され
ている。何故ならば、タイミング信号の周波数は、基本
オシレータ周波数の固定した倍数及び約数で決定される
ものだからである。
通常、テストパターンは幾つかのタイミング信号を有し
ており、その各信号は異なった周波数を有している。通
常、大クロック信号を発生して全体的なテスト速度を確
立し、小クロック信号を発生して高周波数のタイミング
信号を確立する。結晶オシレータを使用する従来のタイ
ミングサブシステムは、大クロック信号を分割するハー
ドウェアを使用することによって小クロック信号を与え
ており、従って、小クロック信号を決定する上での柔軟
性が制限されていた。
時折、テスト条件によっては、テスト装置によって発生
されるテストパターンがテスト中のデバイスからの信号
によってトリガされる様にする為に、タイミングサブシ
ステムがテスト中のデバイスの動作と同期していること
が要求される。リセット不能な結晶オシレータを使用す
る従来のタイミングサブシステムは、本質的に、外部事
象に対して同期をとる上で不正確性を有している。この
様な従来の自動テスト装置においては、信号ジッタに対
処する為に外部同期信号を受け取ってから最大エフロツ
ク期間分待機することが通常であった。このことは、１
クロック期間のオーダのタイミングの不正確性を発生さ
せる原因となっている。
成る種のデスト中のデバイスは、タイミング入力として
外部クロック信号を必要とする。従来のタイミングサブ
システムは、通常、外部クロック信号を容易に提供する
ことが不可能であり、従って、別の結晶オシレータを設
けることが普通であった。然し乍ら、この様な構成とす
ると、テストがコスト高となり、又自動テスト装置の操
作における柔軟性が制限される。
”１　従って、自動デスト装置に使用する為の正確で柔
軟性があり高性能のタイミングサブシステムが必要とさ
れている。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し自動テスト装置に使用
する改良されたタイミングサブシステム乃至タイミング
副方式を提供することを目的とする。
本発明の好適な実施形態によれば、テスト中のデバイス
にタイミング信号を供給する幾つかのテスト期間発生器
を有するタイミングサブシステムが提供される。本発明
のタイミングサブシステムは、大期間発生器と、小期間
発生器と、フリーラン期間発生器と、外部同期回路と、
基準ドライバトリガ遅延回路と、信号マルチプレクサと
、幾つかのタイミング発生器とを有している。大、小、
及びフリーランの各期間発生器は、マルチプレクサに種
々のタイミング信号を供給し、該マルチプレクサは選択
的にこれらのタイミング信号をタイミング発生器に接続
させる。中央処理装置（ｃｐｕ）が期間発生器及びタイ
ミング発生器にデータを供給して夫々のタイミング信号
を画定し、又マルチプレクサによって信号の選択を制御
する。大期間発生器によって供給されるタイミング信号
は、全体的なテスト速度を決めるカフロック（メイジャ
−クロック入信号である。小期間発生器は、大クロック
信号によるよりも一層高速のクロック速度を許容する為
に大クロック信号の期間内において複数個の小クロック
（マイナークロック）信号を供給する。大クロック信号
とは独立したタイミング信号はフリーラン期間発生器に
よって発生される。外部同期回路は、デスト中のデバイ
スから大期間発生器へのフィードバックループを与えて
おり、テスト中のデバイスが成るタイミング信号をトリ
ガすることを可能としている。これらのタイミング発生
器は期間発生器によってトリガされるスレーブ装置であ
り、又フォース（駆動）タイミング発生器及び比較タイ
ミング発生器を有している。フォースタイミング発生器
は、テスト中のデバイスに対してタイミング信号を発生
し、一方比較タイミング発生器はピンエレクトロニクス
比較器へタイミング信号を供給する。基準ドライバトリ
ガ遅延回路を大及びフリーラン期間発生器と共に使用し
ており、フォース及び比較タイミング発生器をキャリプ
レー１−即ぢ較正する為の手段を与えている。
前記３個の期間発生器の各々は、交互にタイミング信号
を発生する２個の相互接続されたタイミング間隔発生器
を有している。各タイミング信号を発生する為に２個の
タイミング間隔発生器を設けることによって、隣接する
クロック期間はオーバーラツプすることが可能であり、
その際にタイミング信号を画定する上で柔軟性を与えて
いる。
各タイミング間隔発生器は、中央処理装置によって供給
されるデータに従い時間間隔を画定することが可能であ
る。各タイミング間隔発生器は、停止・再開始オシレー
タと、カウンタと、遅延線バーニアとを有している。開
始信号を受け取ると、このオシレータは停止し再開始し
てそのクロック信号を開始信号と整合させる。この開始
信号によって、更に、中央処理装置からのデータがタイ
ミング間隔発生器内にロードされる。即ち、予め選択さ
れた数字がカウンタ内にロードされ、予め選択された遅
延がバーニア内にロードされる。オシレータクロック信
号がカウンタを、クロック動作させ、該カウンタは予め
選択した数のパルスをカウントした後に信号をバーニア
へ供給する。該バーニアはこの信号を予め選択した遅延
だけ遅延させ、時間間隔の終りを表す別の信号を供給す
る。予め選択した数及び遅延を選択することによって、
時間間隔の長さが特定される。
基準ドライバトリガ遅延回路は、フォース及び比較タイ
ミング発生器を較正する為の手段を与えている。大期間
発生器を使用して２個のタイミング信号、即ちフォース
タイミング発生器によって発生される信号と比較タイミ
ング発生器によって発生される信号、を開始させている
。フォースタイミング発生器は大期間発生器によって直
接トリガされるが、比較タイミング発生器は、基準ドラ
イバトリガ遅延回路及びフリーラン期間発生器を介して
遅延の後間接的に１−リガされる。基準ドライバトリガ
遅延回路を介しての遅延は調節可能であり、各相継ぐタ
イミングサイクルと共に変化する様にプログラムするこ
とが可能である。
以下、添付の図面を参考に本発明の具体的実施の態様に
付いて詳細に説明する。
本発明の好適な実施例は、テスト中のデバイスにタイミ
ング信号を供給する３個の別々の期間発生器を有するタ
イミングサブシステム乃至タイミング副方式である。第
１図に示した如く、タイミングサブシステム１０の３個
の期間発生器は、大期間発生器１２と、／Ｊ％期間発生
器１４と、フリーラン期間発生器１６である。大期間発
生器は、大クロック信号として知られ、全体的なテスト
速度を決定するタイミング信号を発生する。小期間発生
器１４は、大クロック信号よりも高速のクロック速度の
小クロック信号を発生する。大クロック信号とは独立的
なタイミング信号はフリーラン期間発生器によって発生
される。これら３個の期間発生器によって発生されるタ
イミング信号は、単一のマルチプレクサ１８を介して幾
つかのタイミング発生器２０へ供給される。これらのタ
イミング発生器は、フォースタイミング発生器と比較タ
イミング発生器の両方を有している。フォースタイミン
グ発生器は、ビンフォーマツタ・２４を介してデスト中
のデバイス２２ヘタイミング信号を供給し、一方比較タ
イミング発生器はピンエレクトロニクス比較器２５ヘタ
イミング信号を供給する。
ピンエレクトロニクス比較器は、テスト中のデバイスか
ら出力信号を受け取り且つそれを比較タイミング発生器
からのタイミング信号と比較する。
テスト中のデバイスから大期間発生器へのフィー１−ｊ
　ハックループは外部同期回路２６によって与えられて
おり、こ汎によりタイミング信号をデスト中のデバイス
によってトリガすることを可能としている。基準ドライ
バトリガ遅延回路２７が大期間発生器及びフリーラン期
間発生器に接続されており、タイミング発生器を較正す
る為の手段を与えている。中央処理装置Ｍｆ　２８は、
本タイミングサブシステムに対して制御及びデータ管理
機能を提供している。
３個の期間発生器１．２．１．４．、１６の各々は、２
個の相互接続されたタイミング間隔発生器を有している
。開始信号を受け取ると、第１タイミング間隔発生器が
第１時間ゼロ信号と該第１時間ゼロ信号に整合された第
１クロツク信号とを供給する。第１所定時間間隔が経過
すると、第１タイミング間隔発生器が第１転送信号を供
給し、それば第２タイミング間隔発生器から該第］−転
送信号と整合した第２時間ゼロ信号を発生させると共に
、第２時間ゼロ信号に整合した第２クロツク信号を発生
させる。第２所定時間間隔が経過した後に、第２タイミ
ンク間隔発生器が第２転送信号を発生し、それは第１タ
イミング間隔発生器から別の第１時間ゼロ信号及び別の
第１クロツク信号を発生させる。時間ゼロ信号によって
決められるテスト期間はその長さを調節可能であると共
に、オーバーラツプすることが可能である。各期間発生
器の２個の相互接続されたタイミング間隔発生器は、選
択可能な長さ及びオーバーラツプを有する交互のテスト
期間を画定する。
３個の期間発生器１２，１４．１６の回路及び動作は極
めて類似しているが、各期間発生器はタイミングサブシ
ステム１０内において独特な機能を与えている。従って
、期間発生器の各々に付いて別々に説明する。大期間発
生器１２及び外部同期回路２６について第２図及び第３
図を参考に説明する。小期間発生器１４は第４図を参考
に説明し、フリーラン期間発生器１６は第５図を参考に
説明する。信号マルチプレクサ１８及びタイミング発生
器２０は第６図を参考に説明する。基準ドライバトリガ
遅延回路２７は第７図を参考に説明する。
大期間発生器１２の回路は第２図に示しである。
第１タイミング間隔発生器３０は、停止・再開始オシレ
ータ３２と、カウンタ３４と、遅延線バーニア３６とを
有している。オシレータ３２は第１クロツク信号ＡＣＫ
を発生し、それはカウンタ３４のクロック入力端子に供
給されると共にタイミング発生器２０への経路をなす信
号マルチプレクサ１８へも供給される。バーニア３６は
カウンタ３４の出力端子に接続されている入力端子を有
しており、第１転送信号ＡＴＳを発生する。中央処理装
置２８は同期モードレジスタ３８の入力端子に接続され
ると共にカウンタ３４とバーニア３６の両方のデータ入
力端子に接続されている。同期モードレジスタ３８の出
力端子はカウンタ３４のイネーブル入力端子に接続され
ている。本発明の遅延線バーニアは、好適には、遅延線
回路の段階的なタップに接続されたマルチプレクサで構
成する。
種々の遅延の選択はマルチプレクサによって行なう。
同様に、第２タイミング間隔発生器４０は、停止・再開
始オシレータ４２と、カウンタ４４と、遅延線バーニア
４６とを有している。オシレータ４２は第２クロツク信
号ＢＣＫを発生し、それはカウンタ４４のクロック入力
端子に供給されると共に、タイミング発生器２０への経
路を形成する信号マルチプレクサ１８へ供給される。バ
ーニア４６はカウンタ４４の出力端子に接続されている
入力端子を有しており、第２転送信号ＢＴＳを発生する
。中央処理装置２８はカウンタ４４とバーニア４６の両
方のデータ入力端子に接続されている。
同期モードレジスタ３８の出力端子はカウンタ４４のイ
ネーブル入力端子に接続さハている。第１及び第２タイ
ミング間隔発生器の部品は、両方のタイミング間隔発生
器が実質的に同じ態様で動作する様に整合されている。
大期間発生器１２の回路の残部は、中央処理装置２８と
外部同期回路２６からのトリガ信号を受け取ると共に、
第１及び第２タイミング間隔発生器３０及び４０を交互
にトリガする為のトリガ手段を与えている。中央処理装
置が信号ＰＴＲＩＧを発生するか、又は外部同期回路が
信号ＥＴＲＩＧを発生して、テスト手順を開始させる。
ＯＲゲート４８が入力信号としてＰＴＲＮＧとＩ’ｉ　
’「ＩＩ　Ｔ　Ｇとを受け取り、信号ＴＲＩＧをＯＲゲ
ート５０及び５２の入力端子へ供給する。ＯＲゲー１−
５０も又人力信号としてバーニア４６から転送信号ＢＴ
Ｓを受け取る。ＯＲゲート５０の出力端子はＤ型フリッ
プフロップ５４のクロック入力端子に接続されている。
フリップフロップ５４の非反転（Ｑ）出力端子は信号Ａ
ＧＴを発生し、それはクロック信号ＡＣＫを停止し且つ
再開始させる為にオシレータ３２へ供給される。フリッ
プフロップ５４の反転出力端子は遅延線５６の一端に接
続されている。遅延線５６の他方の端部は、バッファ５
８の入力端子に接続されると共に、別の遅延線６０の一
端に接続されている。遅延線６０の他端はフリップフロ
ップ５４のセット入力端子に接続されている。バッファ
５８は第１時間ゼロ信号ＡＴＺを発生し、それは第１タ
イミング間隔発生器３０によって画定される各第１フェ
ーズテスト期間の開始を指定する。信号ＡＴＺはカウン
タ３４及びバーニア３６のロード入力端子に供給され、
中央処理装置からのデータのローディングを開始させる
。信号ＡＴＺも又タイミング発生器２０への経路をなす
信号マルチプレクサ１８へ供給される。
第２タイミング間隔発生器４０はＯＲゲート５２を介し
てトリガされる。ＯＲゲー１−５２はその２つの入力信
号としてバーニア３６から転送信号ＡＴＳとＯＲゲー１
−４８から信号ＴＲＩＧを受け取る。ＯＲゲート５２の
出力端子はＤ型フリップフロップ６４のクロック入力端
子に接続されている。フリップフロップ６４の非反転（
Ｑ）出力端子は信号１３ＧＴを発生し、それはオシレー
タ４２に供給されてクロック信号ＲＣＫを停止し且つ再
開始させる。フリッププロップ６４の反転出力端子は遅
延線６６の一端に接続されている。遅延線６６の他端は
バッファ６８の入力端子に接続されると共に、別の遅延
線７０の一端に接続されている。遅延線７０の他端はフ
リップフロップ６４のセット入力端子に接続されている
。バッファ６８は第２時間ゼロ信号ＢＴＺを発生し、そ
れは第２タイミング間隔発生器４０によって画定される
各第２フェーズテスト期間の開始を指定する。信号１１
ＴＺはカウンタ４４及びバーニア４６のロード入力端子
に供給され、中央処理装置からのデータのローディング
を開始する。信号ＢＴＺも又タイミング発生器２０への
経路をなす信号マルチプレクサ」８へ供給される。信号
ＡＴＺ及びＢＴＺも又ＯＲゲー１−７２の入力端子へ供
給され、該ＯＲゲートは複合１．１゛間ゼロ信号として
信号ＴＺを発生する。信号ＡＣに及びＩＩｃＫはクロッ
クマルチプレクサ７３の入力端子へ供給され、該マルチ
プレクサは信号ＣＫを発生ずる。信号ＣＫは、大期間発
生器のどの部分が動作中であるかということによって信
号ＡＣＫ又はＢＣＫの何れかと等しい。
フリップフロップ７４は第１又は第２タイミング間隔発
生器の何れかをイネーブルさせて初期テスト期間を画定
しその後に２つのタイミング間隔発生器間で交互動作を
行なう。フリップフロップ７４はその非反転（Ｑ）出力
端子において信号ＡＥＮを発生し、且つフリップフロッ
プ５４のＤ入力端子へＡＥＮを供給する。第１タイミン
グ間隔発生器３０がイネーブルされ、信号ＡＥＮが論理
低である場合にトリガ入力信号を受け取る。フリップフ
ロップ７４はその反転出力端子において信号ＢＥＮを発
生し、且つＢＥＮをフリップフロップ６４のＤ入力端子
へ供給する。第２タイミング間隔発生器４０がイネーブ
ルされ、信号ＢＥＮが論理低である場合にトリガ入力信
号を受け取る。信号ＡＴＺはフリップフロップ７４のセ
ット入力端子に供給され、−力信号ＢＴＺはフリップフ
ロップ７４のリセット入力端子に供給される。
第３図は、大期間発生器が内部同期モードで動作中にお
ける種々の信号の間の相関関係を示している。タイミン
グサブシステムが内部同期モードで動作する場合、同期
モードレジスタ３８はカウンタ３４及び４４をイネーブ
ルさせる。第３図において、時間は左から右に増加する
。信号ＴＲＩＧは、正パルスが初期テスト期間を開始さ
せる迄論理低状態である。ＴＲＩＧの正向端がＯＲゲー
ト５０を通過し且つフリップフロップ５４のクロック端
子に入る。信号ＡＥＮが論理低であると仮定すると（第
１タイミング間隔発生器をイネーブルさせる）　、　Ｔ
ＲＩＧの正向端が信号ＡＧＴを論理低状態とさせる。信
号ＡＧＴが論理低状態であると、第１クロツク信号ＡＣ
Ｋのクロックパルスを停止させる。フリップフロップ５
４の反転入力端からの正向パルスは遅延線５６によって
遅延され、次いで信号ＡＴＺにおける圧端としてバッフ
ァ５８から現れる。信号ＡＴＺの圧端はデータをカウン
タ３４及びバーニア３６内にロードさせ、転送信号ＡＴ
Ｓを論理低にリセットし、フリップフロップ７４のセッ
ト入力端子を活性化させる。フリップフロップ７４は、
信号ＡＥＮを論理高にセットし且つ信号ＢＥＮを論理低
にセットすることによって応答する。信号ＡＴＺの圧端
は又信号ＴＺに圧端を発生させる。
ＡＴＺの圧端は初期テスト期間の開始を指定する。
遅延線５６からの圧端は更に遅延線６０によって遅延さ
れ、次いでフリップフロップ５４のセット入力端子を活
性化させる。これが起こると、信号ＡＴＺは論理高に復
帰し、オシレータ３２を再開始させる。遅延線５６及び
６０とフリップフロップ５４を介しての遅延は一定であ
るから、クロック信号ＡＣＫは時間ゼロ信号ＡＴＺの圧
端に関し精密に整合されている。ＡＴＺの圧端からＡＣ
Ｋの再開始迄の既知の遅延を第３図に時間間隔７６とし
て示しである。フリップフロップ５４の反転出力端子か
らの負端が遅延線５６とバッファ５８とを介して伝播し
た後に、信号ＡＴＺは論理低状態へ復帰する。信号ＡＴ
Ｚは論理低状態のままであり、信号ＡＣＫは次の第１フ
ェーズテスト期間の開始迄クロックパルスを発生し続け
る。
第１フエーズテスト期間の開始の後に所定の時間間隔が
経過した後に、第２フ二−ズテスト期間が開始される。
この所定の時間間隔の長さｉｔ、中央処理装置からカウ
ンタ３４及びバーニア３６内にロードされたデータによ
って決定される。第１タロツク信号ＡＣＫが再開始する
と、カウンタ３４はタロツクパルスの割数を開始する。
予め選択した数のクロックパルスを割数した後に、カウ
ンタ３４は遅延線バーニア；３６に信号を供給する。Ａ
−二７３６はこの信号を予め定めた遅延と等しし１量だ
け遅延させ、次いで第１転送信号ＡＴＳを論理高ヘスイ
ッチさせる。信号へ“ｒＳの圧端がＯＲゲート５２を介
して伝播し、フリップフロップ６４のクロック端子に入
る。フリップフロップ６４は信号［ＩＧＴを論理低状態
ヘスイツチさせ、それにより第２クロツク信号ＢＣＫが
停止される。第２時間ゼロ信号ＢＴＺが、遅延線６６及
びバッファ６８を介して伝播した後に、短時間経過後に
正となる。ＢＴＺの圧端は第２フェーズテスト期間の開
始を指定する。信号ｎＴＺの圧端は、データをカウンタ
４４とバーニア４６内にロードさせ、転送信号ＢＴＳを
論理低にリセットし、ブリップフロップ７４のリセット
入力端子を活性化させる。フリップフロップ７４は、信
号ＡＥＮを論理低にセットし、且つ信号ＢＩＥＮを論理
高にセットすることによって応答する。
信号ＢＴＺの圧端は又信号ＴＺ内に圧端を発生させる。
ＢＴＺの圧端は第２フェーズテスト期間の開始を指定す
る。遅延線６６から現れる信号の圧端は更に遅延線７０
によって遅延され、次いでフリップフロップ６４のセッ
ト入力端子を活性化する。これが起こると、信号ＢＧＴ
は論理高に復帰し、オシレータ４２を再開始させる。遅
延線６６及び７０とフリップフロップ６４を介しての遅
延は一定であるので、クロック信号ＢＣＫは時間ゼロ信
号ＢＴＺに精密に整合される。ＢＴＺの圧端からＢＣＫ
の再開始迄の既知の遅延を第３図に時間間隔８２として
示しである。フリップフロップ６４の反転出力端子から
の負端が遅延線６６とバッファ６８とを介して伝播した
後に、信号ＢＴＺが論理低状態に復帰する。
信号１３ＴＺは論理低状態のままであり、信号ＢＣＫは
、次の第２フェーズテスト期間の開始迄、クロックパル
スを発生し続ける。　” 第２フェーズテスト期間の開始後別の所定の時間間隔が
経過した後に、初期の第１フエーズテスト期間が終了し
、別の第１フェーズテスト期間が開始する。この時間間
隔の長さは、中央処理装置からカウンタ４４及びバーニ
ア４６内にロードされたデータによって決定される。第
２クロツク信号ＢＣＫが再開始すると、カウンタ４４は
クロックパルスの計数を開始する。予め選択された数の
パルスを計数した後に、カウンタ４４は信号を遅延線バ
ーニア４６へ供給する。バーニア４６はこの信号を予め
選択した遅延に相当する量だけ遅延させ、次いで第２転
送信号旧“Ｓを論理高へスイッチさせる。信号ＢＴＳの
圧端はＯＲゲート５０を介して伝播し、フリップフロッ
プ５４のクロック端子に入る。フリップフロップ５４は
信号ＡＧＴを論理低状態にスイッチさせ、それにより第
１クロツク信号ＡＣＫが停止される。第１時間ゼロ信号
ＡＴＺが、遅延線５６及びバッファ５Ｂを介して伝播し
た後に、短時間の経過後に正となる。ＡＴＺの圧端は最
初の第１フェーズテスト期間の終端及び次の第１．フェ
端はカウンタ３４及びバーニア３６内に新たなデータを
ロードさせ、転送信号ＡＴＳをリセットし、フリップフ
ロップ７４のセット入力端子を活性化させる。信号ＡＴ
Ｚの圧端は又信号ＴＺ内に圧端を発生させる。
信号ＡＴＺの圧端と信号ＢＴＺの圧端との間の時間間隔
は２つの固定の遅延と１つの選択可能な遅延との和であ
る。上述した如く、信号ＡＴＺの圧端からクロック信号
ＡＣＫの再開始迄の時間間隔７６は遅延線６ｏとフリッ
プフロップ５４を介しての遅延によって固定されている
。時間間隔７８は、クロック信号ＡＣＫの再開始から転
送信号ＡＴＳの圧端の発生器の時間期間に渡る。時間間
隔７８は、カウンタ３４内にロードされた予め定められ
た数に信号ＡＣＫのクロック期間を掛け、且つバーニア
３６内にロードさせた予め選択した遅延に加算したもの
と等しい。従って、時間間隔７８は、選択可能な遅延で
あって、中央処理装置によってカウンタ３４及ヒバ−ニ
ア３６に供給されたデータによって決定される。第２固
定遅延の時間間隔８ｏは、ＯＲゲート５２と、フリップ
フロップ６４と、遅延線６６と、バッファ６８とを介し
ての伝播遅延によって決定される。時間間隔７６．７’
８．８０の和は、信号ＡＴＺの圧端と信号ｎＴＺの圧端
との間の時間間隔と等しい。
同様に、信号ｌ３ＴＺの圧端と信号ＡＴＺの次の圧端と
の間の時間間隔も２つの固定遅延と１つの選択可能な遅
延との和である。時間間隔８２は遅延線７０とフリップ
フロップ６４を介しての固定遅延であり、時間間隔８４
はＯＩ（ゲート５０と、フリップフロップ５４と、遅延
線５６と、バッファ５８を介しての固定遅延である。時
間間隔８６は選択可能な遅延であり、中央処理装置面に
よってカウンタ７１４及びバーニア４６へ供給されたデ
ータによって決定される。時間間隔７６　、７８　、８
０　、８２　。
８４．８６の和は、信号ＡＴＺの正端間の時間間隔によ
って決められる第１フエーズテスト期間の長さと等しい
。従って、第１及び第２フーエーズテスト！■間の各々
の長さは、２個の選択可能な遅延と固定遅延との和によ
って決定される。更に、第］及び第２フェーズテスト期
間の各々の間の相対的なタイミングは１個の選択可能な
遅延と固定遅延との和によって決定される。
第２図に戻って説明すると、外部同期回路２６とその大
期間発生器への接続とが図示されている。
外部同期回路は別のタイミング間隔発生器を有しており
、それは停止・再開始オシレータ９０と、カウンタ９２
と、遅延線バーニア９４とを有している。オシレータ９
０は、第１クロツク信号を発生し、それはカウンタ９２
のクロック入力端子へ供給される。バーニア９４はカウ
ンタ９２の出力端子に接続されている入力端子を有して
おり、トリガ信号ＩＥＴＲＩＧを発生する。中央処理装
置２８は、カウンタ９２とバーニア９４の両方のデータ
入力端子に接続されている。
外部同期回路もトリガ回路を有しており、それはＤ型フ
リップフロップ９６と、２個の遅延線９８及び１００と
、バッファ１０２とを有している。
フリップフロップ９６の非反転出力端子はオシレ−夕９
０の入力端子に接続されており、該オシレーータを停止
させ且つ再開始させる。遅延線９８の一端はフリップフ
ロップ９６の反転出力端子に接続されており、且つその
他端はバッファ１０２の入力端子と遅延線１００の一端
とに接続されている。遅延線１００の他端はフリップフ
ロップ９６のセラ１へ入力端子に接続されている。２つ
の信号がフリップフロップ９６に入力される。即ち、Ｅ
ＸＥＮはイネーブル信号でＤ入力端子に印加され、ＸＴ
ＲＩＧはテスト中のデバイスからのトリガ信号であり、
クロック端子へ印加される。
外部同期回路２６は、本タイミングサブシステムが外部
同期モードで動作する場合に、テスト中のデバイスから
大期間発生器１２へのフィードバックループを与える。
この外部同期回路は、上述した大期間発生器の各１６分
が動作する如く動作し、信号ＸＴＲＴＧを受け取った後
選択した時間遅延の後にＥＴＩｌｌＩＧを発生する。こ
の外部同期回路は信号ＥＸＥＮの論理低状フルによって
イネーブルされる。信号ＸＴＲＩＧの圧端を受け取ると
、フリップフロップ９６の非反転出力がオシレータを停
止させる。遅延線９８及びバッファ１０２を介して伝播
した後に、カウンタは予め選択した数−がロードされ、
バーニアは予め選択された遅延がロードされる。遅延線
１００を介しての付加的な遅延の後に、オシレータは再
開始する。カウンタが予め選択した数迄カウントアツプ
しバーニアが予め選択した遅延だけ遅延した後に、ＥＴ
ＲＩＧが発生される。ＥＴＲＩＧは１個の時間ゼロ信号
の発生及びそれに対応するクロック信号の整合をトリガ
する。外部同期モードにおいては、同期モードレジスタ
３８がカウンタ３４及び４４をディスエーブルさせ、従
って転送信号が発生されて他のタイミング間隔発生器の
動作をトリガすることを防止する。
小期間発生器１４の回路を第４図に示してあり、それは
大期間発生器１２と極めて類似している。
第１タイミング間隔発生器１１０は、停止・再開始オシ
レータ１１２と、カウンタ１１４と、遅延線バーニア１
１６とを有している。オシレータ１１２は第１小クロツ
ク侶号ＭＮＡＣＫを発生し、それはカウンタ１１４のク
ロック入力端子に供給されると共にタイミング発生器２
０への経路をなす信号マルチプレクサ１８へも供給され
る。バーニア１１６はカウンタ１１−４の出力端子へ接
続されている入力端子を有している。中央処理装置２８
はカウンタ１１４及びバーニア１１６の両方のデータ入
力端子に接続されている。
同様に、第２タイミング間隔発生器１２０は、停止・再
開始オシレータ１′２２と、カウンタ１２４と、遅延線
バーニア］−２６とを有している。オシレータ」２２は
第２小クロツク・信号ＭＮＢＣＫを発生し、それはカウ
ンタ１２４のクロック入力端子に供給されると共に、タ
イミング発生器２０への経路をなす信号マルチプレクサ
１８へも供給される。バーニア１２６はカウンタ１２４
の出力端子に接続されている入力端子を有している。中
央処理装置２８はカウンタ１２４とバーニア１２６の両
方のデータ入力端子に接続されている。第１及び第２タ
イミング間隔発生器１−１０及び１２０の構成部品は、
両方のタイミング間隔発生器が実質的に同じ態様で動作
する様に整合されている。両方のバーニア１１６及び１
２６の出力端子はＯＲゲー　ト１１．８の入力端子に接
続されている。小サイクルカウンタ１２８は入力信号と
してＯＲゲート１１８の出力を受け取り、カウンタ１１
４及び１２４のイネーブル入力端へ供給される出力信号
を発生させる。中央処理装置は更に小サイクルカウンタ
のデータ入力端子に接続されている。
小期間発生器１４の回路の残部は、大期間発生器１２か
らのトリガ信号を受け取り且つ第１及び第２タイミング
間隔発生器１１０及び１２０を交互にトリガする為のト
リガ手段を提供している。
大期間発生器からの信号ＴＺはＯＲゲート１３０及び１
３２の入力端子へ供給される。ＯＲゲート１３０は又入
力信号としてバーニア１２６からの出力信号を受け取る
。ＯＲゲート１３０の出力端子はＤ型フリップフロッ゛
ブ１３４のクロック入力端子に接続されている。フリッ
プフロップ１３４の非反転（Ｑ）出力端子は、クロック
信号Ｍ　Ｎ　Ａ　ＣＫを停止させ且つ再開始させる為に
オシレータ１１２へ供給される信号を発生させる。フリ
ップフロップ１３４の反転出力端子は可変遅延線１３６
の一端に接続されている。遅延線」３６の他端はバッフ
ァ１３８の入力端子に接続されると共に別の遅延線１４
０の一端に接続されている。遅延線１４０の他端はフリ
ップフロップ１３４のセット入力端子に接続されている
。バッファ１３８は信号ＭＮＡＴＺを発生するが、これ
は第１小時間ゼロ信号であって、各小弟」フェーズテス
Ｉ−期間の開始を指定する。
信号ＭＮＡ丁Ｚはカウンタ］１４及びバーニア１１６の
ロード入力端子に供給されて、中央処理装置からのデー
タのローディングを開始させる。信号ＭＮＡＴＺは又タ
イミング発生器２０への経路をなす信号マルチプレクサ
１８に１妾続されている。
第２タイミンク間隔発生器］−２０はＯＲゲート１３２
を介して１へリガされる。０１（ゲート１３２は２つの
入力信号としてバーニア１１６からの出力信号と信号Ｔ
Ｚとを受け取る。ＯＲゲート１３２の出力端子はＤ型フ
リップフロップ］−４４のクロック入力端子に供給され
る。フリップフロップ１４４の非反転（Ｑ）出力端子は
、クロック信号ＭＮＢＣＫを停止し且つ再開始する為に
オシレータ］２２へ供給される信号を発生する。フリッ
プフロップ１４４の反転出力端子は遅延線１４６の一端
に接続されている。遅延線１４Ｇの他端はバッファ１４
８の入力端子に接続されると共に別の遅延線コ５０の一
端に接続されている。遅延線１５０の他端はフリップフ
ロップ１４４のセット入力端子に接続されている。バッ
ファ１４８は信号ＭＮＢＴＺを発生し、それは第２小時
間ゼロ信号で、各小第２フェーズテスト期間の開始を指
定する。信号ＭＮＢＴＺはカウンタ１２４及びバーニア
１２６のロード入力端子に供給され、中央処理装置から
のデータのローディングを開始させる。信号ＭＮＢＴＺ
は又タイミング発生器２０への経路をなす信号マルチプ
レクサ１８へも供給される。
フリッププロップ１５２は、第１又は第２タイミング間
隔発生器１１０又は１２０のいずれかをイネーブルさせ
て最初の小テスト期間を画定し、その後に、これら２個
のタイミング間隔発生器の間を交互する。フリップフロ
ップ１５２の非反転（Ｑ）出力端子はフリッププロップ
１３４のＤ入力端子に接続されている。フリツ、プフロ
ツプ１５２の反転出力端子はフリップフロップ１４４の
Ｄ入力端子に接続されている。信号ＭＮＡＴＺｌまフリ
ップフロップ１５２のセット入力端子に接続されており
、信号ＭＮＢＴＺはフリップフロップ１５２の１ノセッ
１−入力端子に接続されている。フリップフロップ１５
２の非反転出力端子が論理低状態にあると、第］−タイ
ミング間隔発生器１１０はイネーブルされてトリガ入力
信号を受け取る。逆に、フリップフロップ１５２の反転
出力端子が論理低状態にあると、第２タイミング間隔発
生器１２０４士イネーブルされてトリガ入力信号を受け
取る。
小期間発生器は、多少の差異があるだけで、基本的に大
期間発生器と同４゛ηに動作する。小期間発生器は大テ
スト信号の期間内において小テスＩ−信号を画定するも
のであるから、小テスト信号の期間は長さがより短い。
このことは、−暦車さな予め選択した数をカウンタ１１
．４及び１２４内にロードすることによって確保される
。別の差異としては、小サイクルカウンタが各小サイク
ルをカウントし、予め選択した数の小サイクルが発生し
た後にカウンタ１１４及び１２４をディスエーブルさせ
る。更に別の差異は、可変遅延線１３６を設けてタイミ
ング間隔発生器１　］、　Ｏ及び１２０の固定遅延時間
を精密にバランスさせる為の手鹸を提供している。
フリーラン期間発生器１６の回路を第５図に示してあり
、それは太及び小期間発生器の両方と極めて類似してい
る。フリーラン期間発生器は、２個の相互接続したタイ
ミング間隔発生器と、スイッチング及びトリガ手段とを
有している。第１タイミング間隔発生器１６０は、停止
・再開始オシレータ１６２と、カウンタ１６４と、遅延
線ノく一ニア１６６とを有している。オシレータ１６２
は第１フリーランクロツク信号ＦＲＡＣＫを発生し、そ
れはカウンタ１６４のクロック入力端子に供給されると
共にタイミング発生器２０への経路をなす信号マルチプ
レクサ１８にも接続されて５Ｎる。ノベ−ニア１６６は
カウンタ１６４の出力端子に接続されている入力端子を
有している。中央処理装置２８はカウンタ１６４とバー
ニア１６６の両方のデータ入力端子に接続されている。
同期モードレジスタ３８の出力端子はカウンタ１６４の
イネーブル入力端子に接続されている。
同様に、第２タイミング間隔発生器１７０は、停止・再
開始オシレータ１７２と、カウンタ１７４と、遅延線バ
ーニア１７６とを有している。オシレータ１７２はフリ
ーラン第２クロツク信号ＦＲＢＣＫを発生し、それはカ
ウンタ１７４のクロック入力端子に供給されると共に、
タイミング発生器２０への経路をなす信号マルチプレク
サ１８へも供給される。バーニア１７６はカウンタ１７
４の出力端子に接続されている入力端子を有している。
中央処理装置２８はカウンタ１゜７４とバーニア１７６
の両方のデータ入力端子に接続されている。
同期モードレジスタ３８の出力端子はカウンタ１７４の
イネーブル入力端子に接続されると共に、ＯＲゲー１−
１．７　ａの入力端子にも接続されている。
第１及び第２タイミング間隔発生器１６０及び］７０の
構成部品は、両方のタイミング間隔発生器が実質的に同
じ態様で動作する様に整合されている。
フリーラン期間発生器１６の回路の残部は、中央処理装
置２８から１〜リガ信号を受け取りタイミング信号の発
生を開始し且つ第１及び第２タイミング間隔発生器１６
０及び１７０を交互にトリガする為のスイッチング及び
トリガ手段を提供している。中央処理装置はＯＲゲート
１７９０入力端子に接続されている。ＯＲゲート１７９
の別の入力端子は基準ドライバトリガ遅延回路２７（第
７図参照）からの遅延同期信号ＤＳを受け取り、その出
力端子はＯＲゲート１８０及び１８２の入力端子に接続
されている。ＯＲゲート１８０も入力信号としてバーニ
ア１７６からの出力信号を受け取る。ＯＲゲ−１−１８
０の出力端子はＤ型フリップフロップ１８４のクロック
入力端子に接続されている。フリップフロップ１８４の
非反転（Ｑ）出力端子は、クロック信号ＦＲＡＣＫを停
止させ且つ再開始させる為の信号をオシレータ１６２へ
供給する６ブリツプフロツプ１８４の反転出力端子は遅
延線１８６の一端に接続されている。遅延線１８６の他
端はバッファ１８８の入力端子に接続されると共に別の
遅延線１９０の一端に接続されている。遅延線１、９０
の他端はフリップフロップ１８４のセット入力端子に接
続されている。バッファ１８８は信号ＦＲＡＴＺを発生
し、それはフリーラン第１時間ゼロ信号であって、各フ
リーラン第１フエーズテスト期間の開始を指定する。信
号ＦＲＡＴＺはカウンタ」６４及びバーニア１ＧＧのロ
ード入力端子に供給され、中央処理装置からのデータの
ローディングを開始させる。信号ＦＲＡＴＺは又タイミ
ング発生器２０への経路をなす信号マルチプレクサ１８
にも接続されている。
第２タイミング間隔発生器１７０はＯＲゲート１８２を
介してトリガされる。ＯＲゲート１８２は中央処理装置
２８及びバーニア１６６から入力信号を受け取る。ＯＲ
ゲートＩ８２の出力端子はＤ型フリップフロップ１９４
のクロック入力端子に接続されている。フリップフロッ
プ１９４の非反転（Ｑ）出力端子は、クロック信号ＦＲ
ＢＣＫを停止させ且つ再開始させる為の信号をオシレー
タ１７２に供給する。フリップフロップ］９４の反転出
力端子は遅延線１９６の一端に接続されている。遅延線
１９６の他端はバッファ１９８の入力端子と別の遅延１
１ｆＡ２００の一端とに接続されている。遅延線２００
の他端はフリップフロップ１９４のセット入力端子に接
続されている。バッファ１９８は信号ＦＲＢＴＺを発生
し、それはフリーラン第２時間ゼロ信号で、各フリーラ
ン第２７エーズテスト期間の開始を指定する。信号ＦＲ
ＢＴＺはカウンタ１７４及びバーニア１７６のロード入
力端子に供給され、中央処理装置からのデータのローデ
ィングを開始させる。信号ＦＲＢＴＺは又タイミング発
生器２ｏへの経路をなす信号マルチプレクサ１８にも接
続されている。
フリップフロップ２０２は、第１又は第２タイミング間
隔発生器１６０又は１７０の何れかをイネーブルさせて
、最初のフリーランテスト期間を画定すると共に、その
後に、本タイミングサブシステムが外部同期モードにあ
る場合に、これら２個のタイミング間隔発生器の間を交
互する。フリップフロップ２０２の非反転（Ｑ）出力端
子はブリップフロップ１８４のＤ入力端子に接続されて
いる。フリップフロップ２０２の反転出力端子はフリッ
プフロップ１９４のＤ入力端子に接続されている。信号
ＦＲＡＴＺはフリッププロップ２０２のセット入力端子
に供給される。信号ＦＲＢＴＺはＯＲゲー１〜１７８の
入力端子に供給される。ＯＲゲート１７８の出力端子は
フリップフロップ２０２のリセット入力端子に接続され
ている。フリップフロップ２０２の非反転出力端子が論
理低状態であると、第１タイミング間隔発生器］６０は
イネーブルされてトリガ入力信号を受け取る。逆に、フ
リップフロップ２０２の反転出力端子が論理低状態であ
ると、第２タイミング間隔発生器１７０がイネーブルさ
れて１−リガ入力信号を受け取る。
フリーラン期間発生４！：’ｊ　ｌ　６は他の２つの期
間発生器とは独立的に動作する。本タイミングサブシス
テムが内部同期モードである場合、同期モードレジスタ
３８がカウンタ３４及び４４をイネーブルさせて大期間
発生器１２をイネーブルさせると共にカウンタ１６４及
び１７４をディスエーブルさせてフリーラン期間発生器
をディスエーブルさせる。外部同期モードにおいては、
大期間発生器がディスエーブルされると共に、フリーラ
ン期間発生器がイネーブルされる。外部同期モードにお
いては、フリーラン期間発生器はテスト中のデバイス２
２へ供給されるタイミング信号を発生すると共に、大期
間発生器が、テスト中のデバイスから外部同期回路２６
を介して大期間発生器゛ヘフィードバックされる信号に
応答して１つの時間ゼロ信号及び整合されたクロック信
号を発生する。
第６図は、信号マルチプレクサ１８と３個のタ　□イミ
ング発生器２０の一部の回路を示している。
付加的なタイミング発生器を設けることが可能であるが
、図示していない。信号マルチプレクサの目的は、３つ
の期間発生器１２，１４．１６からの時間ゼロ及びクロ
ック信号を幾つかのタイミング発生器へ選択的に供給す
ることである。各マルチプレクサ２１０，２１２，２１
４は３つのグループの時間ゼロ及びクロック信号の１つ
をそれと関連するタイミング発生器２１６，２１８，２
２０へ夫々選択的に接続させる。各マルチプレクサは１
２個の入力端子を有しており、これらは信号ＡＴＺ、　
ＡＣＫ、　ＢＴＺ、　ＢＣＫ、　ＭＮＡＴＺ、　ＭＮＡ
ＣＫ、　ＭＮＢＴＺ、　ＭＮＢＣＫ、　ＦＲＡＴＺ、　
ＦＲＡＣＫ、　ＦＲｎＴＺ、　ｌｉ’ｌ＋１１ＧＫ等に
接続される。
各マルチプレクサは又４個の出力端子を有しており、こ
れらは信号φＡＴＺ、φＡＣＫ　、φＢＴＺ、φＢＣＫ
を画定する。例えば、出力信号φＡＴＺは、マルチプレ
クサニよル選択に応シテ、ＡＴＺ、　ＭＮＡＴＺ、　Ｆ
ＲＡＴＺの何れかと等しい。各マルチプレクサの選択は
中央処理装置２８によって制御される。
各機能部ちフンクション発生器は、２対のカウンタと遅
延線バーニアとを有している。カウンタ２２２及びバー
ニア２２４はφＡ対を形成し、カウンタ２２６及びバー
ニア２２８はφＢ対を形成する。カウンタ２２２のクロ
ック入力端子は信号φＡＣにに結合され、カウンタ２２
２のロード入力端子は信号φＡＴＺに結合され、カウン
タ２２２のデータ入力端子は中央処理装置２８のデータ
バス２３０に結合され、カウンタ２２２の出力端子はバ
ーニア２２４に結合される。バーニア２２４は信号φＡ
ＴＺを受け取るべく接続されたロード入力端子とビンフ
ォーマツタ２４に接続された出力端子とを有している。
カウンタ２２６のクロック入力端子は信号φＢＣＫに結
合されており、カウンタ２２６のロード入力端子は信号
φＢＴＺに結合されており、カウンタ２２６のデータ入
力端子は中央処理装置２８のデータバス２３０に結合さ
れており、カウンタ２２６の出力端子はバーニア２２８
に結合されている。バーニア２２８は信号φＢＴＺを受
け取るべく結合されているロード入力端子と。
ビンフォマツタ２４に結合されている出力端子とを有し
ている。
各カウンタ・バーニア対は、期間発生器のカウンタ・バ
ーニア対と同様な方法で時間間隔を画定すべく動作する
。主要な差異は、これらのファンクション発生器はスレ
ーブ装置であって、クロッり信号用に期間発生器のオシ
レータを使用し且つデータロード信号として関連した時
間ゼロ信号を使用する。各ファンクション発生器内の２
個のカウンタ・バーニア対は交互に動作してオーバーラ
ツプしたデスト期間を画定する。ファンクション発生器
のカウンタ及びバーニアに印加される時間ゼロ信号はデ
ータバスからのデータをロードし予め選択した遅延を画
定する。カウンタが予め選択した数迄クロック期間をカ
ウントし、次いで遅延線バーニアがその結果得ら才１．
る信号を予め選択した遅延だけ遅延させる。梁するに、
信号マルチプレクサ１８とタイミング発生器２０は、テ
スト中のデバイスに使用するタイミング信号を画定する
上で広範な柔軟性を与えている。
第７図は基準ドライバトリガ遅延回路２７の回路を図示
している。２つのパラレルチャンネル２５０及び２５２
が設けられてＪ′９す、一方は上昇する端部遅延信号Ｒ
ＥＤを発生さぜる為であり、他方は降下する端部遅延信
号Ｆ　ＩＥ　Ｉ）を発生させるためである。上昇端部チ
ャンネル２５０は、遅延カウンタ２５４と、高分解能バ
ーニア２５６と、遅延メモリ２５８と、遅延プログラム
ステンプカウンタ２６０とを有している。クロック信号
ＣＫがカウンタ２５４のクロック入力端子に印加され、
時間ゼロ信号ＴＺがカウンタ２５４とバーニア２５６の
両方のロード入力端子に印加される。バーニア２５６の
入力端子はカウンタ２５４の出力端子に接続されている
。バーニア２５６の出力端子は上昇端部遅延信号ＲＥＤ
を発生させる。遅延メモリ２５８は、チャンネル２５０
を介しての遅延の長さを画定する為のデータを供給する
為にカウンタ２５４及びバーニア２５６の両方に接続さ
れている。遅延メモリは中央処理装置２８からデータを
受け取る。それは複数個のエントリを包含しており、各
エントリは別箇の遅延時間を画定する。カウンタ２６０
はアドレスポインタとして機能し、遅延メモリ内のどの
エン１−りをカウンタ及びバーニア内にロードすべきか
ということを表わす。カウンタ２６０は各タイミングサ
イクル毎に１７１ドレスだけそのアドレスポインタをイ
ンクリメン）トする能力を有している。トリガ遅延モー
ドレジスタ２６２がその動作モードを選択する為にカウ
ンタ２６０に接続されている。
同様に、降下端部チャンネル２５２は、遅延カウンタ２
６４と、高分解能バーニア２６６と、遅延メモリ２６８
と、遅延プログラムステップカウンタ２７０とを有して
いる。クロック信号ＧＫはカウンタ２６４のクロック入
力端子に印加され、時間ゼロ信号ＴＺはカウンタ２６４
とバーニア２６６＼ の両方のロード入力端子に印加される。バーニア２６６
の入力端子はカウンタ２６４の出力端子に＼　接続され
ている。バーニア２６６の出力端子は降＼ ゛　上端部遅延信号ＦＥＤを発生する。遅延メモリ２６
８は、チャンネル２５２を介しての遅延の長さを画定す
る為のデータを供給すべくカウンタ２６４とバーニア２
６６の両方に接続されている。遅延メモリは中央処理装
置２８からデータを受け取る。
それは、複数個のエン−トリを包含しており、各エン１
−りは別箇の遅延時間を画定する。カウンタ２７０はア
ドレスポインタとして機能し、遅延メモリ内のどのエン
トリをカウンタ及びバーニア内にロードすべきであるか
ということを表す。カウンタ２７０は各タイミングサイ
クル毎にそのアドレスポインタを１アドレスだけインク
リメントする能力を有している。トリガ遅延モードレジ
スタ２６２はその動作モードを選択する為にカウンタ２
７０にも接続されている。
カウンタ２５４とバーニア２５６、及びカウンタ２６４
とバーニア２６６は、タイミング発生器のものと同様な
スレーブユニットを形成している。
然し乍ら、バーニア２５６と２６６は高分解能バーニア
であり、好適には、高精度を与える為にリニアランプ発
生器及び比較器とを有している。各カウンタ・バーニア
対は、信号ＴＺによって１〜リガされ、且つトリガパル
スを受け取った後でプログラムされている遅延の後に出
力パルスを発生する。
信号ＲＥＤ及びＦＥＤは遅延同期マルチプレクサ２７２
に供給され、該マルチプレクサはＲＥＤ又はＦＥＤの何
れかの等しい遅延された同期信号ＤＳを発生する。
概して、基準ドライバトリガ遅、延回路はシステムキャ
リプレーションにおいて使用する基準信号を提供する。
基準ドライバ１−リガ遅延回路の１動作モードはタイミ
ング発生器２ｏのキャリブレーション用に使用されてい
る。この動作モードにおいては、基準ドライバトリガ遅
延回路は大期間発生器とフリーラン期間発生器と関連し
て動作し、フォース（駆動）及び比較タイミング発生器
をキャリプレートする。フォースタイミング信号及び比
較タイミング信号の両方が大期間発生器によって発生さ
れる信号ＴＺ及びＣＫによって開始される。
フォースタイミング信−〕は信号ＴＺ及びＣＫによって
直接的に開始され、且つピンフォマッータ２４を介して
、テス１へ中のデバイス２２及びピンエレクトロニクス
比較器２５へ送られる。
比較タイミング信号は信号ＴＺ及びＣＫによって間接的
に開始される。基！（＋！ドライバトリガ遅延回路は、
信号ＴＺのパルスを受け取った後プログラムされている
遅延の後に遅延された同期信号ＤＳを発生する。信号Ｄ
Ｓは、マルチプレクサ２７２の選択によって、上昇端部
遅延信号ＲＥＤか又は降下端部遅延信号ＦＥＤの何れか
と等しい。信号ＤＳはフリーラン期間発生器をトリガし
てオシレータ１６２（第５図）を停止させ且つ再開始さ
せてフリーランクロック信号ＦＲＡＣＫを発生させると
共に、フリーラン時間ゼロ信号ＦＲＡＴＺを発生させる
。最初の同期モードにおいて、同期モードレジスタが動
作状態にセラ１へされる。これはフリーランカウンタ１
６４及び１７４をディスエーブルさせ、断続的にフリッ
プフロップ２０２をリセットする。その結果、信号ＤＳ
は、オシレータ１７２でなくオシレータ１６２を常にト
リガする。次いで、信号ＦＲＡＣＫ及びＦＲＡＴＺは比
較タイミング発生器をトリガして比較タイミング信号を
発生する。次いで、この信号はピンエレクトロニクス比
較器へ供給され、テスト中のデバイスから受け取られた
フォースタイミング信号と比較される。
基準ドライバトリガ遅延回路の１特徴は、タイミング発
生器を較正即ちキャリプレートする上で特に有効である
。遅延メモリは複数個のエントリを包含しており、各エ
ントリは別箇の遅延時間を画定しており、且つ遅延プロ
グラムステップカウンタは一連のタイミングサイクルに
おける一連の遅延時間をアドレスすることが可能である
ということを説明した。一連の遅延時間であってその各
々が相継いでその長さが多少長くなるか又は短くなるも
のを遅延メモリ内にロードさせると、一連の比較タイミ
ング信号でその各々がフォースタイミング信号に関して
多少スキューしている信号が一連のタイミングサイクル
に渡って発生される。
フォースタイミング信号をブラッケトすることにより、
比較タイミング信号と相対的なそのタイミングを正確に
決定することが可能である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこ４しら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図は本発明の好ｉＩ！１な実施例に基づく３個のテ
スト期間発生器を具備したタイミングサブシステムのブ
ロック線図、第２図は第１図のタイミングサブシステム
において使用される大期間発生器と外部同期回路の概略
図、第３図は第２図の大期間発生器によって発生される
タイミング信号を示したタイミング線図、第４図は第１
図のタイミングサブシステムにおいて使用される小期間
発生器の概略図、第５図は第１図のタイミングサブシス
テムにおいて使用されるフリーラン期間発生器の概略図
、第６図は第１図のタイミングサブシステムにおいて使
用される信号マルチプレクサと幾つかのタイミング発生
器の概略図、第７図は第１図のタイミングサブシステム
において使用される基準ドライバトリガ遅延回路の概略
図、である。 （符号の説明） １０：　タイミングサブシステム １２：　大期間発生器 １４：　小期間発生器 １６：　フリーラン期間発生器 １８：　信号マルチプレクサ ２０：　タイミング発生器 ２２：　テス］〜中のデバイス ２４：　ピンフオマツータ ２５：　ピンエレク１〜ロニクス比較器２６：　外部同
期回路 ２７　：　にｕ準ドライバトリガ遅延回路２８：　中央
処理装置 特許出願人　フェアチアイルド　カメラアンド　インス
トルメント コーポレーション 手続補正帯 昭和５９年１０月２３日 特許庁長官　志　賀　学　殿 １、事件の表示　昭和５９年　特　許　願　第１５９４
５６号２、発明の名称　自動テスト装置用のテスト期間
発生器３、補正をする者 事件との関係　特許出願人 ４、代理人 ５、補正命令の日付　自　発

Claims (1)

  1. 【特許請求の範囲】 １、　選択した時間間隔を持ったタイミング信号を発生
    し且つ前記タイミング信号をタイミング発生器に供給す
    るタイミング装置において、第１組のタイミング信号を
    発生する大期間発生器が設けられており、前記第１組の
    タイミング信号は大テスト期間の境界を表す大時間ゼロ
    信号を有すると共に大クロック信号を有しており、前記
    大クロック信号は各大テスト期間の開始と整合されてお
    り且つ前記大テスト期間の各々の長さは選択可能であり
    、前記大期間発生器に接続されており第２組のタイミン
    グ信号を発生する小期間発生器が設けられており、前記
    第２組のタイミング信号は小テスト期間の境界を表す小
    時間ゼロ信号を有すると共に小クロック信号を有してお
    り、前記小クロック信号は各小テスト期間の開始と整合
    されており、大テスト期間内の全ての前記小テスト期間
    は選択された長さに等しく且つ大テスト期間の開始と整
    合しており、前記大及び小期間発生器に接続され前記タ
    イミング発生器に選択されたタイミング信号を供給する
    信号選択手段が設けられていることを特徴とする装置。 ２、特許請求の範囲第１項において、前記大期間発生器
    は第１及び第２タイミング間隔発生器を有しており、前
    記第１及び第２タイミング間隔発生器は相互接続される
    と共に各々が交互の大テスト期間に刻して前記大時間ゼ
    ロ及びクロック信号を発生することを特徴とする装置。 ３、特許請求の範囲第２項において、前記小期間発生器
    が第３及び第４タイミング間隔発生器を有しており、前
    記第３及び第４タイミング間隔発生器は相互接続される
    と共に各々が交互の小テスト期間に対して前記小時間ゼ
    ロ及びクロック信号を発生することを特徴とする装置。 ４、特許請求の範囲第１項乃至第３項の内の何れか１項
    において、前記信号選択手段が前記大及び小期間発生器
    からの前記タイミング信号をグ受け取り且つ前記タイミ
    ング発生器へ選択されたタイミング信号を供給する様に
    接続されたマルチプレクサを有することを特徴とする装
    置。 ５、特許請求の範囲第１項乃至第４項の内の何れか」項
    において、第３組のタイミング信号を発生するフリーラ
    ン期間発生器が設けられており、前記第３組のタイミン
    グ信号１号はフリーラン期間の境界を表すフリーラン時
    間ゼロ信号を有すると共にフリーランクロック信ｉ′Ｓ
    ・を有しており、前記フリーランクロック信号は各フリ
    ーラン期間の開始と整合されると共に前記フリーラン期
    間の長さは選択可能であることを特徴とする装置。 ６、　特許請求の範囲第５項において、前記フリーラン
    期間発生器は第５及び第６タイミング間隔発生器を有し
    ており、前記第５及び第６タイミング間隔発生器は相互
    接続されると共にその各々が交互のフリーラン期間に対
    して前記フリーラン時間ゼロ及びクロック信号を発生さ
    せることを特徴とする装置。 ７、特許請求の範囲第１項乃至第６項の内のする為の外
    部同期遅延回路が設けられており、前記外部同期遅延回
    路は第７タイミング間隔発生器を有しており、それは外
    部トリガ信号を受け取ると共に選択した遅延の後に前記
    大期間発生器へ開始信号を供給する様に動作可能、であ
    ることを特徴とする装置。 ８、　タイミング信号を発生する期間発生器回路におい
    て、第１時間ゼロ信号と第１クロツク信号と第１転送信
    号とを供給することによって第１フエーズテス１へ期間
    を画定する第１タイミング間隔発生器が設けられており
    、前記第１時間ゼロ信号は第１トリガ信号を受け取った
    後に固定時間を発生し且つ各前記第１フエーズテスト期
    間の開始を画定し、前記第１クロツク信号は一定周波数
    を有すると共に各前記第１フエーズテスト期間の開始と
    整合されており、前記第１転送信号は各前記第１フエー
    ズテスト期間の開始の後に選択された量だけ遅延され、
    第２時間ゼロ信号と第２クロツク信号と第２転送信号と
    を供給することによって第２フ二−ズテスト期間を画定
    する第２タイミング間隔発生器が設けられており、前記
    第２時間ゼロ信号は第２トリガ信号を受け取った後しこ
    固定時間を発生し且つ各前記第２フエーズテスト期間の
    開始を画定し、前記第２クロツク信号は一定周波数を有
    すると共に各前記第２フエーズテスト期間の開始と整合
    されており、前記第２転送信号は各前記第２フェーズテ
    スト期間の開始の後に選択された量だけ遅延され、前記
    第１及び第２トリガ信号を交互に発生させる為に前記第
    １及び第２タイミング間隔発生器に接続されてしするト
    リガ手段力へ設けられており、前記トリガ手段は外部開
    始信号の受領に応答して最初の第１トリガ信号を発生す
    る様に動作可能であると共に、その後、交互に、前記第
    １転送信号の受領に応じて前記第２トリガ信号と前記第
    ２転送信号の受領に応じて前記第１トリガ信号とを発生
    する様に動作可能であることを特徴とする装置。 ９、　特許請求の範囲第８項において、前記第１及び第
    ２タイミング間隔発生器は夫々前記第１及び第２クロツ
    ク信号を発生すると共に整合させる第１及び第２停止・
    再開始オシレータを有しており、前記第１停止・再開始
    オシレータは各前記第１フエーズテスト期間の開始時に
    停止され旧つ再開始され、前記第２停止・再開始オシレ
    ータは各前記第２フエーズテスト期間の開始時に停止さ
    れ且つ再開始されることを特徴とする装置。 １０、特許請求の範囲第９項において、前記第１タイミ
    ング間隔発生器は更に前記第１クロツク信号によってク
    ロック動作される第１カウンタと、前記第１転送信号を
    発生する為に前記第１カウンタの出力端に接続された第
    １遅延バーニアとを有しており、前記第１転送信号は前
    記第１カウンタが予め選択した数からゼロへカウントダ
    ウンした後で且つ前記遅延バーニアを介しての予め選択
    した遅延の後に発生され、前記第２タイミング間隔発生
    器は更に前記第２クロツク信号によってクロック動作さ
    れる第２カウンタと、前記第２転送信号を発生させる為
    に前記第２カウンタの出力端に接続した第２遅延バーニ
    アとを有しており、前記第２転送信号は前記第２カウン
    タが予め選択した数からゼロヘカウン１〜ダウンされた
    後で且つ前記遅延バーニアを介しての予め選択した遅延
    の後に発生されることを特徴とする装置。 １１、特許請求の範囲第９項又は第１０項において、ｎ
    ）Ｉ記１〜リガ手段が夫々前記第１及び第２タイミング
    間隔発生器に接続されている第１及び第２フリツプフロ
    ツプを有しており、前記第１フリツプフロツプは前記第
    １オシレータを再開始させるべく接続された非反転入力
    端子を有すると共に前記第２転送信号を受（づ取る接続
    されたクロック入力端子を有しており、前記第１フリツ
    プフロツプの反転出力端子は前記第１時間ゼロ信号を発
    生する様に動作可能であり、前記第２フリツプフロツプ
    は前記第２オシレータを再開始すべく接続された非反転
    出力端子を有すると共に前記第１転送信号を受け取るべ
    く接続されたクロック入力端子を有しており、前記第２
    フリツプフロツプの反転出力端子は前記第２時間ゼロ信
    号を発生する様に動作可能であることを特徴とする装置
    。 １２、特許請求の範囲第１１項において、前記第１時間
    ゼロ信号は前記第１フリツプフロツプの前記反転出力端
    子からの信号を第１遅延線を介して遅延させることによ
    って発生され、且つ前記第２時間ゼロ信号は前記第２フ
    リツプフロツプの前記反転出力端子からの信号を第２遅
    延線を介して遅延させることによって発生されることを
    特徴とする装置。 １３、特許請求の範囲第１２項において、前記第１遅延
    線の遅延はその長さを調節可能であり、前記第１及び第
    ２タイミング間隔発生器の全伝播遅れをバランスさせる
    様に選択されることを特徴とする装置。 １４、第」及び第２タイミング発生器を較正するタイミ
    ング装置において、前記タイミング発生器は夫々第１−
    及び第２時間ゼロ及びクロック信号を受け取り且つ前記
    第１及び第２時間ゼロ信号を受領した後で第１及び第２
    遅延の後に第］−及び第２タイミング信号を発生させる
    ように動作可能であり、第１時間ゼロ信号及び第１クロ
    ツク信号を発生する第１手段が、没けられており、前記
    第１時間ゼロ及びクロック信号を受け取る様に接続され
    ており前記第１時間ゼロ信号の受領後プログラムした遅
    延の後に遅延された同期信号を発生するプログラム可能
    な遅延手段が設けられており、前記遅延された同期信号
    の受領後で固定遅延の後に第２時間ゼロ信号と第２クロ
    ツク信号とを発生する第２手段が設けられており、前記
    第１遅延及び前記プログラム可能な遅延と前記固定遅延
    と前記第２遅延との和の間の差が較正エラーの値である
    ことを特徴とする装置。 １５、特許請求の範囲第１４項において、前記プログラ
    ム可能な遅延手段が前記第１クロツク信号を受け取る様
    に配設されたカウンタと、前記カウンタに接続され前記
    遅延された同期信号を供給可能なバーニアと、前記カウ
    ンタと前記バーニアに接続され各々がプログラム可能な
    遅延を特定する複数個のエン１−りを包含する遅延メモ
    リと、前記遅延メモリに接続され前記複数個のエントリ
    の１つをアドレスすることによってプログラム可能な遅
    延を選択するメモリアドレッシング手段とを有すること
    を特徴とする装置。 １６、特許請求の範囲第１５項において、前記メモリア
    ドレッシング手段が前記タイミング装置の相継ぐサイク
    ルにおける連続するエントリをアドレスずべく動作可能
    なカウンタを有することを特徴とする装置。 １７、特許請求の範囲第１４項乃至第１６項の内のいず
    れか１項において、前記第１手段は前記第１タロツク信
    号を前記第１時間ゼロ信号に関して整合させる為の停止
    ・再開始オシレータを有することを特徴とする装置。 １８、特許請求の範囲第１４項乃至第１７項の内の何れ
    か１項において、前記第２手段は前記第２クロツク信号
    を前記第２時間ゼロ信号に関して整合させる為の停止・
    再開始オシレータを有することを特徴とする装置。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60229521A (ja) * 1984-04-27 1985-11-14 Sony Tektronix Corp デジタル信号遅延回路
CN86101621A (zh) * 1985-08-01 1987-01-28 约翰弗兰克制造公司 改进的电子电路标记图形分析仪
GB2187005B (en) * 1986-02-21 1990-07-18 Cirrus Designs Limited Timing system for a circuit tester
JPH0697256B2 (ja) * 1986-04-14 1994-11-30 株式会社アドバンテスト Ａｃレベル校正装置
US4779221A (en) * 1987-01-28 1988-10-18 Megatest Corporation Timing signal generator
CA1281385C (en) * 1987-02-09 1991-03-12 George William Conner Timing generator
US4837521A (en) * 1987-07-02 1989-06-06 Schlumberger Systems & Services, Inc. Delay line control system for automatic test equipment
US4833695A (en) * 1987-09-08 1989-05-23 Tektronix, Inc. Apparatus for skew compensating signals
US4890270A (en) * 1988-04-08 1989-12-26 Sun Microsystems Method and apparatus for measuring the speed of an integrated circuit device
JP2719684B2 (ja) * 1988-05-23 1998-02-25 株式会社アドバンテスト 遅延発生装置
GB2234371A (en) * 1989-07-07 1991-01-30 Inmos Ltd Clock generation
US5045782A (en) * 1990-01-23 1991-09-03 Hewlett-Packard Company Negative feedback high current driver for in-circuit tester
DE4110340C2 (de) * 1990-04-16 1993-11-25 Tektronix Inc Aktive ansteuerbare digitale Verzögerungsschaltung
JP2813237B2 (ja) * 1990-06-08 1998-10-22 株式会社アドバンテスト Ｉｃ試験用クロック遅延時間の設定方法
US5225772A (en) * 1990-09-05 1993-07-06 Schlumberger Technologies, Inc. Automatic test equipment system using pin slice architecture
US5212443A (en) * 1990-09-05 1993-05-18 Schlumberger Technologies, Inc. Event sequencer for automatic test equipment
EP0539831B1 (en) * 1991-11-01 1998-06-03 Hewlett-Packard Company Pseudo-NMOS programmable capacitance delay element
FR2696061B1 (fr) * 1992-09-22 1994-12-02 Rainard Jean Luc Procédé pour retarder temporellement un signal et circuit à retard correspondant.
CA2127192C (en) * 1993-07-01 1999-09-07 Alan Brent Hussey Shaping ate bursts, particularly in gallium arsenide
US5566188A (en) * 1995-03-29 1996-10-15 Teradyne, Inc. Low cost timing generator for automatic test equipment operating at high data rates
JPH07244122A (ja) * 1995-08-31 1995-09-19 Advantest Corp 半導体試験装置用遅延補正回路
US5982827A (en) * 1997-05-14 1999-11-09 Hewlett-Packard Co. Means for virtual deskewing of high/intermediate/low DUT data
KR20010050814A (ko) 1999-10-01 2001-06-25 하이든 마틴 소스 동기 신호의 검사 방법 및 장치
GB2371116B (en) * 2001-01-11 2004-10-20 Schlumberger Technologies Inc Test method and apparatus for source synchronous signals
JP4952046B2 (ja) * 2006-04-29 2012-06-13 富士通株式会社 モジュール試験装置、モジュール試験方法およびモジュール試験プログラム
JP4735976B2 (ja) * 2006-05-24 2011-07-27 横河電機株式会社 電源装置およびこれを用いた半導体試験システム
US8295182B2 (en) 2007-07-03 2012-10-23 Credence Systems Corporation Routed event test system and method
US9772636B2 (en) * 2012-06-26 2017-09-26 Analog Devices, Inc. Power supply control
CN107065519B (zh) * 2016-12-08 2020-01-14 浙江工业大学 一种pmu反馈控制信号预处理方法
CN111448464A (zh) * 2017-12-09 2020-07-24 深圳市丹砂科技有限公司 用于生物医学测量的电流传感器
DE102018106669A1 (de) 2018-03-21 2019-09-26 Plöckl Gmbh & Co. Industrieoptik Kg Fräsadapter für einen Werktisch
KR102512985B1 (ko) * 2018-06-12 2023-03-22 삼성전자주식회사 반도체 장치를 위한 테스트 장치 및 반도체 장치의 제조 방법
KR102570959B1 (ko) * 2018-09-18 2023-08-28 에스케이하이닉스 주식회사 집적 회로
US10972063B2 (en) * 2018-10-17 2021-04-06 Analog Devices Global Unlimited Company Amplifier systems for measuring a wide range of current
CN112305398A (zh) * 2019-08-01 2021-02-02 富港电子（东莞）有限公司 自动化电路板测试系统及其方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4044244A (en) * 1976-08-06 1977-08-23 International Business Machines Corporation Automatic tester for complex semiconductor components including combinations of logic, memory and analog devices and processes of testing thereof
US4099668A (en) * 1976-10-29 1978-07-11 Westinghouse Electric Corp. Monitoring circuit
US4092589A (en) * 1977-03-23 1978-05-30 Fairchild Camera And Instrument Corp. High-speed testing circuit
US4165490A (en) * 1977-12-19 1979-08-21 International Business Machines Corporation Clock pulse generator with selective pulse delay and pulse width control
US4330750A (en) * 1979-03-13 1982-05-18 International Computers Limited Variable delay circuits
US4354268A (en) * 1980-04-03 1982-10-12 Santek, Inc. Intelligent test head for automatic test system
US4488297A (en) * 1982-04-05 1984-12-11 Fairchild Camera And Instrument Corp. Programmable deskewing of automatic test equipment

Also Published As

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