JPS6089774A - 最小メモリを使用した自動テスト方式における信号タイミング装置の制御 - Google Patents

最小メモリを使用した自動テスト方式における信号タイミング装置の制御

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JPS6089774A
JPS6089774A JP59159455A JP15945584A JPS6089774A JP S6089774 A JPS6089774 A JP S6089774A JP 59159455 A JP59159455 A JP 59159455A JP 15945584 A JP15945584 A JP 15945584A JP S6089774 A JPS6089774 A JP S6089774A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、集積回路をテストする為の自動テスト装置及
びこの様な装置における信号タイミング装置の１；ＩＪ
御に関するものである。特に、本発明は自動テスト装置
における所望の時間電気信号を遅延させる装置の制御に
関するものである。
集積回路をテストする為の自動テス１へ方式は公知であ
り、半導体業界全体にわたり使用されている。この様な
テスト方式において、テスト中の半導体装置に励起信号
パターンを与え、その結果得られる出力状態をモニタし
且つ解析してそのテスト中の装置の機能性及び／又は品
質を判断する。
集積回路技術が発展すると共に、この様な自動テスト方
式の製造業者等は高精度で益々複雑化し極めて高速の回
路をテストする能力を提供することが必要とされる。こ
の様なテスト方式において。
テスト結果の有効性を確保する為に、タイミング系はテ
スト中の装置において予め定めた時間に正確に入力信号
遷移及び出力ストローブ信号を発生させねばならない。
この様な方式における更に複雑なファクタとしては、テ
スト中の装置の端子へ供給されるか又はそこから受け取
られる信号は、その方式の回路を介して多くの異なった
経路を通過するということである。異なった経路は異な
った伝播遅れを有しているので、供給されたテスト信号
パターン及び検知された出力信号を有効に解釈する為に
は、これらの伝播遅れを補正せねばならない。
従来のテスト方式においては、手動により調節可能なポ
テンシオメータを使用することによって伝播の差異を補
償していた。この様なポテンシオメータの調節は時間が
かかり且つ高価な作業であった。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消することを目的とする。
テストンステム乃至方式において信号のタイミングを制
御する一層経済的で且つ能率的な方法においては、テス
トンステム及びナスト中の回路の特性によって必要とさ
れる方法で信号のタイミングを調節可能であることが必
要とされる。本願の優先権の基礎となっている米国特許
出願と同時に出願された「自動テスト方式における信号
のタイミングを動的に制御する方法及び装置」という名
称の本願出願人の出願に係る米国特許出願においては、
自動テスト方式における信号のタイミングを制御する為
の動的に制御可能な方式が開示されている。その出願に
開示されている方式は、電気信号を制御しながら遅延さ
せる装置を提供しており、その装置を介して通過する信
号のタイミングを″微調整”するカスケード連結段を有
している。本願に開示する方式は、前記出願に開示され
ているカスケード段を制御する装置を？ 提供するものであり一特にカスケード構成とされたタイ
ミング要素に対し制御信号を供給することによって行な
うことを特徴とするものである。
本発明の好適実施形態においては、所望の時間に信号を
供給する装置が、第１制御信号及び第２制御信号に応答
して第１信号を発生する手段と、前記第１信号を受け取
り且つ第３制御信号によって決定される量だけそれを遅
延させるべく接続されている第１遅延手段と、一層下位
の桁のビットを含む為に最大桁ビットから延在する少な
くとも１連のビットをストアするベース遅延メモリであ
って前記第１制御信号を供給すべく接続されているベー
ス遅延メモリと、前記一層下位の桁のピッ１−と同じ累
乗のピッ１−から最小桁のビットへ延在する少なくとも
一連のピッ１−をストアする第１バーニアメモリであっ
て前記一層下位のビットに応答して前記第１発生手段に
前記第２制御信号を供給し且つ前記第１遅延手段に第３
制御信号を供給すべく接続されている第１バーニアメモ
リとを有することを特徴とする装置。
好適実施例においては、＋”ｊｌ記第１発生手段は２０
ピッＩ−幅のベース遅延メモリによって制御されるカウ
ンタである。第１バーニアメモリは］１ビット幅メモリ
であって、その最大桁ビットは２０ピッＩ−幅のベース
遅延メモリの最小桁ビットと同一の桁位置を有している
。第１制御信号は２０ビット幅のベース遅延メモリの内
容の関数であり、一方第３制御信号はバーニアメモリの
１０個の最小桁ビットの内容の関数である。第２制御信
号はバーニアメモリの最大桁ビットの内容によって決定
される。
本発明は、各信号タイミング経路がそれ自身の専用メモ
リを有する場合に必要とされるよりも著しく少ないメモ
リ手段を使用して複数個の信号タイミング経路を制御す
ることを可能とするので特に有効である。
以下、添付の図面を参照して本発明の具体的実施の態様
に付いて詳細に説明する。
第１図に示した装置は、極めて高精度で自動テスト方式
によって精密に制御可能な所望の時間において第１遅延
信号及び第２遅延信号を発生させる技術を提供している
。従って、図示した本方式は、第１遅延信号と第２遅延
信号とが通過した経路における伝播の差異を補償するこ
とを可能としている。図示した装置においては、カウン
タ４０及び４２の各々が２０ピッ１〜幅ベース遅延メモ
リ４４内にストアされているデータによって制御される
。メモリ４４は、信号に与えられる遅延の″大体の″大
きさに関する情報、即ち時間遅れの値のデジタル表示の
一層」二位の桁のビット、を有している。この情報は、
バス４６を介してカウンタ４０へ送られると共にバス４
８を介してカウンタ４２へ送られる。ベース遅延メモリ
４４から供給される情報に応答し、且つ配線５４及び５
６上で夫々受は取られる信号按分してイネーブルされる
と、カウンタ４０及び４２は夫々配線５０及び５２上に
出力信号を供給する。これらのカウンタからの出力信号
の実際のタイミングは、カウンタへ供給される１個又は
それ以上のクロック信号によって決定される。事実−１
−、カウンタが信号経路を制御して適宜の時間にタイミ
ング信号を通過させる。
カウンタ４０及び４２からの出力信号はバーニア遅延装
置６０及び６２によって夫々受は取られる。各バーニア
遅延装置６０及び６２は、バーニアメモリ７０及び７２
の内容によって決定される時間だけ夫々の入力配線５０
及び５２上で受け取られた信号を遅延させる。これらの
各メモリの内容はテストシステムコンピュータからのデ
ータによって決定される。各バーニアメモリは所望の″
深さ″とすることが可能、即ち一連のテスト方式操作に
おいて課される時間遅れに対する情報を有することが可
能である。バーニアメモリはバス７１及び７３を介して
バーニア信号遅延装置６０及び６２と通信を行なう。各
バーニア遅延装置６０及び６２は、配線７１及び７３上
に供給される情報によって決定される時間だけ入力配線
５０及び５２上で受け取られる信号を遅延させる。バー
ニアデスキュー（＠正）要素６０及び６２が動作する特
定の方法は、前記した「自動テスト方式における信号の
タイミング９動的に制御する方法及び装置」という名称
の出願に詳細に開示されている。その出願においては、
４個のデスキュー要素をカスケード結合させて信号タイ
ミングの広範な正確な制御を提供している。これら結合
された４個の要素は本明細書ではバーニア遅延デスキュ
ー要素と呼びカウンタとの区別を明確にするが、これら
のバーニア装置はその他の公知の装置とすることが可能
であり、所望の数のカスケード構成とすることが可能で
ある。最終的の正確に遅延された信号が、図示した如く
、配１ＩｆＡ６１及び６３上を任意の所望の装置へ供給
される。好適実施例においては、配線６］−及び６３上
の信号は同じ信号の２つの位相である。
特に本発明装置の利点として、単一のベース遅延メモリ
４４を使用して多くの信号経路を制御することが可能で
あり、別のバーニアメモリを個々の信号経路に対して使
用してそこの信号のタイミングを精密に制御することが
可能であるということである。第１図に示した実施例に
おいては、ベース遅延メモリを使用して２個のカウンタ
４０及び４２、従って２個の信号経路を制御しているが
、所望の数のカウンタ及び信号経路を制御することが可
能であり、その究極的な数はベース遅延メモリ４４内に
ストアされているビットの桁の範囲内の時間において遅
延信号が所望とされる信号経路の数のみに依存する。
バーニアメモリ７０及び７２は最大桁ビット７５及び７
７を夫々有しており、それらはベース遅延メモリ４４の
最小桁ビットの桁の複製である。
本明細書において複製という用語は、ベース遅延メモリ
４４の最小桁ビットの大きさを複製することを意味して
おり、必ずしもベース遅延メモリ４４の最小桁ビット４
５の実際の内容を複製することを意味するものではない
。例えば、第１図に示した特定の実施例においては、補
正メモリ７０及び７２のピッ１へ７５及び７７は、メモ
リ４４の最小桁ビット４５と同じく、２１０を表す。即
ち、ビットレジスタ７５における論理１はＩＸ２’−’
を表し、一方、レジスタ４５内における論理○は０×２
１０を表す。同様に、レジスタ４５内における１も又Ｉ
Ｘ２”を表し、Ｏはｏ　Ｘ　２１１１を表す。このよう
に、補正メモリ７０の１０ビツトからのキャリーはベー
ス遅延メモリ４４内には伝播されないが、レジスタ７５
内に伝播されてその中にベース遅延メモリ４４における
最小桁ビット４５と同じ２の累乗のエキストラ最小桁ビ
ットとしてストアされる。本発明の幾つかの実施例にお
いては、ビットの桁位置が非二進化方法でバーニアを制
御することが可能であり、即ち成るビットは次の下位の
桁のビットの遅れの２倍の遅れを与えるものではない。
第１図に示した装置は以下の如く動作する。デストシス
テムコンピュータからのデータは、バス８０を介してベ
ース遅延メモリ４４内にロードされ、バス８１を介して
バーニアメモリ７０内にロードされ、バス８２を介して
バーニアメモリ７２内にロードされる。典型的には、こ
れらの各メモリは多くのビット深さを有しており、各ビ
ットの″行″は特定のテストに対する所望の遅れを表し
ており、且つ集合的なメモリは一連の多数のテストに対
する所望の遅延を表している。公知の方法で、ベース遅
延メモリ４４の内容がカウンタ４０及び４２内にロード
され、遅延された信号６１及び６３が供給されるべき近
似的な時間を表すデータを提供する。図示例においては
、この近似的な時間は、３０ビット精度で特定される時
間の２０個の最大桁ビットである。勿論、各ビットは任
意の所望の時間を表すことが可能であるが、好適実施例
においては、各補正メモリ７０及び７２の最小桁ビット
レジスタの内容は１０ピコ秒を表しており、一方ベース
遅延メモリ４４の最小桁ビット４５の内容は５ナノ秒を
表している。
好適実施例においては、カウンタ４０及び４２は、末端
のカウント値に到達すると、配線５０及び５２を介して
クロック信号を供給させる。カウンタの全ての段の内容
がゼロになると、末端のカウント値に到達する。従って
、バーニアメモリ７０及び７２のエキストラ最小桁ビッ
ト７５及び７７がゼロであり且つベース遅延メモリ４４
から供給されるその他のビットがゼロでない場合には。
該その他のビットは二進化方法でゼロに迄カウントダウ
ンされ、信号が配線５０及び５２上に供給される。エキ
ストう最小桁ビット７５及び７７が１の場合、それらの
ビットは最初にゼロにカウントされ、次いでカウンタの
全てのその他のビットは、レジスタ４５内にストアされ
ているビットも含めて、ゼロにカウントダウンされる。
信号が供給された後にジテストンステムコンピュータは
最小桁ビット４８５内に１をロードし、カウンタがベー
ス遅延メ早り４４の所望の″行′″から適切に再ロード
される迄カウンタ４０及び４２が配線５０又は５２上に
その他の出力パルスを送ることを防止し、及び／又はメ
モリの再ローディングを可能とさせる。
第２図の装置は、第１図に示したシステムの１適用例を
示したものである。タイミング端発生器１００における
パルス発生器］０は、好適には２０列の第」ピッ１〜幅
と好適には１６行の深さとを有するベース遅延メモリ２
０と、２０個の二進数ビットを有しており複ｇ＋、Ｓｎ
（最小桁ビット）２６に応答するカウンタ２４とを具備
している。発生器１０は又好適には１０ビット分解能の
パルス遅延バーニア２８と、このバーニアよりも１ビッ
ト幅広く且つメモリ２０と同じ深さのバーニアメモリ３
２とを具備している。
上述した如く、バーニアメモリ３２内の最大桁ピッ１〜
３３の累乗はメモリ２０内の最小桁ビット２１内に複製
される。最大桁ビット３３はカウンタ２４のレジスタ２
６内にロードされ、該カウンタ２４は同じ効果をビット
２５及び２６に割り当てる。カウンタ２４がゼロにクロ
ック動作されると、それは配線２７上にパルスを発生さ
せ、そのパルスはメモリ３２の残りのビットによって供
給される補正に応答してバーニアデスキュー装置２８に
よって所望の時間だけ遅延される。
タイミング端発生器１００は、２つの位相でパルスを発
生し、その各位相は時間Ｔ。を基準としている。これら
のパルスは次のＴ。に近接して又はそれより後に発生す
ることが可能である。これらの位相出力はＯＲゲート１
８０で結合され、出力線１９９上に供給される。これら
２つの位相に対する補１は通常具なるものであるから、
２位相発生器は別のタイミングデータをストアする為に
別の３０ビツトメモリを必要とする。然し乍ら、上述し
た如く、本発明においては、メモリ３２及び１６０内の
補正値からのキャリーはメモリ２０内のベースタイミン
グデータへ伝播されないので、エキストラなメモリに対
する必要性を排除している。従って、メモリ２０は２位
相タイミング端発生器１００における両方のカウンタ２
４及び１５０によって使用される。
カウンタ、バーニア遅延装置、メモリ構成１０は更に周
期発生器２００内において使用されている。
２位相タイミング端発生器１００を支援する為に、周期
発生器２００は更に２個のカウンタ２２４及び２５０と
２個のバーニア２２８及び２７０とを使用している。メ
モリとレジスタとをイイするパルス発生器回路は二重構
成としてあり、一方の回路でパルスを発生させながら他
方の回路に新しい値をロードし再スタートさせることを
可能としている。停止−再開始オシレータ３２０及び３
３０はタイミング情報を担持するクロック信号を全ての
カウンタへ供給する。
本テストシステムが集積回路を正確にテストすることが
可能となる前に、パルス発生器を較正せねばならない。
較正、即ちキャリプレートする為には、プログラムされ
た遅延の最大桁ビットをメモリ２０及び２２０内にロー
ドする。オシレータ周波数が２００メガヘルツである場
合、これらのメモリの最大桁ビットは、５ナノ秒で除算
され、残存する端数を差し引いた所望の周期の値を表し
ている。残存する端数を表している最小桁ピッ１〜はバ
ーニアメモリ内にロードされる。開始パルスが配線３０
０に与えられ、テスト中の集積回路上のその他のピンに
対するパルス発生回路の出力端子にパルスが到達するさ
いの同期エラーを測定する。補正値を計算し、バーニア
メモリ３２　、１６０．２３２゜２６０内にストアされ
ている値と置換する。これらの補正により、補正メモリ
の１１番目の最大桁ビット３３，６１，２３３及び／又
は２６１内に二進数１が入れられる。
較正が完了すると、ベース遅延補正メモリはナス１ヘシ
ステムコンピユータによってロードされる。
配線３００に与えられる開始パルスは、ＯＲゲート３０
５を通過し、配線３０７」二に″ロード″信号を提供す
る。
ロード信号はＯＲゲート３０８によって結合され、配線
３０９」二に周期信号Ｔ。を形成する。テストシステム
コンピュータは周期信号Ｔ。を使用して、メモリ２０及
び２２０の１６個の行内にストアされている１６個の値
の範囲から適宜の遅れに対するアドレスを選択する。ロ
ード信号３０６及び３０７が夫々カウンタ１５０及び２
２４と２４及び２５０に付与され、メモリ２０及び２２
０から選択された値をロードする。ロー１＜信号３０６
及び３０７けさらに停止−再開始オシレータ３２０及び
３３０を動作さぜ、これらのオシレータは配線３２：３
及び２３」二に夫）ｌ　５ナノ秒周期でクロックパルス
を供給する。これらのクロックパルスは、通常界なった
値を有するそれぞれのカウンタをカウンＩ〜ダウンする
１、 カウンタがゼロにカラン１〜ダウンすると、それはパル
スを供給し、そのパルスのタイミングはオシレータの５
ナノ秒周期によって決定される。このパルスは再度適宜
の量だけ遅延され且つ夫々のバーニアによって１０ピコ
秒の分解能で制御される。
周期発生器２００の各半周期におけるバーニアも又周期
発生器の他の半周期に対して停止−再開始オシレータに
接続されている。パルスがＯＲゲート３０５から現れる
毎に、出力信号は配線３０９上をＴ。
信号としてＯＲゲーｈ３０ｇを通過し、それがテストシ
ステムコンピュータに供給されると新しいメモリアドレ
スを選択して次の周期及びタイミング端デ〜りをアクセ
スする。
タイミング端発生器カウンタがロードされ、周期発生器
の対応する位相を動作させるものと同じパルスによって
クロック動作される。バーニアもロードされねばならな
いが、無駄時間を最小とする為に通常カウンタの後に行
なわれる。タイミング端発生器バーニア２８及び１７０
からの出力信号はＯＲゲート１８０によって結合されて
配線＋　９９１にタイミング端パルス列を形成する。第
２図に示した単一の２位相タイミング端発生器１００は
平均で周期当たり１個のタイミングパルスを発生する。
周期発生器は更に］１個以上のタイミング端発生器１０
０を支援することが可能であり、この場合、同一の出力
線」二に周期当たり２個又はそれ以上のタイミング端を
発生させることが可能である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図は本発明のｆｌＴ適な実施例を示したブロック線
図、第２図は自動テスト方式においてタイミング信号を
発生する為の本発明の適用例を示したブロック線図であ
る。 （符号の説明） ４０．４４：カウンタ ４４：ベース遅延メモリ ６０．６２：バーニア遅延装置 ７０．７２：バーニアメモリ 特許出願人　フェアチアイルド　カメラアンド　インス
トルメント コーポレーション 手続ｈＩｆｆ正書 Ｃ 昭和５９年１０月２３日 特許庁長官　志　賀　学　殿 １、事件の表示　昭和５９年　特　許　願　第１５９４
５５号３、補正をする者 事件との関係　特許出願人 ４、代理人 ５、補正命令の日付　自　発

Claims (1)

  1. 【特許請求の範囲】 １、所望の時間に信号を供給する装置において、少なく
    とも第１制御信号と第２制御信号とに応答して第１信号
    を供給する第１発生手段と、前記第１信号を受け取り且
    つそれを第３制御信号によって決定される量だけ遅延す
    る様に接続されている第１遅延手段と、一層下位の桁の
    ビットを含む為に最大桁ビットから延在する少なくとも
    一連のビットをストアするベース遅延メモリであって前
    記第１制御信号を供給する様に接続されているベースメ
    モリと、前記一層下位の桁のビットと同じ桁位置の第１
    ピツ１〜から第１最小桁ビットへ延在する少なくとも一
    連のビットをストアする第１バーニアメモリであって前
    記一層下位の桁のビットと同じ桁位置の前記第１ビツト
    に応答して前記第１発生手段に前記第２制御信号を供給
    すると共に前記一層下位の桁のビットと同じ桁位置の前
    記第１ビツトを除いた全てに応答して前記第１遅延手段
    に前記第３制御信号を供給する様に接続されている第１
    バーニアメモリとを有することを特徴とする装置。 ２、特許請求の範囲第１項において、前記第１発生手段
    が第１クロツク信号源に接続されている第１カウント手
    段を有することを特徴とする装置。 ３、特許請求の範囲第２項において、前記第１信号が前
    記第１クロツク信号源からのクロック信号の少なくとも
    １つを有することを特徴とする装置。 ４、−特許請求の範囲第１項乃至第３項の内の何れか１
    項において、前記第１制御信号及び第４制御信号に応答
    して第２信号を供給する第２発生手段と、前記第２信号
    を受け取りそれを第５制御信号によって決められる量だ
    け遅延させる様に接続されている第２遅延手段と、前記
    一層下位の桁のビットと同じ桁位置の第２ビツトから第
    ２最小桁ビットへ延在する少なくとも一連のビットをス
    トアする第２バーニアメモリであって前記一層下位の桁
    のビットと同じ桁位置の前記第２ビツトに応答して前記
    第２発生手段にＭ記第４制御信号を供給すると共に前記
    一層下位の桁のビットと同じ桁位置の前記第２ピツ１〜
    を除いた全てに応答して前記第２遅延手段に前記第５制
    御信号を供給するように接続されている第２バーニアメ
    モリとを有することを特徴とする装置。 ５、特許請求の範囲第４項において、前記第２発生手段
    が第２クロツク信号源に接続されている第２カウント手
    段を有することを特徴とする装置。 ６、特許請求の範囲第５項において、前記第２信号が前
    記第２クロツク信号源からのクロック信号の少なくとも
    １つを有することを特徴とする装置。 ７、特許請求の範囲第４項乃至第６項の内の何れか１項
    において、前記ベース遅延メモリがｎ個のビットをス）
    ・アし、前記第１及び第２バーニアメモリの各々もｎ個
    のビットをストアすることを特徴とする装置。 ８、特許請求の範囲第第４項乃至第７項の内の何れか１
    項において、前記第１遅延手段から第１遅延信号を及び
    前記第２遅延手段から第２遅延信号を受け取り前端信号
    を供給する様にＯＲゲートを接続したことを特徴とする
    装置。
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