JPH0711559B2 - テストパターン発生装置 - Google Patents
テストパターン発生装置Info
- Publication number
- JPH0711559B2 JPH0711559B2 JP58207364A JP20736483A JPH0711559B2 JP H0711559 B2 JPH0711559 B2 JP H0711559B2 JP 58207364 A JP58207364 A JP 58207364A JP 20736483 A JP20736483 A JP 20736483A JP H0711559 B2 JPH0711559 B2 JP H0711559B2
- Authority
- JP
- Japan
- Prior art keywords
- test pattern
- data
- memory
- lsi
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリテストに用いられるテストパターン発
生装置に係り、特に被検査LSI（大規模集積回路）のメ
モリ周辺のロジツク構成に応じて、テストパターンの出
力タイミングをずらして発生するのに好適なテストパタ
ーン発生装置に関するものである。
生装置に係り、特に被検査LSI（大規模集積回路）のメ
モリ周辺のロジツク構成に応じて、テストパターンの出
力タイミングをずらして発生するのに好適なテストパタ
ーン発生装置に関するものである。
従来から、半導体メモリを対象にして、その被検査メモ
リをテストするためのアドレス，データ，読出し，書込
み制御信号等のテストパターンをマイクロプログラムコ
ントロール方式などによつて発生するテストパターン発
生装置が知られている。それは半導体メモリだけを対象
としているので、発生されたテストパターンは、マイク
ロプログラムに記述された１ステツプごとの内容の処理
結果が１ステツプごと同時に被検査メモリに対して与え
られるように構成されている。もちろん、与えられるデ
ータに基づいて被検査メモリの詳細なタイミング性能を
調べるため、タイミング発生器からの種々の異なつたタ
イミング信号を用い、被検査メモリへの入力タイミング
を微妙に変化させうる機能がメモリテスタの必要な１機
能として設けられていることも知られている。特に、被
検査メモリへのデータの入力後、被検査メモリ内での信
号伝達遅延後に出力された出力データが期待値データと
比較されるので、再びテスタに戻つてくるまでのラウン
ドトリツプデイレイを考慮し、期待値データは入力パタ
ーンデータよりも時間的に遅延させることが知られてい
る。そして、これらは、パターン発生装置から発生され
た１ステツプごとのデータに対し、最大でも１ステツプ
後までの範囲（発生されたステツプも含めてステツプ以
内）の高精度で時間的位置決め制御が行なわれるように
なつている。しかしながら、反面、この１ステツプ後を
超えるような位置までずらして制御することは、高精度
を必要とする従来のタイミング発生器を用いたのでは困
難である。たとえば、このような信号の遅延をカウント
によつて行なうことを考えた場合、高精度化のために分
解能を高く取つているので、カウンタの段数が多くなつ
て精度的にもハードエウアの規模としても実現が困難と
なつていた。
リをテストするためのアドレス，データ，読出し，書込
み制御信号等のテストパターンをマイクロプログラムコ
ントロール方式などによつて発生するテストパターン発
生装置が知られている。それは半導体メモリだけを対象
としているので、発生されたテストパターンは、マイク
ロプログラムに記述された１ステツプごとの内容の処理
結果が１ステツプごと同時に被検査メモリに対して与え
られるように構成されている。もちろん、与えられるデ
ータに基づいて被検査メモリの詳細なタイミング性能を
調べるため、タイミング発生器からの種々の異なつたタ
イミング信号を用い、被検査メモリへの入力タイミング
を微妙に変化させうる機能がメモリテスタの必要な１機
能として設けられていることも知られている。特に、被
検査メモリへのデータの入力後、被検査メモリ内での信
号伝達遅延後に出力された出力データが期待値データと
比較されるので、再びテスタに戻つてくるまでのラウン
ドトリツプデイレイを考慮し、期待値データは入力パタ
ーンデータよりも時間的に遅延させることが知られてい
る。そして、これらは、パターン発生装置から発生され
た１ステツプごとのデータに対し、最大でも１ステツプ
後までの範囲（発生されたステツプも含めてステツプ以
内）の高精度で時間的位置決め制御が行なわれるように
なつている。しかしながら、反面、この１ステツプ後を
超えるような位置までずらして制御することは、高精度
を必要とする従来のタイミング発生器を用いたのでは困
難である。たとえば、このような信号の遅延をカウント
によつて行なうことを考えた場合、高精度化のために分
解能を高く取つているので、カウンタの段数が多くなつ
て精度的にもハードエウアの規模としても実現が困難と
なつていた。
近年、メモリとロジツクの両機能を内蔵した高機能のLS
Iにおいて、この問題点が顕在化してきた。
Iにおいて、この問題点が顕在化してきた。
第１図は、メモリ・ロジツク両機能内蔵のLSIの一例の
構成図であつて、高速化や他のロジツクとのタイミング
合わせを目的としたレジスタ（以下簡単のためパイプラ
インレジスタを例にあげるが、其他のレジスタ構成のメ
モリ・ロジツク両機能内蔵のLSIについても同様に適用
可能）がメモリの周辺に設けられたLSIの回路例を示す
ものである。
構成図であつて、高速化や他のロジツクとのタイミング
合わせを目的としたレジスタ（以下簡単のためパイプラ
インレジスタを例にあげるが、其他のレジスタ構成のメ
モリ・ロジツク両機能内蔵のLSIについても同様に適用
可能）がメモリの周辺に設けられたLSIの回路例を示す
ものである。
ここで、メモリ１のアドレス入力Addの前には２段の各
パイプラインレジスタ2,3、データ入力DINおよび書込み
・読出し制御信号（メモリ制御信号）入力WEの前には各
１段のパイプラインレジスタ4,5、更にデータ出力Dout
の後には３段の各パイプラインレジスタ6,7,8が設けら
れ、それぞれ同一のクロツク入力CKで制御される。
パイプラインレジスタ2,3、データ入力DINおよび書込み
・読出し制御信号（メモリ制御信号）入力WEの前には各
１段のパイプラインレジスタ4,5、更にデータ出力Dout
の後には３段の各パイプラインレジスタ6,7,8が設けら
れ、それぞれ同一のクロツク入力CKで制御される。
第２図は、メモリテストパターンの一例の記述フオーマ
ツト図であつて、メモリをテストするために記述される
一般的なマイクロプログラム命令を示したものである。
ツト図であつて、メモリをテストするために記述される
一般的なマイクロプログラム命令を示したものである。
ステツプ番号S1では、アドレスA1にデータDiを書込み命
令Ｗによつて書き込む命令を、ステツプ番号S2では、ア
ドレスA2のデータを読出し命令Ｒによつて読み出し、期
待値Doを比較させる命令を記述したものである。なお、
いずれの場合でもシーケンス命令種別（例えばインクリ
メントInc）を含んでいる。もちろん、印加データと期
待値データとが同一フイールドに記述され、読出し／書
込み命令R/Wに応じて、その内容が各個に使い分けられ
るようになつている場合もある。
令Ｗによつて書き込む命令を、ステツプ番号S2では、ア
ドレスA2のデータを読出し命令Ｒによつて読み出し、期
待値Doを比較させる命令を記述したものである。なお、
いずれの場合でもシーケンス命令種別（例えばインクリ
メントInc）を含んでいる。もちろん、印加データと期
待値データとが同一フイールドに記述され、読出し／書
込み命令R/Wに応じて、その内容が各個に使い分けられ
るようになつている場合もある。
さて、第３図は、従来のテストパターン発生装置による
被検査LSIの動作タイミング図であつて、第２図のよう
に記述されたテストパターンの発生命令を、従来のテス
トパターン発生装置によつて第１図の被検査LSIに入力
した場合のデータタイミング関係を示すものである。な
お、図中で符号９〜20で示する各データは、第１図中で
同符号を付した箇所におけるものである。
被検査LSIの動作タイミング図であつて、第２図のよう
に記述されたテストパターンの発生命令を、従来のテス
トパターン発生装置によつて第１図の被検査LSIに入力
した場合のデータタイミング関係を示すものである。な
お、図中で符号９〜20で示する各データは、第１図中で
同符号を付した箇所におけるものである。
メモリ対象とした従来のパターン発生装置によれば、第
２図のステツプS1に書かれた各内容A1，Di,Wは同時にタ
イミングT1で出力される。いま、第１図のクロツク入力
16がパターン発生装置のステツプタイミングT1，T2，…
と同一とした場合、これら出力されたA1，Di,Wは、それ
ぞれタイミングT3，T2，T2（第３図中、○印で示したも
の）でメモリ入力端に到達する。また、第２図のステツ
プS2で記述された各内容A2,Rは、それぞれタイミング
T4，T3（第３図中、◎印で示したもの）でメモリ入力端
に到達し、メモリからの出力データDoは、タイミングT7
（第３図中、◎印で示したもの）でLSIのデータ端に到
達する。したがつて、第２図で記述したパターンデータ
は、メモリの入力端では正しく入力されず、このような
タイミングずれは、メモリ・ロジツク両機能内蔵のLSI
の構成によつて各個に異なつたものとなり、従来のパタ
ーン発生装置では対応が不可能となることが明らかであ
る。
２図のステツプS1に書かれた各内容A1，Di,Wは同時にタ
イミングT1で出力される。いま、第１図のクロツク入力
16がパターン発生装置のステツプタイミングT1，T2，…
と同一とした場合、これら出力されたA1，Di,Wは、それ
ぞれタイミングT3，T2，T2（第３図中、○印で示したも
の）でメモリ入力端に到達する。また、第２図のステツ
プS2で記述された各内容A2,Rは、それぞれタイミング
T4，T3（第３図中、◎印で示したもの）でメモリ入力端
に到達し、メモリからの出力データDoは、タイミングT7
（第３図中、◎印で示したもの）でLSIのデータ端に到
達する。したがつて、第２図で記述したパターンデータ
は、メモリの入力端では正しく入力されず、このような
タイミングずれは、メモリ・ロジツク両機能内蔵のLSI
の構成によつて各個に異なつたものとなり、従来のパタ
ーン発生装置では対応が不可能となることが明らかであ
る。
本発明の目的は、上記した従来技術の欠点をなくし、テ
ストパターンの出力タイミングを被検査LSIに応じてプ
ログラマブルに変えることができるパターン発生器を提
供することにある。
ストパターンの出力タイミングを被検査LSIに応じてプ
ログラマブルに変えることができるパターン発生器を提
供することにある。
本発明に係るテストパターン発生装置は、メモリ部の周
辺に少くとも複数個のパイプラインレジスタを有する被
検査LSIに対するテストパターンを発生するテストパタ
ーン発生装置において、入力テストパターンを該被検査
LSIの入力端に供給し、各入力データのタイミング調整
を行うため、夫々複数遅延量を選択可能なステツプタイ
ミング遅延手段を備える出力タイミング調整手段を有
し、該調整手段は上記被検査LSI機能に応じて該LSI内の
メモリをテストするため、少なくとも印加アドレスおよ
び印加データが上記LSIの各入力端から上記メモリに到
達するまでの夫々のパイプラインレジスタによる遅延量
と、上記入力テストパターンの印加アドレスおよび印加
データが夫々上記ステツプタイミング遅延手段を通つて
上記LSIの各入力端に到達するまでの各遅延量とを夫々
加え合わせた遅延量が上記少くも印加アドレスおよび印
加データについて等しくなるように設定するものであ
る。
辺に少くとも複数個のパイプラインレジスタを有する被
検査LSIに対するテストパターンを発生するテストパタ
ーン発生装置において、入力テストパターンを該被検査
LSIの入力端に供給し、各入力データのタイミング調整
を行うため、夫々複数遅延量を選択可能なステツプタイ
ミング遅延手段を備える出力タイミング調整手段を有
し、該調整手段は上記被検査LSI機能に応じて該LSI内の
メモリをテストするため、少なくとも印加アドレスおよ
び印加データが上記LSIの各入力端から上記メモリに到
達するまでの夫々のパイプラインレジスタによる遅延量
と、上記入力テストパターンの印加アドレスおよび印加
データが夫々上記ステツプタイミング遅延手段を通つて
上記LSIの各入力端に到達するまでの各遅延量とを夫々
加え合わせた遅延量が上記少くも印加アドレスおよび印
加データについて等しくなるように設定するものであ
る。
なお、これを補足して説明すると、たとえば、テストパ
ターン発生部（従来のテストパターン発生装置に相当す
るもの）の出力段に、被検査LSI内のパイプラインの段
数を調整（補償）するものを設け、そのパターンデータ
（第２図ではマイクロプログラムにより記述されたも
の）が上記LSIのメモリ入力端で正しく与えられるよう
にするものである。
ターン発生部（従来のテストパターン発生装置に相当す
るもの）の出力段に、被検査LSI内のパイプラインの段
数を調整（補償）するものを設け、そのパターンデータ
（第２図ではマイクロプログラムにより記述されたも
の）が上記LSIのメモリ入力端で正しく与えられるよう
にするものである。
以下、本発明の実施例を図に基づいて説明する。
第４図は、本発明に係るテストパターン発生装置の一実
施例の構成概念図である。
施例の構成概念図である。
ここで、パイプライン段数調整器22は、テストパターン
の出力タイミング調整手段に係り、パターン発生部21か
らのパターン出力データの種類（アドレス，データ等）
の数に応じ、各パターン出力データのビツト幅を有する
シフトレジスタ23〜26と、その任意の段数から上記パタ
ーンデータを入力するためのデータ入力プログラマブル
ポインタ27〜30とからなつている。
の出力タイミング調整手段に係り、パターン発生部21か
らのパターン出力データの種類（アドレス，データ等）
の数に応じ、各パターン出力データのビツト幅を有する
シフトレジスタ23〜26と、その任意の段数から上記パタ
ーンデータを入力するためのデータ入力プログラマブル
ポインタ27〜30とからなつている。
各シフトレジスタ23〜26のシフト用のクロツクCK1〜CK4
は、被検査LSIの構成が不明なため、各独立に与えられ
るようにしているが、第１図の例を対象にした場合に
は、すべて共通としてパターン発生ステツプのS1，S2，
…と同一タイミングでよいことは明らかである。
は、被検査LSIの構成が不明なため、各独立に与えられ
るようにしているが、第１図の例を対象にした場合に
は、すべて共通としてパターン発生ステツプのS1，S2，
…と同一タイミングでよいことは明らかである。
そして、テスト開始前までに第１図の例に対して本実施
例の上記各ポインタ27〜30を、各シフトレジスタ23〜26
の出力側から数えて１段目,2段目,2段目,7段目（ビツト
対応各構成レジスタSR1,SR2,SR2,SR7）にセツトし、被
検査LSIのメモリ周辺のパイプラインレジスタの段数
と、シフトレジスタからデータが出力されるまでの段数
とを加え合わせた段数が各パターンデータについて等し
くなるようにしておく。
例の上記各ポインタ27〜30を、各シフトレジスタ23〜26
の出力側から数えて１段目,2段目,2段目,7段目（ビツト
対応各構成レジスタSR1,SR2,SR2,SR7）にセツトし、被
検査LSIのメモリ周辺のパイプラインレジスタの段数
と、シフトレジスタからデータが出力されるまでの段数
とを加え合わせた段数が各パターンデータについて等し
くなるようにしておく。
これにより、パターンプログラムを記述する際に、第１
図のようなLSI内部の構成を意識することなく、第２図
のようなプログラムを従来通りに記述することが可能と
なる。
図のようなLSI内部の構成を意識することなく、第２図
のようなプログラムを従来通りに記述することが可能と
なる。
もちろん、パイプライン段数調整器22内の各シフトレジ
スタ23〜26の段数は、所望の被検査LSIに対して充分な
ものを用意しておくとともに、前述したように、入力デ
ータと期待値データとが同一フイールドで表わされる場
合は、R/W出力を用いてパターン発生部１からの出力
を、各シフトレジスタ23〜26に振り分けることにより、
実現することが容易に可能である。
スタ23〜26の段数は、所望の被検査LSIに対して充分な
ものを用意しておくとともに、前述したように、入力デ
ータと期待値データとが同一フイールドで表わされる場
合は、R/W出力を用いてパターン発生部１からの出力
を、各シフトレジスタ23〜26に振り分けることにより、
実現することが容易に可能である。
また、各出力パターンデータに対する制御クロツクが異
なる場合には、パイプライン段数調整器22の入力クロツ
クとして、タイミング発生器から各個に異なつた位相を
有する信号をシフトクロツク信号として与えればよい。
なる場合には、パイプライン段数調整器22の入力クロツ
クとして、タイミング発生器から各個に異なつた位相を
有する信号をシフトクロツク信号として与えればよい。
第４図のような概念を具体化することは容易であり、シ
フトレジスタを使つてデータの入力位置を変える本実施
例の他にFIFO（先入れ先出しレジスタ）を用いて、FIFO
へのクロツクを制御する方法等も考えられる。
フトレジスタを使つてデータの入力位置を変える本実施
例の他にFIFO（先入れ先出しレジスタ）を用いて、FIFO
へのクロツクを制御する方法等も考えられる。
第５図は、一例として第４図のシフトレジスタの一実施
例のブロツク図であつて、第４図の実施例の印加データ
出力を制御しているシフトレジスタ24について示した具
体的回路構成例であり、シフトレジスタは７段構成のも
のとなつている。
例のブロツク図であつて、第４図の実施例の印加データ
出力を制御しているシフトレジスタ24について示した具
体的回路構成例であり、シフトレジスタは７段構成のも
のとなつている。
ここで、31〜37は、シフトレジスタを構成するフリツプ
フロツプであり、パターン発生部21からの出力データ
は、データマルチプレクサ38〜44とポインタ発生器（例
えば、いわゆる３−８デコーダ）45とから構成されるデ
ータ入力プログラマルツポインタ28により、シフトレジ
スタ24の任意の段数から入力することができる。
フロツプであり、パターン発生部21からの出力データ
は、データマルチプレクサ38〜44とポインタ発生器（例
えば、いわゆる３−８デコーダ）45とから構成されるデ
ータ入力プログラマルツポインタ28により、シフトレジ
スタ24の任意の段数から入力することができる。
いま、ポインタ制御入力データ（第４図の概念図では図
示省略にある。）として、上記ポインタ28を第４図の位
置にセツトするため、10進数値「２」が与えられたと
き、ポインタ発生器45の出力OUT0〜７は、デコード出力
46だけがＨ（高レベル）となり、残りがＬ（低レベル）
となる。
示省略にある。）として、上記ポインタ28を第４図の位
置にセツトするため、10進数値「２」が与えられたと
き、ポインタ発生器45の出力OUT0〜７は、デコード出力
46だけがＨ（高レベル）となり、残りがＬ（低レベル）
となる。
これにより、パターン発生部21からの出力は、マルチプ
レクサ39からフリツプフロツプ32（構成レジスタSR2）
に直接入力れ、他は各構成レジスタ間のシフト動作に従
つてシフトされる。そして、フリツプフロツプ32よりも
前段からの出力は、マルチプレクサ39の片側禁止入力ゲ
ート８により、フリツプフロツプ32とは切り離される。
一方、それ以降のデータは、シフトクロツクCK2によ
り、そのまま構成レジスタ間を出力端まで伝達される。
レクサ39からフリツプフロツプ32（構成レジスタSR2）
に直接入力れ、他は各構成レジスタ間のシフト動作に従
つてシフトされる。そして、フリツプフロツプ32よりも
前段からの出力は、マルチプレクサ39の片側禁止入力ゲ
ート８により、フリツプフロツプ32とは切り離される。
一方、それ以降のデータは、シフトクロツクCK2によ
り、そのまま構成レジスタ間を出力端まで伝達される。
以上のように、本実施例では、あらかじめテスト前にポ
インタ制御入力データを被検査LSIの構成に合わせてセ
ツトしておくことにより、前述した目的を実現しうるも
のである。
インタ制御入力データを被検査LSIの構成に合わせてセ
ツトしておくことにより、前述した目的を実現しうるも
のである。
なお、本実施例では、パターンデータの種類（アドレ
ス，データ等）ごとにまとめてタイミングを制御するよ
うな構成としたが、同一データ内の各ビツト間でタイミ
ングを変えなければならない場合には、シフトクロツク
入力を各個別に設けることによつて容易に実現可能なこ
とは明らかである。
ス，データ等）ごとにまとめてタイミングを制御するよ
うな構成としたが、同一データ内の各ビツト間でタイミ
ングを変えなければならない場合には、シフトクロツク
入力を各個別に設けることによつて容易に実現可能なこ
とは明らかである。
以上、詳細に説明したように、本発明によれば、被検査
LSIのメモリ周辺のロジツク構成に応じて、出力タイミ
ングを任意にずらして所望のテストパターンを出力しう
るテストパターン発生装置を実現することができるの
で、メモリ周辺の存在するロジツク（主にクロツクを必
要とする１段以上のレジスタ）を意識することなく、メ
モリテストパターンの記述を行なうことが可能となり、
LSIの検査，試験の高度化，高精度化，信頼性向上，効
率向上に顕著な効果が得られる。
LSIのメモリ周辺のロジツク構成に応じて、出力タイミ
ングを任意にずらして所望のテストパターンを出力しう
るテストパターン発生装置を実現することができるの
で、メモリ周辺の存在するロジツク（主にクロツクを必
要とする１段以上のレジスタ）を意識することなく、メ
モリテストパターンの記述を行なうことが可能となり、
LSIの検査，試験の高度化，高精度化，信頼性向上，効
率向上に顕著な効果が得られる。
第１図は、メモリ・ロジツク両機能内蔵のLSIの一例の
構成図、第２図は、メモリテストパターンの一例の記述
フオーマツト図、第３図は、従来のテストパターン発生
装置による被検査LSIの動作タイミング図、第４図は、
本発明に係るテストパターン発生装置の一実施例の構成
概念図、第５図は、第４図のシフトレジスタの一実施例
のブロツク図である。 21……パターン発生部、22……パイプライン段数調整
器、23〜26……シフトレジスタ、27〜30……データ入力
プログラマブルポインタ、31〜37……フリツプフロツ
プ、38〜44……データマルチプレクサ、45……ポインタ
発生器。
構成図、第２図は、メモリテストパターンの一例の記述
フオーマツト図、第３図は、従来のテストパターン発生
装置による被検査LSIの動作タイミング図、第４図は、
本発明に係るテストパターン発生装置の一実施例の構成
概念図、第５図は、第４図のシフトレジスタの一実施例
のブロツク図である。 21……パターン発生部、22……パイプライン段数調整
器、23〜26……シフトレジスタ、27〜30……データ入力
プログラマブルポインタ、31〜37……フリツプフロツ
プ、38〜44……データマルチプレクサ、45……ポインタ
発生器。
Claims (2)
- 【請求項１】メモリ部の周辺に少くとも複数個のパイプ
ラインレジスタを有する被検査LSIに対するテストパタ
ーンを発生するテストパターン発生装置において、入力
テストパターンを該被検査LSIの入力端に供給し、各入
力データのタイミング調整を行うため、夫々複数遅延量
を選択可能なステップタイミング遅延手段を備える出力
タイミング調整手段を有し、該調整手段は上記被検査LS
I機能に応じて該LSI内のメモリをテストするため、少な
くとも印加アドレスおよび印加データが上記LSIの各入
力端から上記メモリに到達するまでの夫々のパイプライ
ンレジスタによる遅延量と、上記入力テストパターンの
印加アドレスおよび印加データが夫々上記ステップタイ
ミング遅延手段を通って上記LSIの各入力端に到達する
までの各遅延量とを夫々加え合わせた遅延量が上記少く
も印加アドレスおよび印加データについて等しくなるよ
うに設定するものであることを特徴とするテストパター
ン発生装置。 - 【請求項２】上記ステップタイミング遅延手段は、さら
に、上記メモリから読出した出力信号が上記被検査LSI
の出力端に到達するまでのパイプラインレジスタによる
遅延量を上記入力テストパターンの少くも印加アドレス
および印加データが上記メモリに到達するまでの遅延量
に加え合せた遅延量と等しい遅延量を上記テストパター
ンに含まれる期待値データに与える遅延手段を含むこと
を特徴とする第１項記載のテストパターン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58207364A JPH0711559B2 (ja) | 1983-11-07 | 1983-11-07 | テストパターン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58207364A JPH0711559B2 (ja) | 1983-11-07 | 1983-11-07 | テストパターン発生装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5101710A Division JP2696051B2 (ja) | 1993-04-28 | 1993-04-28 | テストパターン発生装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60100063A JPS60100063A (ja) | 1985-06-03 |
| JPH0711559B2 true JPH0711559B2 (ja) | 1995-02-08 |
Family
ID=16538508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58207364A Expired - Lifetime JPH0711559B2 (ja) | 1983-11-07 | 1983-11-07 | テストパターン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0711559B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6371670A (ja) * | 1986-09-12 | 1988-04-01 | Advantest Corp | 半導体試験装置 |
| US4878209A (en) * | 1988-03-17 | 1989-10-31 | International Business Machines Corporation | Macro performance test |
| JPH0786527B2 (ja) * | 1990-10-11 | 1995-09-20 | ヤマハ株式会社 | ロジックテスタ |
| JP4612150B2 (ja) * | 2000-05-24 | 2011-01-12 | 株式会社アドバンテスト | 半導体デバイス試験装置 |
-
1983
- 1983-11-07 JP JP58207364A patent/JPH0711559B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60100063A (ja) | 1985-06-03 |
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