JP2526293B2 - スキャン回路アクセス装置 - Google Patents
スキャン回路アクセス装置Info
- Publication number
- JP2526293B2 JP2526293B2 JP1241322A JP24132289A JP2526293B2 JP 2526293 B2 JP2526293 B2 JP 2526293B2 JP 1241322 A JP1241322 A JP 1241322A JP 24132289 A JP24132289 A JP 24132289A JP 2526293 B2 JP2526293 B2 JP 2526293B2
- Authority
- JP
- Japan
- Prior art keywords
- scan
- register
- data
- lsi
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 ［概要］ スキャン設計されたLSI部に対するスキャン回路アク
セス装置に関し、 スキャンレジスタ回路からのデータの高速読出し及び
スキャンレジスタ回路への高速書込みが行えるようにす
ることを目的とし、 アクセス対象となるスキャン設計されたLSI部と、１
ビット幅で全スキャンレジスタ数以上のワード数を持
ち、LSI部にダウンロードすべきデータ或いはLSI部から
アップロードしたデータを保持するメモリと、その入力
部及び出力部がそれぞれLSI部のスキャン出力及びスキ
ャン入力と接続されてLSI部内部のスキャンレジスタを
リング状に接続し、外部データ入力，メモリ出力及びLS
I部のスキャン出力を受けてそのうちの１つをセレクト
するセレクタ，該セレクタの出力を保持するレジスタを
具備し、該レジスタの出力は外部から直接読出されるよ
うになっており、またメモリ及びLSI部に入力されるよ
うになっているアクセス用レジスタ部とにより構成され
る。
セス装置に関し、 スキャンレジスタ回路からのデータの高速読出し及び
スキャンレジスタ回路への高速書込みが行えるようにす
ることを目的とし、 アクセス対象となるスキャン設計されたLSI部と、１
ビット幅で全スキャンレジスタ数以上のワード数を持
ち、LSI部にダウンロードすべきデータ或いはLSI部から
アップロードしたデータを保持するメモリと、その入力
部及び出力部がそれぞれLSI部のスキャン出力及びスキ
ャン入力と接続されてLSI部内部のスキャンレジスタを
リング状に接続し、外部データ入力，メモリ出力及びLS
I部のスキャン出力を受けてそのうちの１つをセレクト
するセレクタ，該セレクタの出力を保持するレジスタを
具備し、該レジスタの出力は外部から直接読出されるよ
うになっており、またメモリ及びLSI部に入力されるよ
うになっているアクセス用レジスタ部とにより構成され
る。
［産業上の利用分野］ 本発明はスキャン設計されたLSI部に対するスキャン
回路アクセス装置に関する。
回路アクセス装置に関する。
ディジタル回路のLSIでは、ハードウェアの故障診断
のために、レジスタとしてスキャンレジスタを用いて設
計がなされる。スキャンレジスタとは、通常の動作時に
は普通のレジスタとして動作し、スキャンモード時には
全スキャンレジスタが１つのシフトレジスタとして外部
からアクセスできるようになるものである。このスキャ
ンレジスタに外付けの回路を付加することで、LSIをシ
ステムに組込んだ状態で、LSI内部のレジスタに外部か
らデータのアクセスを行う使い方ができる。例えば、LS
Iの内部状態の初期化やデバッグのための内部状態のダ
ンプにも用いることができるようになっている。
のために、レジスタとしてスキャンレジスタを用いて設
計がなされる。スキャンレジスタとは、通常の動作時に
は普通のレジスタとして動作し、スキャンモード時には
全スキャンレジスタが１つのシフトレジスタとして外部
からアクセスできるようになるものである。このスキャ
ンレジスタに外付けの回路を付加することで、LSIをシ
ステムに組込んだ状態で、LSI内部のレジスタに外部か
らデータのアクセスを行う使い方ができる。例えば、LS
Iの内部状態の初期化やデバッグのための内部状態のダ
ンプにも用いることができるようになっている。
［従来の技術］ 第４図は従来方式の構成ブロック図である。図におい
て、１はスキャン設計されたLSI部でスキャンクロック
を受けて、スキャン入力SINにデータを受け、スキャン
アウトSOUTからシリアルデータを出力する。データの入
力と出力は、いずれもスキャンクロックに同期してなさ
れる。２はデータ入力とLSI部１のスキャン出力を受け
る２入力のセレクタ、３は該セレクタの出力を受けるレ
ジスタである。
て、１はスキャン設計されたLSI部でスキャンクロック
を受けて、スキャン入力SINにデータを受け、スキャン
アウトSOUTからシリアルデータを出力する。データの入
力と出力は、いずれもスキャンクロックに同期してなさ
れる。２はデータ入力とLSI部１のスキャン出力を受け
る２入力のセレクタ、３は該セレクタの出力を受けるレ
ジスタである。
レジスタ３の出力はデータ出力として外部に取出され
るようになっており、かつLSI部１のスキャン入力SINに
入力データとして入っている。つまり、従来の方式は、
図に示すように外付けのレジスタ３とセレクタ２を用意
することにより、そのレジスタ３を通してLSI部１の内
部のスキャンレジスタがリングを形成するように構成さ
れる。このように構成された回路の動作を説明すれば、
以下のとおりである。
るようになっており、かつLSI部１のスキャン入力SINに
入力データとして入っている。つまり、従来の方式は、
図に示すように外付けのレジスタ３とセレクタ２を用意
することにより、そのレジスタ３を通してLSI部１の内
部のスキャンレジスタがリングを形成するように構成さ
れる。このように構成された回路の動作を説明すれば、
以下のとおりである。
任意のスキャンレジスタの内容を読みたい場合には、
その値が丁度外付けのレジスタ３に入るように必要な回
数だけスキャンクロックを与えてシフトさせ、レジスタ
３の内容をデータ出力として読出す。読出しが終了した
ら、LSI部１の内部状態を元に戻すため、外付けのレジ
スタ３の値が元あったスキャンレジスタに戻るまでスキ
ャンクロックを与えてシフトさせている。
その値が丁度外付けのレジスタ３に入るように必要な回
数だけスキャンクロックを与えてシフトさせ、レジスタ
３の内容をデータ出力として読出す。読出しが終了した
ら、LSI部１の内部状態を元に戻すため、外付けのレジ
スタ３の値が元あったスキャンレジスタに戻るまでスキ
ャンクロックを与えてシフトさせている。
また、任意のスキャンレジスタに値を書込む場合に
は、先ず読出しの場合と同様に、その値が丁度外付けの
レジスタに３に入るまでシフトさせ、そこで書込むべき
データの値をセレクタ２をデータ入力側に設定してレジ
スタ３に入れ、その後、外付のレジスタ３の値が再び元
のスキャンレジスタの位置に戻るのに必要な回数だけス
キャンクロックを与えてシフトさせるようになってい
る。
は、先ず読出しの場合と同様に、その値が丁度外付けの
レジスタに３に入るまでシフトさせ、そこで書込むべき
データの値をセレクタ２をデータ入力側に設定してレジ
スタ３に入れ、その後、外付のレジスタ３の値が再び元
のスキャンレジスタの位置に戻るのに必要な回数だけス
キャンクロックを与えてシフトさせるようになってい
る。
［発明が解決しようとする課題］ 従って、従来の方式ではLSI内部のスキャンレジスタ
１つにアクセスする毎に、（全スキャンレジスタ数＋
１）のシフト、即ち（全スキャンレジスタ＋１）だけの
スキャンクロック数に相当する時間が必要であり、LSI
部１の内部状態の初期化やデバッグのためにLSI部１の
内部状態の読出しに時間がかかるという不具合があっ
た。
１つにアクセスする毎に、（全スキャンレジスタ数＋
１）のシフト、即ち（全スキャンレジスタ＋１）だけの
スキャンクロック数に相当する時間が必要であり、LSI
部１の内部状態の初期化やデバッグのためにLSI部１の
内部状態の読出しに時間がかかるという不具合があっ
た。
本発明はこのような課題に鑑みてなされたものであっ
て、スキャン回路からのデータの高速読出し及びスキャ
ン回路への高速書込みが行えるようにすることができる
スキャン回路アクセス装置を提供することを目的として
いる。
て、スキャン回路からのデータの高速読出し及びスキャ
ン回路への高速書込みが行えるようにすることができる
スキャン回路アクセス装置を提供することを目的として
いる。
［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第４図と同
一のものは、同一の符号を付して示す。図において、１
はアクセス対象となるスキャン設計されたLSI部、10は
１ビット幅で全スキャンレジスタ数以上のワード数を持
ち、LSI部１にダウンロードすべきデータ或いはLSI部１
からアップロードしたデータを保持するメモリである。
20はその入力部及び出力部がそれぞれLSI部１のスキャ
ン出力及びスキャン入力と接続されてLSI部１内部のス
キャンレジスタをリング状に接続し、外部データ入力，
メモリ10出力及びLSI部１のスキャン出力を受けてその
うちの１つをセレクトするセレクタ21,該セレクタ21の
出力を保持するレジスタ３を具備し、該レジスタ３の出
力は外部から直接読出されるようになっており、またメ
モリ10及びLSI部１に入力されるようになっているアク
セス用レジスタ部である。
一のものは、同一の符号を付して示す。図において、１
はアクセス対象となるスキャン設計されたLSI部、10は
１ビット幅で全スキャンレジスタ数以上のワード数を持
ち、LSI部１にダウンロードすべきデータ或いはLSI部１
からアップロードしたデータを保持するメモリである。
20はその入力部及び出力部がそれぞれLSI部１のスキャ
ン出力及びスキャン入力と接続されてLSI部１内部のス
キャンレジスタをリング状に接続し、外部データ入力，
メモリ10出力及びLSI部１のスキャン出力を受けてその
うちの１つをセレクトするセレクタ21,該セレクタ21の
出力を保持するレジスタ３を具備し、該レジスタ３の出
力は外部から直接読出されるようになっており、またメ
モリ10及びLSI部１に入力されるようになっているアク
セス用レジスタ部である。
［作用］ スキャンレジスタを初期化する場合には、メモリ10に
先ず書込んでいたデータをLSI部１のスキャンレジスタ
にダウンロードし、スキャンレジスタの内部状態を読出
す場合にはスキャンレジスタの内容をメモリ10にアップ
ロードする。メモリ10をRAMで構成しておけば、アップ
ロードした後のメモリ10の任意のアドレスのデータは容
易に読出すことができる。従って、本発明によればスキ
ャンレジスタ回路からのデータの高速読出し及びスキャ
ンレジスタ回路への高速書込みが行えるようにすること
ができるスキャン回路アクセス装置を提供することを目
的としている。
先ず書込んでいたデータをLSI部１のスキャンレジスタ
にダウンロードし、スキャンレジスタの内部状態を読出
す場合にはスキャンレジスタの内容をメモリ10にアップ
ロードする。メモリ10をRAMで構成しておけば、アップ
ロードした後のメモリ10の任意のアドレスのデータは容
易に読出すことができる。従って、本発明によればスキ
ャンレジスタ回路からのデータの高速読出し及びスキャ
ンレジスタ回路への高速書込みが行えるようにすること
ができるスキャン回路アクセス装置を提供することを目
的としている。
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第２図は本発明の一実施例を示す構成ブロック図であ
る。第１図と同一のものは、同一の符号を付して示す。
図において、30はLSI部１にスキャンクロックを与える
と共に、メモリ10のデータ書込みと読出しを制御するス
キャンコントローラである。該スキャンコントローラ30
には、アップロードとダウンロードの切換え制御を行う
コントロール信号CTONTROLと、アクセスアドレスが入力
され、アップロードを示すフラグACKが出力される。こ
のように構成された回路の動作を説明すれば以下のとお
りである。
る。第１図と同一のものは、同一の符号を付して示す。
図において、30はLSI部１にスキャンクロックを与える
と共に、メモリ10のデータ書込みと読出しを制御するス
キャンコントローラである。該スキャンコントローラ30
には、アップロードとダウンロードの切換え制御を行う
コントロール信号CTONTROLと、アクセスアドレスが入力
され、アップロードを示すフラグACKが出力される。こ
のように構成された回路の動作を説明すれば以下のとお
りである。
（ダウンロード時） 先ず、各スキャンレジスタに対応するメモリ10の各ア
ドレスに初期化すべき値を書込む。このため、スキャン
コントローラ30はアクセスアドレスとして与えられた値
を内部レジスタにラッチしたものをメモリアドレスとし
てメモリ10に与え、同時にメモリ10にライトイネーブル
（WE）信号を与える。また、アクセス用レジスタ部20で
は、セレクタ21がデータ入力をセレクトし、レジスタ３
でラッチしたデータをメモリ10のデータ入力INに与え
る。
ドレスに初期化すべき値を書込む。このため、スキャン
コントローラ30はアクセスアドレスとして与えられた値
を内部レジスタにラッチしたものをメモリアドレスとし
てメモリ10に与え、同時にメモリ10にライトイネーブル
（WE）信号を与える。また、アクセス用レジスタ部20で
は、セレクタ21がデータ入力をセレクトし、レジスタ３
でラッチしたデータをメモリ10のデータ入力INに与え
る。
次に、メモリ10に書込まれた初期化用のデータをLSI
部１のスキャンレジスタにダウンロードする。この時、
スキャンコントローラ30はスキャンレジスタ数をメモリ
アドレスとして出力してメモリ10の内容を読出し、その
後、メモリアドレスが０になるまで毎クロックカウント
ダウンし、次々に値を読出す。また、LSI部１にスキャ
ンクロックを与えてシフトしていく。
部１のスキャンレジスタにダウンロードする。この時、
スキャンコントローラ30はスキャンレジスタ数をメモリ
アドレスとして出力してメモリ10の内容を読出し、その
後、メモリアドレスが０になるまで毎クロックカウント
ダウンし、次々に値を読出す。また、LSI部１にスキャ
ンクロックを与えてシフトしていく。
この時、セレクタ21はメモリ10の出力OUTをセレクト
しているので、セレクタ21を通ったデータはレジスタ３
に保持され、LSI部１のスキャン入力SINに入る。この結
果、メモリ10に格納されている初期化用データは、順次
スキャンクロックに同期してLSI部１に入力されること
になる。
しているので、セレクタ21を通ったデータはレジスタ３
に保持され、LSI部１のスキャン入力SINに入る。この結
果、メモリ10に格納されている初期化用データは、順次
スキャンクロックに同期してLSI部１に入力されること
になる。
第３図（イ）はダウンロード時のタイムチャートで、
スキャンレジスタがSR1〜SR4の４個の場合を例にとって
いる（現実の回路では数百〜数千）。これに応じて、メ
モリ10のサイズは１ビット×５ワード（Ｗ）とする。ス
キャンレジスタはSIN側からSOUT側に向かって順にSR1,S
R2,SR3,SR4と呼ぶことにする。（イ）はメモリアドレス
で最初に最大値４がセットされ、順次減少していくよう
になっている。このメモリアドレスの変化は、（チ）に
示すスキャンクロックに対応している。１スキャンクロ
ック分遅れてレジスタ３には（ロ）に示すように外部か
らのデータがD4,D3,D2,D1と保持され、D4から順にスキ
ャンレジスタSR1,SR2,SR3,SR4に（ハ）〜（ヘ）に示す
ようにデータが入っていく。この結果、最終的にはスキ
ャンレジスタSR1にデータD1が、SR2にデータD2が、SR3
にデータD3が、SR4にデータD4が格納される。この最終
状態で、（ト）に示すようにACK信号がそれまでの“1"
から“0"に立ち下がりダウンロードが終了したことを外
部に知らせる。なお、図中に示すデータD0は必要のない
不定のデータを示している。
スキャンレジスタがSR1〜SR4の４個の場合を例にとって
いる（現実の回路では数百〜数千）。これに応じて、メ
モリ10のサイズは１ビット×５ワード（Ｗ）とする。ス
キャンレジスタはSIN側からSOUT側に向かって順にSR1,S
R2,SR3,SR4と呼ぶことにする。（イ）はメモリアドレス
で最初に最大値４がセットされ、順次減少していくよう
になっている。このメモリアドレスの変化は、（チ）に
示すスキャンクロックに対応している。１スキャンクロ
ック分遅れてレジスタ３には（ロ）に示すように外部か
らのデータがD4,D3,D2,D1と保持され、D4から順にスキ
ャンレジスタSR1,SR2,SR3,SR4に（ハ）〜（ヘ）に示す
ようにデータが入っていく。この結果、最終的にはスキ
ャンレジスタSR1にデータD1が、SR2にデータD2が、SR3
にデータD3が、SR4にデータD4が格納される。この最終
状態で、（ト）に示すようにACK信号がそれまでの“1"
から“0"に立ち下がりダウンロードが終了したことを外
部に知らせる。なお、図中に示すデータD0は必要のない
不定のデータを示している。
（アップロード時） 先ず、LSI部１のスキャンレジスタの内部状態を読出
してメモリ10にアップロードする。このため、スキャン
コントローラ30は（スキャンレジスタ数＋１）をメモリ
アドレスとして出力し、メモリ10に与える。その後、メ
モリアドレスが１になるまで、毎クロックカウントダウ
ンする。この時、セレクタ21はLSI部１のスキャンアウ
トSOUT側をセレクトしている。更に、スキャンコントロ
ーラはLSI部１にスキャンクロックを与える。
してメモリ10にアップロードする。このため、スキャン
コントローラ30は（スキャンレジスタ数＋１）をメモリ
アドレスとして出力し、メモリ10に与える。その後、メ
モリアドレスが１になるまで、毎クロックカウントダウ
ンする。この時、セレクタ21はLSI部１のスキャンアウ
トSOUT側をセレクトしている。更に、スキャンコントロ
ーラはLSI部１にスキャンクロックを与える。
この結果、LSI部１から順次出力されてレジスタ３に
入ったデータは、メモリ10のデータ入力INから順にメモ
リ10内に書込まれていく。スキャンが一巡すると、メモ
リ10にはLSI部１のスキャンレジスタに入っていた全て
のデータがメモリに移されたことになる。メモリ10に入
ったデータは、必要に応じて任意のアドレスのデータを
データ出力として読出すことができる。
入ったデータは、メモリ10のデータ入力INから順にメモ
リ10内に書込まれていく。スキャンが一巡すると、メモ
リ10にはLSI部１のスキャンレジスタに入っていた全て
のデータがメモリに移されたことになる。メモリ10に入
ったデータは、必要に応じて任意のアドレスのデータを
データ出力として読出すことができる。
第３図（ロ）はアップロード時のタイムチャートで、
スキャンレジスタがSR1〜SR4の４個の場合を例にとって
いる。（ホ）に示すスキャンクロックに同期してメモリ
アドレスが（イ）に示すように5,4,3,2,1と変化する
と、LSI部１から読み出されたデータは（ロ）に示すよ
うにX,D4,D3,D2,D1とレジスタ３にセットされる。ここ
で、Ｘは不定データを示している。レジスタ３にセット
されたデータは、（ハ）に示すライトイネーブル信号WE
によりメモリ10の対応するアドレスに書込まれる。
スキャンレジスタがSR1〜SR4の４個の場合を例にとって
いる。（ホ）に示すスキャンクロックに同期してメモリ
アドレスが（イ）に示すように5,4,3,2,1と変化する
と、LSI部１から読み出されたデータは（ロ）に示すよ
うにX,D4,D3,D2,D1とレジスタ３にセットされる。ここ
で、Ｘは不定データを示している。レジスタ３にセット
されたデータは、（ハ）に示すライトイネーブル信号WE
によりメモリ10の対応するアドレスに書込まれる。
［発明の効果］ 以上、詳細に説明したように、本発明によればLSI部
と同等以上の容量を持つメモリを用意し、このメモリに
初期値を設定してLSI部にダウンロードし、LSI部のスキ
ャンレジスタの内容をこのメモリにアップロードするこ
とにより、スキャンレジスタ回路からのデータの高速読
出し及びスキャンレジスタ回路への高速書込みが行える
ようにすることができる。アクセスするデータの数をN,
スキャンレジスタの数をＳとして、従来方式のアクセス
時間がＮ＋Ｎ×（Ｓ＋１）となるのに比較して、本発明
によれば、Ｎ＋Ｓ＋１となる。例えば、:1000個のスキ
ャンレジスタ（Ｓ＝1000）からなるLSIの100個のスキャ
ンレジスタのデータ（Ｎ＝100）にアクセスするとすれ
ば、従来方式に比して91倍の高速比が達成されることに
なる。
と同等以上の容量を持つメモリを用意し、このメモリに
初期値を設定してLSI部にダウンロードし、LSI部のスキ
ャンレジスタの内容をこのメモリにアップロードするこ
とにより、スキャンレジスタ回路からのデータの高速読
出し及びスキャンレジスタ回路への高速書込みが行える
ようにすることができる。アクセスするデータの数をN,
スキャンレジスタの数をＳとして、従来方式のアクセス
時間がＮ＋Ｎ×（Ｓ＋１）となるのに比較して、本発明
によれば、Ｎ＋Ｓ＋１となる。例えば、:1000個のスキ
ャンレジスタ（Ｓ＝1000）からなるLSIの100個のスキャ
ンレジスタのデータ（Ｎ＝100）にアクセスするとすれ
ば、従来方式に比して91倍の高速比が達成されることに
なる。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は各部の動作を示すタイムチャート、 第４図は従来方式の構成ブロック図である。 第１図において、 １はLSI部、 ３はレジスタ、 10はメモリ、 20はアクセス用レジスタ部、 21はセレクタである。
Claims (1)
- 【請求項１】アクセス対象となるスキャン検討されたLS
I部と、 １ビット幅で全スキャンレジスタ数以上のワード数を持
ち、LSI部にダウンロードすべきデータ或いはLSI部から
アップロードしたデータを保持するメモリと、 外部データ入力，メモリ出力及びLSI部のスキャン出力
を受けてそのうちの１つをセレクトするセレクタ，該セ
レクタの出力を保持するレジスタを具備し、該レジスタ
の出力は外部から直接読出されるようになっており、ま
たメモリ及びLSI部に入力されるようになっているアク
セス用レジスタ部とにより構成され、該アクセス用レジ
スタ部は、その入力部及び出力部がLSI部のスキャンレ
ジスタをリング状に接続してなるスキャン回路アクセス
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241322A JP2526293B2 (ja) | 1989-09-18 | 1989-09-18 | スキャン回路アクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241322A JP2526293B2 (ja) | 1989-09-18 | 1989-09-18 | スキャン回路アクセス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03103778A JPH03103778A (ja) | 1991-04-30 |
| JP2526293B2 true JP2526293B2 (ja) | 1996-08-21 |
Family
ID=17072575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241322A Expired - Fee Related JP2526293B2 (ja) | 1989-09-18 | 1989-09-18 | スキャン回路アクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526293B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0519984D0 (en) * | 2005-09-30 | 2005-11-09 | Texas Instruments Ltd | Configuration interface |
-
1989
- 1989-09-18 JP JP1241322A patent/JP2526293B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03103778A (ja) | 1991-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2001061497A1 (en) | Configuration bits layout | |
| JPH0786525B2 (ja) | 診断回路 | |
| US4586181A (en) | Test pattern generating apparatus | |
| JPH0731614B2 (ja) | データ転送方法 | |
| US5809039A (en) | Semiconductor integrated circuit device with diagnosis function | |
| US4326290A (en) | Means and methods for monitoring the storage states of a memory and other storage devices in a digital data processor | |
| JPH0391188A (ja) | Ｆｉｆｏメモリ | |
| JP2644378B2 (ja) | 診断回路 | |
| US5796994A (en) | Patch mechanism for allowing dynamic modifications of the behavior of a state machine | |
| JPS6364413A (ja) | 逐次近似レジスタ | |
| US7873886B2 (en) | PC-connectivity for on-chip memory | |
| JP2526293B2 (ja) | スキャン回路アクセス装置 | |
| JPH07198790A (ja) | 半導体集積論理回路及びネットリスト変換方式 | |
| JP2797793B2 (ja) | 疑似乱数パタン発生回路 | |
| US4326251A (en) | Monitoring system for a digital data processor | |
| JP3566264B2 (ja) | プロセッシングエレメント及びプロセッシングアレイ | |
| JP3416246B2 (ja) | 画像処理装置 | |
| JPS6144342B2 (ja) | ||
| JP2518039B2 (ja) | デ―タ処理装置の制御記憶ロ―ド方法 | |
| JPS6113611B2 (ja) | ||
| JPH0225567B2 (ja) | ||
| JPH05128898A (ja) | 半導体記憶装置 | |
| JP2696091B2 (ja) | テストパターン発生装置および方法 | |
| JPH0215090B2 (ja) | ||
| JP2848619B2 (ja) | テスト容易化回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |