JP2797793B2 - 疑似乱数パタン発生回路 - Google Patents
疑似乱数パタン発生回路Info
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- G01R31/317—Testing of digital circuits
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- G01R31/318544—Scanning methods, algorithms and patterns
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- G—PHYSICS
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- G01R31/31853—Test of registers
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
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Description
【０００１】
【産業上の利用分野】本発明は疑似乱数パタン発生回路
に関し、特に、ＬＳＩ内部に収容されＬＳＩチップ内部
の回路の動作をチェックするためのテストパタンを発生
する疑似乱数パタン発生回路に関するものである。
に関し、特に、ＬＳＩ内部に収容されＬＳＩチップ内部
の回路の動作をチェックするためのテストパタンを発生
する疑似乱数パタン発生回路に関するものである。
【０００２】
【従来の技術】従来、この種の疑似乱数パタン発生回路
は、通常入力データをそのまま出力するバッファとして
の役割を果す通常入力動作モード、ＬＳＩ内部回路間の
配線のみをチェックするバウダリスキャンモード、本来
のテストパタンを発生する疑似乱数発生モードとの３つ
の動作モードを有し図６に示す回路構成である。この従
来例は、４個のフリップフロップ６１〜６４と、それら
のフリップフロップへの入力を供給する４個のセレクタ
７１〜７４と、排他的論理和ゲート６０から構成され、
２つの動作モード信号Ｃ１，Ｃ２により動作モードが決
定される。
は、通常入力データをそのまま出力するバッファとして
の役割を果す通常入力動作モード、ＬＳＩ内部回路間の
配線のみをチェックするバウダリスキャンモード、本来
のテストパタンを発生する疑似乱数発生モードとの３つ
の動作モードを有し図６に示す回路構成である。この従
来例は、４個のフリップフロップ６１〜６４と、それら
のフリップフロップへの入力を供給する４個のセレクタ
７１〜７４と、排他的論理和ゲート６０から構成され、
２つの動作モード信号Ｃ１，Ｃ２により動作モードが決
定される。
【０００３】通常の入力動作モードでは、入力データ６
０１〜６０４がセレクタ７１〜７４で選択され、フリッ
プフロップ６１〜６４に取り込まれてそのまま出力デー
タ６１１〜６１４としてチップ内部回路へ出力される。
バウンダリスキャンモードでは、隣接するバウンダスキ
ャンバッファの出力データ６１０がセレクタ７４で選択
され、フリップフロップ６４へ取り込まれ、その出力が
前段のセレクタ７３で選択され、フリップフロップ６３
に取り込まれ、その出力が更に前段へと次々にシフトさ
れてフリップフロップ６１の出力からシフトアウトデー
タ６１１として隣接する他のＬＳＩ回路へ出力される。
疑似乱数パタン発生モードでは、フリップフロップ６１
〜６４、セレクタ７１〜７３の動作は、バウンダリスキ
ャンモードと等しいが、セレクタ７４において、排他的
論理和ゲート６０の出力６０９が選択され各フリップフ
ロップ６１〜６４の出力が出力データ６１１〜６１４と
して出力される。
０１〜６０４がセレクタ７１〜７４で選択され、フリッ
プフロップ６１〜６４に取り込まれてそのまま出力デー
タ６１１〜６１４としてチップ内部回路へ出力される。
バウンダリスキャンモードでは、隣接するバウンダスキ
ャンバッファの出力データ６１０がセレクタ７４で選択
され、フリップフロップ６４へ取り込まれ、その出力が
前段のセレクタ７３で選択され、フリップフロップ６３
に取り込まれ、その出力が更に前段へと次々にシフトさ
れてフリップフロップ６１の出力からシフトアウトデー
タ６１１として隣接する他のＬＳＩ回路へ出力される。
疑似乱数パタン発生モードでは、フリップフロップ６１
〜６４、セレクタ７１〜７３の動作は、バウンダリスキ
ャンモードと等しいが、セレクタ７４において、排他的
論理和ゲート６０の出力６０９が選択され各フリップフ
ロップ６１〜６４の出力が出力データ６１１〜６１４と
して出力される。
【０００４】
【発明が解決しようとする課題】以上説明したように従
来例の疑似乱数パタン発生回路は、バウンダリスキャン
モード時にフリップフロップ間をシフトされていくデー
タがシフトアウトされると、同時に出力データ６１１〜
６１４としてＬＳＩチップ内部の回路へも出力されるの
でチップ内を動作させてしまう。このためチップ内は以
前の状態を保持できずチェック後、通常動作に戻った時
に動作が混乱する問題がある。また、通常の入力動作モ
ード時においては入力データは、セレクタとフリップフ
ロップを通過するため、チップ内部へ出力さるまでに１
クロックサイクルの遅延が生じて処理速度が低下すると
いう問題がある。
来例の疑似乱数パタン発生回路は、バウンダリスキャン
モード時にフリップフロップ間をシフトされていくデー
タがシフトアウトされると、同時に出力データ６１１〜
６１４としてＬＳＩチップ内部の回路へも出力されるの
でチップ内を動作させてしまう。このためチップ内は以
前の状態を保持できずチェック後、通常動作に戻った時
に動作が混乱する問題がある。また、通常の入力動作モ
ード時においては入力データは、セレクタとフリップフ
ロップを通過するため、チップ内部へ出力さるまでに１
クロックサイクルの遅延が生じて処理速度が低下すると
いう問題がある。
【０００５】本発明の目的は、同一のハードウェアで疑
似乱数発生回路としてもバウンダリスキャン用バッファ
としても通常動作時の入力バッファとしても動作し、バ
ウンダリスキャン動作時にチップ内部への出力を変化さ
せないデータ保持機能を有し、通常動作には入力パッド
からの入力データを遅延なくチップ内部へ与えることが
でき、同じ回路の規則的な繰り返しで実現することがで
きる疑似乱数パタン発生回路を提供することにある。
似乱数発生回路としてもバウンダリスキャン用バッファ
としても通常動作時の入力バッファとしても動作し、バ
ウンダリスキャン動作時にチップ内部への出力を変化さ
せないデータ保持機能を有し、通常動作には入力パッド
からの入力データを遅延なくチップ内部へ与えることが
でき、同じ回路の規則的な繰り返しで実現することがで
きる疑似乱数パタン発生回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の疑似乱数パタン
発生回路は、外部からのセット信号と第１のクロック信
号とを入力するＮ個の第１から第Ｎの前段フリップフロ
ップと、前記第ｎ（１≦ｎ≦Ｎ）の前段フリップフロッ
プの出力と外部からの第２のクロック信号とを入力する
Ｎ個の第１から第Ｎの後段フリップフロップと、前記第
ｎ（１≦ｎ≦Ｎ）の後段フリップフロップの出力と外部
からの第ｎ（１≦ｎ≦Ｎ）通常入力データとを入力しそ
の一方を外部からの第２の制御信号により外部へ出力す
るＮ個の第１から第Ｎの出力段セレクタと、前記第ｎ
（１≦ｎ≦Ｎ−１）＋１の前段フリップフロップの出力
と前記第ｎの通常入力データとを入力としその一方を外
部からの第１の制御信号により選択的に前記第ｎの前段
フリップフロップの入力へ供給するＮ−１個の第１から
第（Ｎ−１）の入力段セレクタと、前記Ｎ個の前段フリ
ップフロップの出力の内少なくとも２つを入力とする排
他的論理和ゲートと、この出力と外部に隣接するフリッ
プフロップからのシフトデータと外部からの第Ｎ通常入
力データとを入力としそのいずれか１つを前記第１の制
御信号と外部からの第３の制御信号とにより選択的に前
記第Ｎの前段フリップフロップの入力に供給する第Ｎの
入力段セレクタとを備えている。
発生回路は、外部からのセット信号と第１のクロック信
号とを入力するＮ個の第１から第Ｎの前段フリップフロ
ップと、前記第ｎ（１≦ｎ≦Ｎ）の前段フリップフロッ
プの出力と外部からの第２のクロック信号とを入力する
Ｎ個の第１から第Ｎの後段フリップフロップと、前記第
ｎ（１≦ｎ≦Ｎ）の後段フリップフロップの出力と外部
からの第ｎ（１≦ｎ≦Ｎ）通常入力データとを入力しそ
の一方を外部からの第２の制御信号により外部へ出力す
るＮ個の第１から第Ｎの出力段セレクタと、前記第ｎ
（１≦ｎ≦Ｎ−１）＋１の前段フリップフロップの出力
と前記第ｎの通常入力データとを入力としその一方を外
部からの第１の制御信号により選択的に前記第ｎの前段
フリップフロップの入力へ供給するＮ−１個の第１から
第（Ｎ−１）の入力段セレクタと、前記Ｎ個の前段フリ
ップフロップの出力の内少なくとも２つを入力とする排
他的論理和ゲートと、この出力と外部に隣接するフリッ
プフロップからのシフトデータと外部からの第Ｎ通常入
力データとを入力としそのいずれか１つを前記第１の制
御信号と外部からの第３の制御信号とにより選択的に前
記第Ｎの前段フリップフロップの入力に供給する第Ｎの
入力段セレクタとを備えている。
【０００７】又、外部からのセット信号と第１のクロッ
ク信号とを入力するＮ＋１個の第１から第Ｎ＋１の前段
フリップフロップと、前記第ｎ（１≦ｎ≦Ｎ＋１）の前
段フリップフロップの出力と外部からの第２のクロック
信号とを入力するＮ＋１個の第１から第Ｎ＋１の出力段
フリップフロップと、前記第ｎ（１≦ｎ≦Ｎ）の出力段
フリップフロップの出力と外部からの第ｎ（１≦ｎ≦
Ｎ）の通常入力データとを入力しその一方を外部からの
第２の制御信号により外部へ出力するＮ個の第１から第
Ｎの出力段セレクタと、前記第ｎ（１≦ｎ≦Ｎ）＋１の
前段フリップフロップの出力と前記第ｎの通常入力デー
タとを入力しその一方を外部からの第１の制御信号によ
り選択的に前記第ｎの前段フリップフロップの入力へ供
給するＮ個の第１からの第Ｎの入力段セレクタと、前記
Ｎ＋１個の前段フリップフロップの出力の内少なくとも
２つを入力とする排他的論理和ゲートと、この出力と外
部に隣接するフリップフロップからのシフトデータとを
入力しその一方を第３の制御信号により選択的に前記第
Ｎ＋１の入力段フリップフロップの入力に供給する第Ｎ
＋１の入力段セレクタと、前記排他的論理和ゲートの出
力と第Ｎ＋１の後段フリップフロップの出力とを入力と
しその一方を前記第２の制御信号により外部へ出力する
第Ｎ＋１の出力段セレクタとを備えるものでも良い。
ク信号とを入力するＮ＋１個の第１から第Ｎ＋１の前段
フリップフロップと、前記第ｎ（１≦ｎ≦Ｎ＋１）の前
段フリップフロップの出力と外部からの第２のクロック
信号とを入力するＮ＋１個の第１から第Ｎ＋１の出力段
フリップフロップと、前記第ｎ（１≦ｎ≦Ｎ）の出力段
フリップフロップの出力と外部からの第ｎ（１≦ｎ≦
Ｎ）の通常入力データとを入力しその一方を外部からの
第２の制御信号により外部へ出力するＮ個の第１から第
Ｎの出力段セレクタと、前記第ｎ（１≦ｎ≦Ｎ）＋１の
前段フリップフロップの出力と前記第ｎの通常入力デー
タとを入力しその一方を外部からの第１の制御信号によ
り選択的に前記第ｎの前段フリップフロップの入力へ供
給するＮ個の第１からの第Ｎの入力段セレクタと、前記
Ｎ＋１個の前段フリップフロップの出力の内少なくとも
２つを入力とする排他的論理和ゲートと、この出力と外
部に隣接するフリップフロップからのシフトデータとを
入力しその一方を第３の制御信号により選択的に前記第
Ｎ＋１の入力段フリップフロップの入力に供給する第Ｎ
＋１の入力段セレクタと、前記排他的論理和ゲートの出
力と第Ｎ＋１の後段フリップフロップの出力とを入力と
しその一方を前記第２の制御信号により外部へ出力する
第Ｎ＋１の出力段セレクタとを備えるものでも良い。
【作用】本発明の疑似乱数パタン発生回路では、後段フ
リップフロップにおいてクロックを印加しないことによ
り、バウンダリスキャン動作時にシフトされていくデー
タはチップ内部に出力されず、チップ内部への出力は保
持させられる。また、通常動作時には、出力断セレクタ
において、通常入力データを第２の制御信号によってフ
リップフロップを介さずに遅延なくチップ内部に供給す
ることができる。
リップフロップにおいてクロックを印加しないことによ
り、バウンダリスキャン動作時にシフトされていくデー
タはチップ内部に出力されず、チップ内部への出力は保
持させられる。また、通常動作時には、出力断セレクタ
において、通常入力データを第２の制御信号によってフ
リップフロップを介さずに遅延なくチップ内部に供給す
ることができる。
【０００８】また、本発明の疑似乱数パタン発生回路
は、Ｎビットの疑似乱数パタンを発生させるためにＮ＋
１個の同じ回路構成をもつフリップフロップおよびセレ
クタを用いている。１つ余分に付加した入力段セレクタ
に、排他的論理和ゲートを出力と他のフリップフロップ
からの出力を入力し、動作モードに応じて一方を出力さ
せることにより、同一なフリップフロップとセレクタの
回路構成Ｎ＋１個規則的に配置することで構成すること
もできる。このことにより回路の単純化と動作速度が遅
くなることを回避している。
は、Ｎビットの疑似乱数パタンを発生させるためにＮ＋
１個の同じ回路構成をもつフリップフロップおよびセレ
クタを用いている。１つ余分に付加した入力段セレクタ
に、排他的論理和ゲートを出力と他のフリップフロップ
からの出力を入力し、動作モードに応じて一方を出力さ
せることにより、同一なフリップフロップとセレクタの
回路構成Ｎ＋１個規則的に配置することで構成すること
もできる。このことにより回路の単純化と動作速度が遅
くなることを回避している。
【０００９】
【実施例】次に本発明の実施例について図を参照して説
明する。図１は第１の実施例を示す回路図である。この
実施例は、入出力数がそれぞれ４つの４ビット疑似乱数
パタン発生回路の例を示す。
明する。図１は第１の実施例を示す回路図である。この
実施例は、入出力数がそれぞれ４つの４ビット疑似乱数
パタン発生回路の例を示す。
【００１０】セット信号ＳＥＴ入力端子および第１のク
ロックＣ１を入力するフリップフロップ２１〜２４と、
フリップフロップ２１〜２４の出力を入力とし、第２の
クロックＣ２により出力するフリップフロップ３１〜３
４とフリップフロップ３１〜３４の出力と通常入力デー
タ１０１〜１０４を入力とし、その一方を制御信号Ａ２
により出力するセレクタ４１〜４４と、フリップフロッ
プ２２〜２４の出力と通常入力データ１０１〜１０３を
入力とし、その一方を制御信号Ａ１により選択的にフリ
ップフロップ２１〜２３の入力へ供給するセレクタ１１
〜１３と４個のフリップフロップ２１〜２４の出力の内
少なくとも２つを入力とする排他的論理和ゲート５０
と、その出力信号１０９と隣接するフリップフロップか
らのシフトデータ１１０と通常入力データ１０４とを入
力し、そのいずれか１つを２つの制御信号Ａ１，Ａ３に
より選択的に前記のフリップフロップ２４を入力に供給
するセレクタ１４とから構成されている。
ロックＣ１を入力するフリップフロップ２１〜２４と、
フリップフロップ２１〜２４の出力を入力とし、第２の
クロックＣ２により出力するフリップフロップ３１〜３
４とフリップフロップ３１〜３４の出力と通常入力デー
タ１０１〜１０４を入力とし、その一方を制御信号Ａ２
により出力するセレクタ４１〜４４と、フリップフロッ
プ２２〜２４の出力と通常入力データ１０１〜１０３を
入力とし、その一方を制御信号Ａ１により選択的にフリ
ップフロップ２１〜２３の入力へ供給するセレクタ１１
〜１３と４個のフリップフロップ２１〜２４の出力の内
少なくとも２つを入力とする排他的論理和ゲート５０
と、その出力信号１０９と隣接するフリップフロップか
らのシフトデータ１１０と通常入力データ１０４とを入
力し、そのいずれか１つを２つの制御信号Ａ１，Ａ３に
より選択的に前記のフリップフロップ２４を入力に供給
するセレクタ１４とから構成されている。
【００１１】図２は、図１におけるセレクタ１１〜１３
および４１〜４４の動作説明図である。制御信号端子Ｓ
が“Ｈ（ハイレベル）”の時入力端子Ｌ１側入力を出力
し、制御信号が“Ｌ（ロウレベル）”の時入力端子Ｌ２
側入力を出力する。
および４１〜４４の動作説明図である。制御信号端子Ｓ
が“Ｈ（ハイレベル）”の時入力端子Ｌ１側入力を出力
し、制御信号が“Ｌ（ロウレベル）”の時入力端子Ｌ２
側入力を出力する。
【００１２】図３は、図１におけるセレクタ２４の動作
説明図である。制御信号Ａ１が“Ｈ”，制御信号Ａ３が
“Ｌ”の時は信号１１０を出力し、Ａ１が“Ｈ”，Ａ３
が“Ｈ”の時は入力信号１０９を出力し、Ａ１が“Ｌ”
の時は入力信号１０４を出力する。
説明図である。制御信号Ａ１が“Ｈ”，制御信号Ａ３が
“Ｌ”の時は信号１１０を出力し、Ａ１が“Ｈ”，Ａ３
が“Ｈ”の時は入力信号１０９を出力し、Ａ１が“Ｌ”
の時は入力信号１０４を出力する。
【００１３】図４は図１の疑似乱数パタン発生回路の動
作説明図である。同図に示すように、図１の疑似乱数パ
タン発生回路は、制御信号Ａ１，Ａ２，Ａ３によるバウ
ンダリスキャン、疑似乱数パタン発生、通常入力の３種
の動作をすることを説明する。
作説明図である。同図に示すように、図１の疑似乱数パ
タン発生回路は、制御信号Ａ１，Ａ２，Ａ３によるバウ
ンダリスキャン、疑似乱数パタン発生、通常入力の３種
の動作をすることを説明する。
【００１４】制御信号Ａ２が“Ｈ”，制御信号Ａ３が
“Ｈ”でクロック信号を印加しクロック信号を印加しな
い時は、バウンダリスキャン用バッファとして動作す
る。制御信号Ａ１が“Ｈ”の時はフリップフロップ２２
〜２４に取り込まれていた値が出力されてセレクタ１１
〜１３で選択され、フリップフロップ２１〜２３に取り
込まれ、隣接するフリップフロップの出力信号１１０が
セレクタ１４で選択され、フリップフロップ２４に取り
込まれることで、スキャン用データがシフトされてフリ
ップフロップ２１の出力からシフトアウトデータとして
隣接するＬＳＩ回路へ出力される。この時、フリップフ
ロップ３１〜３４はフリップフロップ２１〜２４の出力
を取り込まずに現状の出力値を保持し、その値がセレク
タ４１〜４４で選択されるので、チップ内部への出力１
０５〜１０８は現状を出力値を保持する。制御信号Ａ１
が“Ｌ”の時は通常入力データ１０４〜１０４がセレク
タ１１〜１４で選択され、フリップフロップ２１〜２４
に取り込まれる。この時もチップ内部への出力１０５〜
１０８は現状の出力値を保持する。
“Ｈ”でクロック信号を印加しクロック信号を印加しな
い時は、バウンダリスキャン用バッファとして動作す
る。制御信号Ａ１が“Ｈ”の時はフリップフロップ２２
〜２４に取り込まれていた値が出力されてセレクタ１１
〜１３で選択され、フリップフロップ２１〜２３に取り
込まれ、隣接するフリップフロップの出力信号１１０が
セレクタ１４で選択され、フリップフロップ２４に取り
込まれることで、スキャン用データがシフトされてフリ
ップフロップ２１の出力からシフトアウトデータとして
隣接するＬＳＩ回路へ出力される。この時、フリップフ
ロップ３１〜３４はフリップフロップ２１〜２４の出力
を取り込まずに現状の出力値を保持し、その値がセレク
タ４１〜４４で選択されるので、チップ内部への出力１
０５〜１０８は現状を出力値を保持する。制御信号Ａ１
が“Ｌ”の時は通常入力データ１０４〜１０４がセレク
タ１１〜１４で選択され、フリップフロップ２１〜２４
に取り込まれる。この時もチップ内部への出力１０５〜
１０８は現状の出力値を保持する。
【００１５】制御信号Ａ１が“Ｈ”、制御信号Ａ２が
“Ｌ”で、クロック信号Ｃ１，Ｃ２を印加する時は、疑
似乱数パタン発生回路として動作する。フリップフロッ
プ２２〜２４に取り込まれていた値が出力されてセレク
タ１１〜１３で選択され、フリップフロップ２１〜２３
に取り込まれ、排他的論理和ゲーム５０の出力がセレク
タ１４で選択され、フリップフロップ２４に取り込まれ
ることで、リニアフィードバックシフトレジスタが形成
される。この時、フリップフロップ３１〜３４はフリッ
プフロップ２１〜２４の出力である疑似乱数パタンを取
り込んで出力し、その値がセレクタ４１〜４４で選択さ
れるので、チップ内部への出力信号１０５〜１０８は疑
似乱数パタンとなる。
“Ｌ”で、クロック信号Ｃ１，Ｃ２を印加する時は、疑
似乱数パタン発生回路として動作する。フリップフロッ
プ２２〜２４に取り込まれていた値が出力されてセレク
タ１１〜１３で選択され、フリップフロップ２１〜２３
に取り込まれ、排他的論理和ゲーム５０の出力がセレク
タ１４で選択され、フリップフロップ２４に取り込まれ
ることで、リニアフィードバックシフトレジスタが形成
される。この時、フリップフロップ３１〜３４はフリッ
プフロップ２１〜２４の出力である疑似乱数パタンを取
り込んで出力し、その値がセレクタ４１〜４４で選択さ
れるので、チップ内部への出力信号１０５〜１０８は疑
似乱数パタンとなる。
【００１６】制御信号Ａ１，Ａ２，Ａ３が“Ｌ”で、ク
ロック信号Ｃ１，Ｃ２を印加しない時は、通常入力動作
をする。セレクタ１１〜１４では通常入力データ１０１
〜１０４が選択されるが、フリップフロップ２１〜２
４、３１〜３４にクロックが印加されないので、それら
の出力は変化しない。セレクタ４１〜４４では通常入力
データ１０１〜１０４が選択されてチップ内部への出力
信号１０５〜１０８となる。
ロック信号Ｃ１，Ｃ２を印加しない時は、通常入力動作
をする。セレクタ１１〜１４では通常入力データ１０１
〜１０４が選択されるが、フリップフロップ２１〜２
４、３１〜３４にクロックが印加されないので、それら
の出力は変化しない。セレクタ４１〜４４では通常入力
データ１０１〜１０４が選択されてチップ内部への出力
信号１０５〜１０８となる。
【００１７】図５は第２の実施例を示す回路図である。
この実施例は、制御信号およびフロック信号Ｃ１を入力
するフリップフロップ６１〜６５と、フリップフロップ
６１〜６５の出力を入力とし、クロック信号Ｃ２により
出力するフイップフロップ７１〜７４と、フリップフロ
ップ７１〜７４の出力と通常入力データ信号１０１〜１
０４とを入力とし、その一方を制御信号Ｃ２により出力
するセレクタ８１〜８４と、フリップフロップ６２〜６
５の出力と通常入力データ信号とを入力とし、その一方
を制御信号Ｃ１により選択的にフリップフロップ６１〜
６４の入力へ供給するセレクタ５１〜５４と、前記フリ
ップフロップ６１〜６５の出力の内少なくとも２つの入
力する排他的論理和ゲート９０と、その出力信号１１１
と隣接するフリップフロップからのシフトデータ１１０
とを入力とし、その一方を制御信号Ａ３により選択的に
前記フリィプフロップ６５の入力に供給するセレクタ５
５と、排他的論理和ゲート９０の出力信号１１１とフリ
ップフロップ７５の出力を入力とし、その一方の制御信
号Ａ２により出力するセレクタ８５とから構成されてい
る。セレクタ５１〜５４及び８１〜８４の動作は、図２
に示したものと等しい。
この実施例は、制御信号およびフロック信号Ｃ１を入力
するフリップフロップ６１〜６５と、フリップフロップ
６１〜６５の出力を入力とし、クロック信号Ｃ２により
出力するフイップフロップ７１〜７４と、フリップフロ
ップ７１〜７４の出力と通常入力データ信号１０１〜１
０４とを入力とし、その一方を制御信号Ｃ２により出力
するセレクタ８１〜８４と、フリップフロップ６２〜６
５の出力と通常入力データ信号とを入力とし、その一方
を制御信号Ｃ１により選択的にフリップフロップ６１〜
６４の入力へ供給するセレクタ５１〜５４と、前記フリ
ップフロップ６１〜６５の出力の内少なくとも２つの入
力する排他的論理和ゲート９０と、その出力信号１１１
と隣接するフリップフロップからのシフトデータ１１０
とを入力とし、その一方を制御信号Ａ３により選択的に
前記フリィプフロップ６５の入力に供給するセレクタ５
５と、排他的論理和ゲート９０の出力信号１１１とフリ
ップフロップ７５の出力を入力とし、その一方の制御信
号Ａ２により出力するセレクタ８５とから構成されてい
る。セレクタ５１〜５４及び８１〜８４の動作は、図２
に示したものと等しい。
【００１８】図５に示した疑似乱数パタン発生回路も、
図４の動作説明図に従って動作する。制御信号Ａ２が
“Ｈ”，Ａ３が“Ｈ”でクロック信号Ｃ１を印加しクロ
ック信号Ｃ２を印加しない時はバウンダリスキャン用バ
ッファとして動作する。制御信号Ａ１が“Ｈ”の時はフ
リップフロップ６２〜６５に取り込まれていた値が出力
されてセレクタ５１〜５４で選択され、フリップフロッ
プ６１〜６４に取り込まれ、隣接するフリップフロップ
の出力信号１１０がセレクタ５５で選択され、フリップ
フロップ６５に取り込まれることで、スキャン用データ
がシフトされシフトアウトデータ１１１として出力され
る。この時、フリップフロップ７１〜７５はフリップフ
ロップ６１〜６５の出力を取り込まずに現状の出力値を
保持し、その値がセレクタ８１〜８５で選択されるの
で、チップ内部への出力信号１０５〜１０８は現状の出
力値を保持する。制御信号Ａ１が“Ｌ”の時は通常入力
データ信号１０１〜１０４がセレクタ５１〜５４で選択
され、フリップフロップ６１〜６４に取り込まれる。こ
の時もチップ内部への出力データ１０５〜４０８は現状
の出力値を保持する。
図４の動作説明図に従って動作する。制御信号Ａ２が
“Ｈ”，Ａ３が“Ｈ”でクロック信号Ｃ１を印加しクロ
ック信号Ｃ２を印加しない時はバウンダリスキャン用バ
ッファとして動作する。制御信号Ａ１が“Ｈ”の時はフ
リップフロップ６２〜６５に取り込まれていた値が出力
されてセレクタ５１〜５４で選択され、フリップフロッ
プ６１〜６４に取り込まれ、隣接するフリップフロップ
の出力信号１１０がセレクタ５５で選択され、フリップ
フロップ６５に取り込まれることで、スキャン用データ
がシフトされシフトアウトデータ１１１として出力され
る。この時、フリップフロップ７１〜７５はフリップフ
ロップ６１〜６５の出力を取り込まずに現状の出力値を
保持し、その値がセレクタ８１〜８５で選択されるの
で、チップ内部への出力信号１０５〜１０８は現状の出
力値を保持する。制御信号Ａ１が“Ｌ”の時は通常入力
データ信号１０１〜１０４がセレクタ５１〜５４で選択
され、フリップフロップ６１〜６４に取り込まれる。こ
の時もチップ内部への出力データ１０５〜４０８は現状
の出力値を保持する。
【００１９】制御信号Ａ１が“Ｈ”，制御信号Ａ２が
“Ｈ”，制御信号Ａ３が“Ｌ”で、クロック信号Ｃ１，
Ｃ２を印加する時は、疑似乱数パタン発生回路として動
作する。フリップフロップ６２〜６５に取り込まれてい
た値が出力されセレクタ５１〜５４で選択され、フリッ
プフロップ６１〜６４に取り込まれ、排他的論理割ゲー
ト９０の出力信号１１１がセレクタ５５で選択され、フ
リップフロップ６５に取り込まれることで、リニアフィ
ードバックシフトレジスタが形成される。この時、フリ
ップフロップ７１〜７５はフリップフロップ６１〜６５
の出力である疑似乱数パタンを取り込んで出力し、その
値がセレクタ８１〜８５で選択されるので、チップ内部
への出力信号１０５〜１０８は疑似乱数パタンとなる。
“Ｈ”，制御信号Ａ３が“Ｌ”で、クロック信号Ｃ１，
Ｃ２を印加する時は、疑似乱数パタン発生回路として動
作する。フリップフロップ６２〜６５に取り込まれてい
た値が出力されセレクタ５１〜５４で選択され、フリッ
プフロップ６１〜６４に取り込まれ、排他的論理割ゲー
ト９０の出力信号１１１がセレクタ５５で選択され、フ
リップフロップ６５に取り込まれることで、リニアフィ
ードバックシフトレジスタが形成される。この時、フリ
ップフロップ７１〜７５はフリップフロップ６１〜６５
の出力である疑似乱数パタンを取り込んで出力し、その
値がセレクタ８１〜８５で選択されるので、チップ内部
への出力信号１０５〜１０８は疑似乱数パタンとなる。
【００２０】制御信号Ａ１、Ａ２、Ａ３が“Ｌ”で、ク
ロック信号Ｃ１、Ｃ２を印加しない時は、通常入力動作
をする。セレクタ５１〜５４では通常入力データ信号１
０１〜１０４が選択され、セレクタ５５では排他的論理
和ゲート９０の出力信号１１１が選択されるが、フリッ
プフロップ６１〜６５、７１〜７５にクロックが印加さ
れないので、それらの出力は変化しない。セレクタ８１
〜８４では通常入力データ信号１０１〜１０４が選択さ
れてチップ内部への出力信号１０５〜１０８となる。セ
レクタ８５では、排他的論理和ゲート９０の出力信号１
１１が選択されるがこの出力は、どこにも供給されな
い。
ロック信号Ｃ１、Ｃ２を印加しない時は、通常入力動作
をする。セレクタ５１〜５４では通常入力データ信号１
０１〜１０４が選択され、セレクタ５５では排他的論理
和ゲート９０の出力信号１１１が選択されるが、フリッ
プフロップ６１〜６５、７１〜７５にクロックが印加さ
れないので、それらの出力は変化しない。セレクタ８１
〜８４では通常入力データ信号１０１〜１０４が選択さ
れてチップ内部への出力信号１０５〜１０８となる。セ
レクタ８５では、排他的論理和ゲート９０の出力信号１
１１が選択されるがこの出力は、どこにも供給されな
い。
【００２１】尚第２実施例は第１の実施例に比べて回路
素子は多いが、回路構成が同一単位回路で構成されてい
るので製造上有利であり、また動作速度も速い特徴があ
る。
素子は多いが、回路構成が同一単位回路で構成されてい
るので製造上有利であり、また動作速度も速い特徴があ
る。
【００２２】
【発明の効果】以上説明したように本発明によれば、同
一のハードウェアで疑似乱数発生器としても、バウンダ
リスキャン用バッファとしても、通常動作時の入力バッ
ファとしても動作し、バウンダリスキャン動作時にはチ
ップ内部への出力を変化させないでこれを保持するの
で、チップ内回路の動作の混乱を防止し、また通常動作
モード時では、入力パッドからの入力データを遅延なく
チップ内部へ与えることができ処理速度を速める効果が
ある。
一のハードウェアで疑似乱数発生器としても、バウンダ
リスキャン用バッファとしても、通常動作時の入力バッ
ファとしても動作し、バウンダリスキャン動作時にはチ
ップ内部への出力を変化させないでこれを保持するの
で、チップ内回路の動作の混乱を防止し、また通常動作
モード時では、入力パッドからの入力データを遅延なく
チップ内部へ与えることができ処理速度を速める効果が
ある。
【図１】本発明の第１の実施例を示す回路図。
【図２】図１中のセレクタ１１〜１３および４１〜４４
の動作説明図。
の動作説明図。
【図３】図１中のセレクタ２４の動作説明図。
【図４】図１の疑似乱数パタン発生回路の動作説明図。
【図５】本発明の第２実施例を示す回路図。
【図６】従来例の疑似乱数パタ発生回路の回路図。
１１〜１４，４１〜４４ セレクタ ２１〜２４，３１〜３４ フリップフロップ ５０ 排他的論理和ゲート ５１〜５５，８１〜８５ セレクタ ６１〜６５，７１〜７５ フリップフロップ ９０ 排他的論理和ゲート
Claims (2)
- 【請求項１】 外部からのセット信号と第１のクロック
信号とを入力するＮ個の第１から第Ｎの前段フリップフ
ロップと、前記第ｎ（１≦ｎ≦Ｎ）の前段フリップフロ
ップの出力と外部からの第２のクロック信号とを入力す
るＮ個の第１から第Ｎの後段フリップフロップと、前記
第ｎ（１≦ｎ≦Ｎ）の後段フリップフロップの出力と外
部からの第ｎ（１≦ｎ≦Ｎ）通常入力データとを入力し
その一方を外部からの第２の制御信号により外部へ出力
するＮ個の第１から第Ｎの出力段セレクタと、前記第ｎ
（１≦ｎ≦Ｎ−１）＋１の前段フリップフロップの出力
と前記第ｎの通常入力データとを入力としその一方を外
部からの第１の制御信号により選択的に前記第ｎの前段
フリップフロップの入力へ供給するＮ−１個の第１から
第（Ｎ−１）の入力段セレクタと、前記Ｎ個の前段フリ
ップフロップの出力の内少なくとも２つを入力とする排
他的論理和ゲートと、この出力と外部に隣接するフリッ
プフロップからのシフトデータと外部からの第Ｎ通常入
力データとを入力としそのいずれか１つを前記第１の制
御信号と外部からの第３の制御信号とにより選択的に前
記第Ｎの前段フリップフロップの入力に供給する第Ｎの
入力段セレクタとを備えていることを特徴とする疑似乱
数パタン発生回路。 - 【請求項２】 外部からのセット信号と第１のクロック
信号とを入力するＮ＋１個の第１から第Ｎ＋１の前段フ
リップフロップと、前記第ｎ（１≦ｎ≦Ｎ＋１）の前段
フリップフロップの出力と外部からの第２のクロック信
号とを入力するＮ＋１個の第１から第Ｎ＋１の出力段フ
リップフロップと、前記第ｎ（１≦ｎ≦Ｎ）の出力段フ
リップフロップの出力と外部からの第ｎ（１≦ｎ≦Ｎ）
の通常入力データとを入力しその一方を外部からの第２
の制御信号により外部へ出力するＮ個の第１から第Ｎの
出力段セレクタと、前記第ｎ（１≦ｎ≦Ｎ）＋１の前段
フリップフロップの出力と前記第ｎの通常入力データと
を入力しその一方を外部からの第１の制御信号により選
択的に前記第ｎの前段フリップフロップの入力へ供給す
るＮ個の第１からの第Ｎの入力段セレクタと、前記Ｎ＋
１個の前段フリップフロップの出力の内少なくとも２つ
を入力とする排他的論理和ゲートと、この出力と外部に
隣接するフリップフロップからのシフトデータとを入力
しその一方を第３の制御信号により選択的に前記第Ｎ＋
１の入力段フリップフロップの入力に供給する第Ｎ＋１
の入力段セレクタと、前記排他的論理和ゲートの出力と
第Ｎ＋１の後段フリップフロップの出力とを入力としそ
の一方を前記第２の制御信号により外部へ出力する第Ｎ
＋１の出力段セレクタとを備えていることを特徴とする
疑似乱数パタン発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315871A JP2797793B2 (ja) | 1991-11-29 | 1991-11-29 | 疑似乱数パタン発生回路 |
| US07/982,642 US5321641A (en) | 1991-11-29 | 1992-12-01 | Pseudo random pattern generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315871A JP2797793B2 (ja) | 1991-11-29 | 1991-11-29 | 疑似乱数パタン発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210485A JPH05210485A (ja) | 1993-08-20 |
| JP2797793B2 true JP2797793B2 (ja) | 1998-09-17 |
Family
ID=18070602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3315871A Expired - Lifetime JP2797793B2 (ja) | 1991-11-29 | 1991-11-29 | 疑似乱数パタン発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5321641A (ja) |
| JP (1) | JP2797793B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845308B2 (ja) * | 1993-04-02 | 1999-01-13 | 株式会社アドバンテスト | 並列疑似ランダムパターン発生器 |
| US5867409A (en) * | 1995-03-09 | 1999-02-02 | Kabushiki Kaisha Toshiba | Linear feedback shift register |
| JP3237473B2 (ja) * | 1995-06-29 | 2001-12-10 | 安藤電気株式会社 | マスク制御装置 |
| US20110191129A1 (en) * | 2010-02-04 | 2011-08-04 | Netzer Moriya | Random Number Generator Generating Random Numbers According to an Arbitrary Probability Density Function |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257282A (en) * | 1984-06-28 | 1993-10-26 | Unisys Corporation | High speed code sequence generator |
| JPH0250512A (ja) * | 1988-08-10 | 1990-02-20 | Clarion Co Ltd | 疑似ランダム雑音符号発生装置 |
| US5105376A (en) * | 1990-08-08 | 1992-04-14 | Vlsi Technology, Inc. | Linear feedback shift registers |
| US5187676A (en) * | 1991-06-28 | 1993-02-16 | Digital Equipment Corporation | High-speed pseudo-random number generator and method for generating same |
-
1991
- 1991-11-29 JP JP3315871A patent/JP2797793B2/ja not_active Expired - Lifetime
-
1992
- 1992-12-01 US US07/982,642 patent/US5321641A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5321641A (en) | 1994-06-14 |
| JPH05210485A (ja) | 1993-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980602 |