JPH04223526A - リニアフィードバックシフトレジスタ - Google Patents
リニアフィードバックシフトレジスタInfo
- Publication number
- JPH04223526A JPH04223526A JP2414453A JP41445390A JPH04223526A JP H04223526 A JPH04223526 A JP H04223526A JP 2414453 A JP2414453 A JP 2414453A JP 41445390 A JP41445390 A JP 41445390A JP H04223526 A JPH04223526 A JP H04223526A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- stage
- feedback
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 13
- 238000012360 testing method Methods 0.000 description 7
- 238000013144 data compression Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- GJFNRSDCSTVPCJ-UHFFFAOYSA-N 1,8-bis(dimethylamino)naphthalene Chemical compound C1=CC(N(C)C)=C2C(N(C)C)=CC=CC2=C1 GJFNRSDCSTVPCJ-UHFFFAOYSA-N 0.000 description 1
- 241000517645 Abra Species 0.000 description 1
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 101100283966 Pectobacterium carotovorum subsp. carotovorum outN gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はリニアフィードバックシ
フトレジスタ（以後ＬＦＳＲと記述する）に関し、特に
自己テスト機能を有する半導体集積回路に用いるＬＦＳ
Ｒに関するものである。
フトレジスタ（以後ＬＦＳＲと記述する）に関し、特に
自己テスト機能を有する半導体集積回路に用いるＬＦＳ
Ｒに関するものである。
【０００２】
【従来の技術】図６及び図７は、例えばＣＯＭＰＵＴＥ
Ｒ ＳＣＩＥＮＣＥ ＰＲＥＳＳ社発行のＭ．ＡＢＲＡ
ＭＯＶＩＣＩ━．Ａ．ＢＲＥＵＥＲ，Ａ．Ｄ．ＦＲＩＥ
ＤＭＡＮ著 ’ＤＩＧＩＴＡＬ ＳＹＳＴＥＭＳ ＴＥ
ＳＴＩＮＧ ＡＮＤ ＴＥＳＴＡＢＬＥ ＤＥＳＩＧＮ
’の Ｐ．４４５〜４４７， ４７３〜４７４ に記載
されたＬＦＳＲである。図６は疑似乱数発生器（Ｐ．４
７４，Ｆｉｇｕｒｅ１１．１２ ）、図７はデータ圧縮
器（Ｐ．４４６，Ｆｉｇｕｒｅ１０．１７ を４ビット
にした） を構成した図である。図において、１はフリ
ップフロップ、２は排他的論理和ゲート、Ｄ１〜Ｄ４は
圧縮される動作結果を示す。
Ｒ ＳＣＩＥＮＣＥ ＰＲＥＳＳ社発行のＭ．ＡＢＲＡ
ＭＯＶＩＣＩ━．Ａ．ＢＲＥＵＥＲ，Ａ．Ｄ．ＦＲＩＥ
ＤＭＡＮ著 ’ＤＩＧＩＴＡＬ ＳＹＳＴＥＭＳ ＴＥ
ＳＴＩＮＧ ＡＮＤ ＴＥＳＴＡＢＬＥ ＤＥＳＩＧＮ
’の Ｐ．４４５〜４４７， ４７３〜４７４ に記載
されたＬＦＳＲである。図６は疑似乱数発生器（Ｐ．４
７４，Ｆｉｇｕｒｅ１１．１２ ）、図７はデータ圧縮
器（Ｐ．４４６，Ｆｉｇｕｒｅ１０．１７ を４ビット
にした） を構成した図である。図において、１はフリ
ップフロップ、２は排他的論理和ゲート、Ｄ１〜Ｄ４は
圧縮される動作結果を示す。
【０００３】次に動作について説明する。図６の疑似乱
数発生器を構成した場合において、各フリップフロップ
１にはデータのラッチを行うクロック（図示せず）が入
力されており、このクロックの変化に同期して次段への
シフトを行う。前の段へのフィードバックをかけるとき
にはフィードバック信号を排他的論理和ゲート２で受け
て出力される。フィードバックをかけるフリップフロッ
プの出力位置（タップと呼ばれることが多いので以後タ
ップを用いる）は、特性多項式で求められる。このタッ
プの位置と数を最適化することで最大２Ｎ −１（Ｎは
フリップフロップの段数を示す）の周期の疑似乱数を発
生できる。図の場合、最大（２４ −１＝１５）の疑似
乱数が発生可能であるが最適化されていないため７種の
疑似乱数を発生する。なお各フリップフロップ１の初期
値がすべて０の場合は疑似乱数発生できない。
数発生器を構成した場合において、各フリップフロップ
１にはデータのラッチを行うクロック（図示せず）が入
力されており、このクロックの変化に同期して次段への
シフトを行う。前の段へのフィードバックをかけるとき
にはフィードバック信号を排他的論理和ゲート２で受け
て出力される。フィードバックをかけるフリップフロッ
プの出力位置（タップと呼ばれることが多いので以後タ
ップを用いる）は、特性多項式で求められる。このタッ
プの位置と数を最適化することで最大２Ｎ −１（Ｎは
フリップフロップの段数を示す）の周期の疑似乱数を発
生できる。図の場合、最大（２４ −１＝１５）の疑似
乱数が発生可能であるが最適化されていないため７種の
疑似乱数を発生する。なお各フリップフロップ１の初期
値がすべて０の場合は疑似乱数発生できない。
【０００４】まず各フリップフロップ１の初期値を ’
１１１０ ’に設定する。次に各フリップフロップ１の
値が次段にシフトされ、排他的論理和ゲート２にｘ１と
ｘ３の値 ’１’と’１’ が入力され出力 ’０’が
初段のフリップフロップ１に入力される。以降同様にシ
フトが行われ疑似乱数が生成される。
１１１０ ’に設定する。次に各フリップフロップ１の
値が次段にシフトされ、排他的論理和ゲート２にｘ１と
ｘ３の値 ’１’と’１’ が入力され出力 ’０’が
初段のフリップフロップ１に入力される。以降同様にシ
フトが行われ疑似乱数が生成される。
【０００５】図７は図６と同様の考え方でデータ圧縮器
を構成したもので、タップの位置を最適化することであ
る固定値に収束しないデータ圧縮器を構成することがで
きる。
を構成したもので、タップの位置を最適化することであ
る固定値に収束しないデータ圧縮器を構成することがで
きる。
【０００６】図８はＩＣＣＤ８６ ｐｒｏｃｅｅｄｉｎ
ｇ Ｐ．１６９ 〜１７３ 記載の”ＢＵＩＬＴ ＩＮ
ＳＥＬＦ ＴＥＳＴ ＯＦ ＴＨＥ８０３８６” の
Ｐ．１７０Ｆｉｇｕｒｅｌ−Ｓｕｍｍａｒｙ ｏｆ Ｂ
ＩＳＴ（自己診断テスト）に示された多ビットＬＦＳＲ
を複数個用いた半導体集積回路（マイクロプロセッサ）
を示す。
ｇ Ｐ．１６９ 〜１７３ 記載の”ＢＵＩＬＴ ＩＮ
ＳＥＬＦ ＴＥＳＴ ＯＦ ＴＨＥ８０３８６” の
Ｐ．１７０Ｆｉｇｕｒｅｌ−Ｓｕｍｍａｒｙ ｏｆ Ｂ
ＩＳＴ（自己診断テスト）に示された多ビットＬＦＳＲ
を複数個用いた半導体集積回路（マイクロプロセッサ）
を示す。
【０００７】図において、ＰＬＡはプログラマブルロジ
ックアレイ、ＢＩＮＡＲＹはバイナリーカウンタ、ＣＲ
ＯＭはＲＯＭである。この構成では３種の疑似乱数発生
器用ＬＦＳＲ（１１ビット，１９ビット，１６ビット）
と８種のデータ圧縮用ＬＳＦＲ（１６ビット×５、１８
ビット，１９ビット，３７ビット各１）が用いられてい
る。
ックアレイ、ＢＩＮＡＲＹはバイナリーカウンタ、ＣＲ
ＯＭはＲＯＭである。この構成では３種の疑似乱数発生
器用ＬＦＳＲ（１１ビット，１９ビット，１６ビット）
と８種のデータ圧縮用ＬＳＦＲ（１６ビット×５、１８
ビット，１９ビット，３７ビット各１）が用いられてい
る。
【０００８】
【発明が解決しようとする課題】従来のリニアフィード
バックシフトレジスタは以上のように構成されており、
マイクロプロセッサ等の多数の複雑な論理回路ブロック
で構成されている半導体集積回路においては、ＬＦＳＲ
を用いたテストの容易化が必須であるが、図８で示した
ようにテストを行う各論理回路ブロック毎に様々なビッ
ト長のＬＦＳＲが必要であり、ハードウェアが増えチッ
プ面積が増大するという問題点があった。またビット長
の異なるＬＦＳＲの構成ではビット長毎に最適なタップ
位置が異なるためにＬＦＳＲのハードウェア共有化が図
れないという問題点があった。
バックシフトレジスタは以上のように構成されており、
マイクロプロセッサ等の多数の複雑な論理回路ブロック
で構成されている半導体集積回路においては、ＬＦＳＲ
を用いたテストの容易化が必須であるが、図８で示した
ようにテストを行う各論理回路ブロック毎に様々なビッ
ト長のＬＦＳＲが必要であり、ハードウェアが増えチッ
プ面積が増大するという問題点があった。またビット長
の異なるＬＦＳＲの構成ではビット長毎に最適なタップ
位置が異なるためにＬＦＳＲのハードウェア共有化が図
れないという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、半導体集積回路に組み込んでも
テスト用ハードウェアによるチップ面積が増大すること
がないＬＦＳＲを得ることを目的とする。またビット長
が異なっていてもハードウェア共有化が可能なＬＳＩ化
に適した規則的な構成を有するＬＦＳＲを得ることを目
的とする。
ためになされたもので、半導体集積回路に組み込んでも
テスト用ハードウェアによるチップ面積が増大すること
がないＬＦＳＲを得ることを目的とする。またビット長
が異なっていてもハードウェア共有化が可能なＬＳＩ化
に適した規則的な構成を有するＬＦＳＲを得ることを目
的とする。
【００１０】
【課題を解決するための手段】この発明に係るＬＦＳＲ
は、当該フリップフロップ出力と後段のフリップフロッ
プ出力との排他的論理和をとる論理和ゲートを有し、こ
の排他的論理和出力と、当該フリップフロップ出力、及
び後段のフリップフロップ出力とのいずれかを選択する
選択手段を、少なくとも最終段以外の各フリップフロッ
プに対して設け、これら選択手段における動作を制御手
段を用いて制御するようにしたものである。また上記制
御手段の動作を半導体集積回路の命令により行なうよう
にしたものである。
は、当該フリップフロップ出力と後段のフリップフロッ
プ出力との排他的論理和をとる論理和ゲートを有し、こ
の排他的論理和出力と、当該フリップフロップ出力、及
び後段のフリップフロップ出力とのいずれかを選択する
選択手段を、少なくとも最終段以外の各フリップフロッ
プに対して設け、これら選択手段における動作を制御手
段を用いて制御するようにしたものである。また上記制
御手段の動作を半導体集積回路の命令により行なうよう
にしたものである。
【００１１】
【作用】この発明においては、当該フリップフロップ出
力と後段のフリップフロップ出力との排他的論理和をと
る論理和ゲートを有し、この排他的論理和出力と、当該
フリップフロップ出力、及び後段のフリップフロップ出
力とのいずれかを選択する選択手段を、少なくとも最終
段以外の各フリップフロップに対して設け、これら選択
手段における動作を制御手段を用いて制御するようにし
たから、タップの位置，数を自在に変化させることがで
き、異なるビット長にも対応することができる。また上
記制御手段の動作を半導体集積回路の命令により行なう
ように構成することで、簡単な装置構成で容易に集積回
路のテストを行なうことができる。
力と後段のフリップフロップ出力との排他的論理和をと
る論理和ゲートを有し、この排他的論理和出力と、当該
フリップフロップ出力、及び後段のフリップフロップ出
力とのいずれかを選択する選択手段を、少なくとも最終
段以外の各フリップフロップに対して設け、これら選択
手段における動作を制御手段を用いて制御するようにし
たから、タップの位置，数を自在に変化させることがで
き、異なるビット長にも対応することができる。また上
記制御手段の動作を半導体集積回路の命令により行なう
ように構成することで、簡単な装置構成で容易に集積回
路のテストを行なうことができる。
【００１２】
【実施例】図１はこの発明に一実施例における４ビット
ＬＦＳＲであり、疑似乱数発生器を構成した場合の図で
あり、また図２はデータ圧縮器を構成した場合の図であ
る。
ＬＦＳＲであり、疑似乱数発生器を構成した場合の図で
あり、また図２はデータ圧縮器を構成した場合の図であ
る。
【００１３】図１において、Ｓはスイッチ、Ａ１〜Ａ３
は次段からくるフィードバック信号を前段へスルーする
か否かを制御する制御信号、Ｂ１〜Ｂ３は次段からくる
フィードバック信号とその段の出力の排他的論理和出力
を前段へ転送するか否かを制御する制御信号、Ｃ１〜Ｃ
３はその段の出力をそのまま前段へフィードバックする
か否かを制御する制御信号、１０は上記各制御信号Ａ１
〜Ａ３，Ｂ１〜Ｂ３，Ｃ１〜Ｃ３を生成する制御信号生
成回路（制御手段）である。
は次段からくるフィードバック信号を前段へスルーする
か否かを制御する制御信号、Ｂ１〜Ｂ３は次段からくる
フィードバック信号とその段の出力の排他的論理和出力
を前段へ転送するか否かを制御する制御信号、Ｃ１〜Ｃ
３はその段の出力をそのまま前段へフィードバックする
か否かを制御する制御信号、１０は上記各制御信号Ａ１
〜Ａ３，Ｂ１〜Ｂ３，Ｃ１〜Ｃ３を生成する制御信号生
成回路（制御手段）である。
【００１４】次に第１のＬＦＳＲ（疑似乱数発生器）の
動作について説明する。まず制御信号生成回路１０で各
段の制御信号Ａ１〜Ａ３，Ｂ１〜Ｂ３，Ｃ１〜Ｃ３を生
成する。各信号が ’Ｈ ’のときスイッチＳオン、
’Ｌ’ のときスイッチＳオフすると、制御信号Ａ１〜
Ａ３が ’Ｈ ’のときはタップのない段を形成し、制
御信号Ｂ１〜Ｂ３が ’Ｈ ’のときはタップのある段
を形成し、制御信号Ｂ１〜Ｂ３が ’Ｈ ’のときは初
段からその段までのビット長のＬＦＳＲを構成すること
になる。もちろん各段の制御信号はＡ，Ｂ，Ｃのうちい
ずれか１つのみが ’Ｈ ’となるように制御する。こ
こで図６の従来例で示したＬＦＳＲに相当する回路を構
成する場合は〔Ａ１，Ｂ１，Ｃ１〕＝〔Ｌ，Ｈ，Ｌ〕，
〔Ａ２，Ｂ２，Ｃ２〕＝〔Ｈ，Ｌ，Ｌ〕，〔Ａ３，Ｂ３
，Ｃ３〕＝〔Ｈ，Ｌ，Ｌ〕となる。また３ビットのＬＳ
ＦＲを構成する場合は〔Ａ３，Ｂ３，Ｃ３〕＝〔Ｌ，Ｌ
，Ｈ〕とすればよい。
動作について説明する。まず制御信号生成回路１０で各
段の制御信号Ａ１〜Ａ３，Ｂ１〜Ｂ３，Ｃ１〜Ｃ３を生
成する。各信号が ’Ｈ ’のときスイッチＳオン、
’Ｌ’ のときスイッチＳオフすると、制御信号Ａ１〜
Ａ３が ’Ｈ ’のときはタップのない段を形成し、制
御信号Ｂ１〜Ｂ３が ’Ｈ ’のときはタップのある段
を形成し、制御信号Ｂ１〜Ｂ３が ’Ｈ ’のときは初
段からその段までのビット長のＬＦＳＲを構成すること
になる。もちろん各段の制御信号はＡ，Ｂ，Ｃのうちい
ずれか１つのみが ’Ｈ ’となるように制御する。こ
こで図６の従来例で示したＬＦＳＲに相当する回路を構
成する場合は〔Ａ１，Ｂ１，Ｃ１〕＝〔Ｌ，Ｈ，Ｌ〕，
〔Ａ２，Ｂ２，Ｃ２〕＝〔Ｈ，Ｌ，Ｌ〕，〔Ａ３，Ｂ３
，Ｃ３〕＝〔Ｈ，Ｌ，Ｌ〕となる。また３ビットのＬＳ
ＦＲを構成する場合は〔Ａ３，Ｂ３，Ｃ３〕＝〔Ｌ，Ｌ
，Ｈ〕とすればよい。
【００１５】図２のデータ圧縮器を構成した場合も図１
のＬＦＳＲと同様に、制御信号生成回路１０において、
制御信号Ａ１〜Ａ３，Ｂ１〜Ｂ３，Ｃ１〜Ｃ３を生成す
ることにより容易にデータ圧縮器が構成できる。例えば
図７の従来例で示したＬＳＦＲに相当する回路を構成す
る場合は、〔Ａ１，Ｂ１，Ｃ１〕＝〔Ｌ，Ｈ，Ｌ〕，〔
Ａ２，Ｂ２，Ｃ２〕＝〔Ｈ，Ｌ，Ｌ〕，〔Ａ３，Ｂ３，
Ｃ３〕＝〔Ｌ，Ｌ，Ｈ〕とすればよい。
のＬＦＳＲと同様に、制御信号生成回路１０において、
制御信号Ａ１〜Ａ３，Ｂ１〜Ｂ３，Ｃ１〜Ｃ３を生成す
ることにより容易にデータ圧縮器が構成できる。例えば
図７の従来例で示したＬＳＦＲに相当する回路を構成す
る場合は、〔Ａ１，Ｂ１，Ｃ１〕＝〔Ｌ，Ｈ，Ｌ〕，〔
Ａ２，Ｂ２，Ｃ２〕＝〔Ｈ，Ｌ，Ｌ〕，〔Ａ３，Ｂ３，
Ｃ３〕＝〔Ｌ，Ｌ，Ｈ〕とすればよい。
【００１６】以上のような構造を用いて、必要とする最
大ビット長のＬＦＳＲを構成すれば、そのビット長以下
のどんなタップ・ビット長の疑似乱数発生器やデータ圧
縮器でも容易に実現可能となる。
大ビット長のＬＦＳＲを構成すれば、そのビット長以下
のどんなタップ・ビット長の疑似乱数発生器やデータ圧
縮器でも容易に実現可能となる。
【００１７】図３は図１の、また図４は図２のＬＦＳＲ
をＬＳＩ化に適するように最適化した図である。図にお
いて、１００は本発明のＬＦＳＲ（疑似乱数発生器）を
構成する１ビットブロック、１１０は本発明のＬＦＳＲ
（データ圧縮器）を構成する１ビットブロック、Ｘｉｎ
ＮはＮビット目の前段からのフリップフロップ入力、Ｘ
ｏｕｔＮはＮビット目のフリップフロップ出力、Ｙｉｎ
ＮはＮビット目の前段からのフィードバック入力、Ｙｏ
ｕｔＮはＮビット目のフィードバック出力である。
をＬＳＩ化に適するように最適化した図である。図にお
いて、１００は本発明のＬＦＳＲ（疑似乱数発生器）を
構成する１ビットブロック、１１０は本発明のＬＦＳＲ
（データ圧縮器）を構成する１ビットブロック、Ｘｉｎ
ＮはＮビット目の前段からのフリップフロップ入力、Ｘ
ｏｕｔＮはＮビット目のフリップフロップ出力、Ｙｉｎ
ＮはＮビット目の前段からのフィードバック入力、Ｙｏ
ｕｔＮはＮビット目のフィードバック出力である。
【００１８】図３（ｃ） のように単一ビット１００を
用いて、図（ａ）のように同じビット１００を複数段（
Ｎ段）接続するだけで、ＮビットのＬＦＳＲが構成でき
る。なお最終段はスイッチＳが不要のため図（ｂ） の
ように、通常のフリップフロップ１を用いてもよい。図
４においても同様の考え方で単一ビット１１０を用いて
データ圧縮器を構成することができる。
用いて、図（ａ）のように同じビット１００を複数段（
Ｎ段）接続するだけで、ＮビットのＬＦＳＲが構成でき
る。なお最終段はスイッチＳが不要のため図（ｂ） の
ように、通常のフリップフロップ１を用いてもよい。図
４においても同様の考え方で単一ビット１１０を用いて
データ圧縮器を構成することができる。
【００１９】図５は従来の図８で示したのマイクロプロ
セッサに相当するものを本発明のＬＦＳＲを用いて構成
した図であり、マルチプレクサは各ＰＬＡとＲＯＭの出
力のどれをデータ圧縮するかを選択するものである。
セッサに相当するものを本発明のＬＦＳＲを用いて構成
した図であり、マルチプレクサは各ＰＬＡとＲＯＭの出
力のどれをデータ圧縮するかを選択するものである。
【００２０】この図からもわかるように、従来例に比べ
、疑似乱数発生用とデータ圧縮用の制御回路１０と、マ
ルチプレクサが増加するが、ＬＦＳＲ（疑似乱数発生用
）は３種から１種に、ＬＦＳＲ（データ圧縮用）は８種
から１種に削減可能となりハードウェアが大幅に減少し
ていることがわかる。
、疑似乱数発生用とデータ圧縮用の制御回路１０と、マ
ルチプレクサが増加するが、ＬＦＳＲ（疑似乱数発生用
）は３種から１種に、ＬＦＳＲ（データ圧縮用）は８種
から１種に削減可能となりハードウェアが大幅に減少し
ていることがわかる。
【００２１】このように本実施例によれば、所定段のフ
リップフロップ１と後段のフリップフロップ１間に、第
１ないし第３の経路を設け、所定段のフリップフロップ
出力を第１の経路を介して前段へフィードバックし、後
段からくるフィートバック信号を第２の経路を介して前
段へスルーさせ、排他的論理和ゲート２を有する第３の
経路を通して自己のフリップフロップ出力と後段からの
フィートバック信号の排他的論理和出力を前段にフィー
ドバックし、上記各経路を制御信号生成回路１０からの
制御信号を用いて適宜選択して用いるようにしたから、
タップの位置及びその数を自在に変化させることができ
、異なるビット長にも対応することができ、半導体集積
回路に組み込んでもテスト用ハードウェアによるチップ
面積が増大することがなく、またビット長が異なってい
てもＬＦＳＲが共有でき、ＬＳＩ化に適した構造となっ
ている。
リップフロップ１と後段のフリップフロップ１間に、第
１ないし第３の経路を設け、所定段のフリップフロップ
出力を第１の経路を介して前段へフィードバックし、後
段からくるフィートバック信号を第２の経路を介して前
段へスルーさせ、排他的論理和ゲート２を有する第３の
経路を通して自己のフリップフロップ出力と後段からの
フィートバック信号の排他的論理和出力を前段にフィー
ドバックし、上記各経路を制御信号生成回路１０からの
制御信号を用いて適宜選択して用いるようにしたから、
タップの位置及びその数を自在に変化させることができ
、異なるビット長にも対応することができ、半導体集積
回路に組み込んでもテスト用ハードウェアによるチップ
面積が増大することがなく、またビット長が異なってい
てもＬＦＳＲが共有でき、ＬＳＩ化に適した構造となっ
ている。
【００２２】
【発明の効果】以上のように、この発明に係るリニアフ
ィードバックシフトレジスタによれば、当該フリップフ
ロップ出力と後段のフリップフロップ出力との排他的論
理和をとる論理和ゲートを有し、この排他的論理和出力
と、当該フリップフロップ出力、及び後段のフリップフ
ロップ出力とのいずれかを選択する選択手段を、少なく
とも最終段以外の各フリップフロップに対して設け、こ
れら選択手段における動作を制御手段を用いて制御する
ようにしたから、タップの位置，数を自在に変化させる
ことができ、必要とする最大ビット長のＬＦＳＲを構成
すれば、そのビット長以下のどんなタップ・ビット長の
疑似乱数発生器やデータ圧縮器でも容易に実現すること
ができ、その結果、マイクロプロセッサのように複数種
の多ビットＬＦＳＲによるテストの容易化を実現するの
に単一のＬＦＳＲを共用でき、ハードウェアの減少，省
面積化を図ることができるという効果がある。
ィードバックシフトレジスタによれば、当該フリップフ
ロップ出力と後段のフリップフロップ出力との排他的論
理和をとる論理和ゲートを有し、この排他的論理和出力
と、当該フリップフロップ出力、及び後段のフリップフ
ロップ出力とのいずれかを選択する選択手段を、少なく
とも最終段以外の各フリップフロップに対して設け、こ
れら選択手段における動作を制御手段を用いて制御する
ようにしたから、タップの位置，数を自在に変化させる
ことができ、必要とする最大ビット長のＬＦＳＲを構成
すれば、そのビット長以下のどんなタップ・ビット長の
疑似乱数発生器やデータ圧縮器でも容易に実現すること
ができ、その結果、マイクロプロセッサのように複数種
の多ビットＬＦＳＲによるテストの容易化を実現するの
に単一のＬＦＳＲを共用でき、ハードウェアの減少，省
面積化を図ることができるという効果がある。
【００２３】また単一ビットブロックを複数ビット構成
するだけでよく規則的であり、ＬＳＩ化に適しているた
め生産性の向上を図ることができるとういう効果がある
。
するだけでよく規則的であり、ＬＳＩ化に適しているた
め生産性の向上を図ることができるとういう効果がある
。
【図１】この発明の一実施例によるＬＦＳＲ（疑似乱数
発生器）の構成図である。
発生器）の構成図である。
【図２】この発明の一実施例によるＬＦＳＲの（データ
圧縮器）の構成図である。
圧縮器）の構成図である。
【図３】この発明の一実施例によるＬＦＳＲ（疑似乱数
発生器）をＬＳＩ化に最適化した構成図である。
発生器）をＬＳＩ化に最適化した構成図である。
【図４】この発明の一実施例によるＬＦＳＲ（データ圧
縮器）をＬＳＩ化に最適化した構成図である。
縮器）をＬＳＩ化に最適化した構成図である。
【図５】この発明の一実施例によるＬＦＳＲをマイクロ
プロセッサに用いた場合の応用例を示す図である。
プロセッサに用いた場合の応用例を示す図である。
【図６】従来のＬＦＳＲ（疑似乱数発生器）の構成図で
ある。
ある。
【図７】従来のＬＦＳＲの（データ圧縮器）の構成図で
ある。
ある。
【図８】従来のＬＦＳＲを用いたマイクロプロセッサの
構成図である。
構成図である。
１ フリップフロップ
２ 排他的論理和ゲー
トＳ スイッチＡ１，
Ａ２，Ａ３ 制御信号 Ｂ１，Ｂ２，Ｂ３ 制御信号 Ｃ１，Ｃ２，Ｃ３ 制御信号
２ 排他的論理和ゲー
トＳ スイッチＡ１，
Ａ２，Ａ３ 制御信号 Ｂ１，Ｂ２，Ｂ３ 制御信号 Ｃ１，Ｃ２，Ｃ３ 制御信号
Claims (2)
- 【請求項１】 複数段のフリップフロップを所定のフ
リップフロップの出力がフィードバックされるよう接続
してなり、そのシフト動作により各フリップフロップの
出力にデータを出力する複数ビットのリニアフィードバ
ックシフトレジスタにおいて、少なくとも最終段以外の
各フリップフロップに対して、自己のフィードバック出
力と、後段のフリップフロップのフィードバック出力と
を受け、これらの排他的論理和をとる論理和ゲートを有
し、該排他的論理和出力と上記自己のフィードバック出
力と後段のフリップフロップのフィードバック出力との
うち１つを選択して前段にフィードバックする選択手段
を設け、これら選択手段における動作を制御する制御手
段を設けたことを特徴とするリニアフィードバックシフ
トレジスタ。 - 【請求項２】 上記制御手段は、上記各選択手段の制
御をリニアフィードバックシフトレジスタ本体を内蔵す
る半導体集積回路の命令により行なう制御信号生成回路
であることを特徴とする請求項１記載のリニアフィード
バックシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2414453A JPH04223526A (ja) | 1990-12-25 | 1990-12-25 | リニアフィードバックシフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2414453A JPH04223526A (ja) | 1990-12-25 | 1990-12-25 | リニアフィードバックシフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04223526A true JPH04223526A (ja) | 1992-08-13 |
Family
ID=18522931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2414453A Pending JPH04223526A (ja) | 1990-12-25 | 1990-12-25 | リニアフィードバックシフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04223526A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07234779A (ja) * | 1994-01-28 | 1995-09-05 | Koninkl Ptt Nederland Nv | ディジタル疑似乱シリーズを発生する発生器、ディジタル疑似乱シリーズを発生する発生器の数発生周波数を増大する方法、および増大数発生周波数でディジタル疑似乱シリーズを発生する方法 |
| JP2009265961A (ja) * | 2008-04-25 | 2009-11-12 | Renesas Technology Corp | 疑似乱数発生器及びデータ通信装置 |
-
1990
- 1990-12-25 JP JP2414453A patent/JPH04223526A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07234779A (ja) * | 1994-01-28 | 1995-09-05 | Koninkl Ptt Nederland Nv | ディジタル疑似乱シリーズを発生する発生器、ディジタル疑似乱シリーズを発生する発生器の数発生周波数を増大する方法、および増大数発生周波数でディジタル疑似乱シリーズを発生する方法 |
| JP2009265961A (ja) * | 2008-04-25 | 2009-11-12 | Renesas Technology Corp | 疑似乱数発生器及びデータ通信装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10214175A (ja) | 線形帰還シフトレジスタ，多重入力記号レジスタ及びこれらを用いた内蔵自己診断回路 | |
| JP4885422B2 (ja) | ガロア拡大体線形変換器 | |
| JPH06222116A (ja) | 混合信号集積回路の構成及びそのテスト方法 | |
| JPH0682528A (ja) | 制御可能な重み付き２進シーケンスを発生するための回路 | |
| US20020089358A1 (en) | Digital frequency multiplier | |
| JP3512939B2 (ja) | 疑似乱数発生回路及び双方向シフトレジスタ | |
| JP4195195B2 (ja) | シーケンス発生器 | |
| US5796994A (en) | Patch mechanism for allowing dynamic modifications of the behavior of a state machine | |
| JP2738351B2 (ja) | 半導体集積論理回路 | |
| JP2841882B2 (ja) | 疑似乱数パタン発生器 | |
| US8745113B2 (en) | Pseudo-random bit sequence generator | |
| JPH04223526A (ja) | リニアフィードバックシフトレジスタ | |
| JPH0991997A (ja) | メモリテスト回路 | |
| JPH0787040B2 (ja) | シフトレジスタ | |
| JPS6186855A (ja) | 出力ロジツク回路 | |
| JP2797793B2 (ja) | 疑似乱数パタン発生回路 | |
| EP0196152A2 (en) | Testing digital integrated circuits | |
| US8165263B2 (en) | Counting circuit and address counter using the same | |
| US7123679B2 (en) | Counter having improved counting speed | |
| JPH0798995A (ja) | リニアフィードバックシフトレジスタ | |
| JP2001066352A (ja) | 半導体集積回路のテスト方法と半導体集積回路 | |
| JPH0961496A (ja) | 半導体集積回路装置および論理テスト方法 | |
| JPH09130214A (ja) | Ｐｎ符号生成回路 | |
| JPH06120842A (ja) | シリアル／パラレル変換回路 | |
| JPH0815392A (ja) | テストモード設定回路 |