JP4195195B2 - シーケンス発生器 - Google Patents

Description

【０００１】
（発明の分野）
本発明は数値シーケンスを生成するためのシーケンス発生器に関するものである。
【０００２】
（発明の背景）
アナログ信号の伝送や処理がデジタル表示の信号またはデータの伝送や処理に次々と置き換えられている技術的分野が増加している。デジタルデータ伝送あるいはデジタルデータ処理には、信号のアナログ的な伝送あるいは処理と比較して、特にデジタルデータの効率的処理に必要な計算能力を安く利用できる利点がある。
【０００３】
通信システムにおいても、デジタル化への傾向は明白であり、アナログデータ処理は相次いで、デジタル表現、デジタル処理、デジタル伝送に切り替わっている。
【０００４】
例えば、ＣＤＭＡ（符号分割多元接続）通信システムは、ほとんどデジタル化されている。すなわち、音声信号、ユーザデータ、制御データは、デジタル形式のシステム内で表現され、処理され、伝送される。
【０００５】
ＣＤＭＡシステムでは、受信局に送信される単一信号を生成するために複数の異なる通信チャネルが合成される。受信局では、送信信号から複数の通信チャネルが復元される。しかし、そのようにするためには、受信局で受信された個々のチャンネルを識別できるように、通信チャネルを合成する前に各通信チャネルのデータをデジタル化する必要がある。このような通信チャネルのデータ処理には、それぞれ特定の通信チャネルの狭帯域信号をショートコードによって広帯域信号に拡散する操作が含まれることがある。
【０００６】
ショートコードは規定されたビットシーケンスあるいはチップシーケンスであり、他のショートコードと直交していることが好ましい。チャンネルデータのそれぞれの単一ビット値をショートコードまたは反転ショートコードで表すことによって、通信チャネルデータを拡散することが可能である。例えば、各論理１をショートコード自体で表し、各論理０を反転ショートコードで表すことが可能であり、その逆もまた可能である。異なるショートコードの長さの範囲は、例えば１６から１２８チップとする。
【０００７】
拡散操作後、拡散チャンネルの合成によって広帯域ＣＤＭＡ信号が生成され、その信号は例えばＣＤＭＡ通信ネットワークの基地局の空気インタフェースを通して受信局に送信される。
【０００８】
例えば１組のショートコードの再利用または上位レベルのデータセキュリティが得られるように、いわゆるロングコードを使用して送信前のＣＤＭＡ信号を更に処理する場合がある。ロングコードはショートコードと同様に、規定された２進値シーケンスまたはシンボルシーケンス、例えば擬似ランダムシーケンスによって構成される。ロングコードは、例えばＸＯＲ（排他的ＯＲ）演算によって、合成チャンネルデータとともに処理することができる。受信局では、それと同じロングコードと逆論理演算によって、元の信号を復元することができる。
【０００９】
常に処理可能状態にしておくために、ロングコードとショートコードは、あらかじめ生成してメモリに記憶することができる。しかし、多くの異なるショートコード、ロングコードを記憶するには大容量のメモリが必要になり、費用がかかる。また、通信システムにおける極度に高い処理速度に応えるためには高速メモリが必要である。更に、異なるショートコードおよびロングコードを生成しようとすれば、それぞれ専用の疑似雑音発生器を設けることになり、それには異なるシステム規格が必要になり、実用的ではない。したがって、これに代わる方法が要望される。
【００１０】
（発明の概要）
本発明の目的は、規定された各種数値シーケンスを発生させるための柔軟なシーケンス発生器を提供することである。
【００１１】
この目的は請求項１の特徴によって達成される。
【００１２】
少なくとも１つの任意のシフトレジスタ記憶位置をフィードバック位置として選択し、少なくとも１つの任意のシフトレジスタ記憶位置をフィードイン（ｆｅｅｄ−ｉｎ）位置として選択し、そしてハードウェア構成を変更することなく、規定された複数の各種数値シーケンスを生成し得ることが望ましい。規定された数値シーケンスの生成時にアクティブになるレジスタ記憶位置の数は、第１のフィードイン位置を選択することによって設定することが可能であり、フィードバック特性は、少なくとも１つのフィードバック位置を選択することによって設定することが可能である。したがって、発明のシーケンス発生器は、規定された各種離散数値シーケンスを生成するように柔軟に適応することが可能であり、その結果、例えばシステム仕様に容易に適応できる。
【００１３】
レジスタ記憶位置の出力端子を選択的に処理手段に接続するために第1の選択手段を設け、フィードイン位置として選択されたレジスタ記憶位置に選択的にフィード手段を接続するために第２の選択手段を設けることができる。第１、第２の選択手段は制御手段によって制御されることが望ましい。
【００１４】
さらに、処理手段はフィードイン位置として選択された少なくとも１つのレジスタ記憶位置に供給される信号を生成するために、フィードバック位置として選択された少なくとも１つのレジスタ記憶位置の出力信号を処理する複数の処理ユニットを有する。処理手段によって排他的ＯＲ（ＸＯＲ）演算を実行し得ることが望ましい。
【００１５】
制御手段は、少なくとも１つのフィードバック位置と少なくとも１つのフィードイン位置を規定するために使われる論理値をもつビットシーケンスを記憶または供給するための記憶手段またはデータ供給手段を有する。
【００１６】
ビットシーケンスの最初の論理１がフィードイン位置を規定し、それに続く各論理１がフィードバック位置を規定するか、あるいはビットシーケンスの最初の論理がフィードイン位置を規定し、それに続く各論理０がフィードバック位置を規定するように第１、第２の選択手段を制御するロジック回路を記憶手段に設けることが望ましい。
【００１７】
本発明に関するその他の特長は従属請求項に規定されている。
【００１８】
付図と共に説明を読むことにより、本発明を更に深く理解することができる。
【００１９】
（実施例の詳細説明）
以下に図１、図４にしたがって発明の第１実施例について述べる。
【００２０】
所定数の２進数または離散数値からなる規定されたシーケンスを生成するシーケンス発生器をハードウェア装置として実現することができる。当該技術分野で周知のように、例えば、特性フィードバック構成をもつシフトレジスタを使用してシーケンス発生器を実現することが可能である。その場合、シーケンス発生器は規定数のサンプルをもつ規定シーケンスを出力する。発生器が連続動作するならば、規定の数値シーケンスが反復される。サンプルのシーケンスはレジスタ記憶位置の数および使用する特定のフィードバック構成によって決定する。ロングコードを生成するシーケンス発生器は、例えば１８〜４１のレジスタ記憶位置またはレジスタ記憶段を含む。したがって、対応するロングコードは２¹⁸〜２⁴¹個のサンプルによって構成されることになる。
【００２１】
図４はシーケンス発生器を示す。複数のレジスタ位置４０１〜４０５をもつシフトレジスタが示されている。それぞれのレジスタ記憶位置は２進数または離散数値を記憶することができる。シフトレジスタは、当該技術分野で周知のように、例えば直列接続のフリップフロップを使用して実現することができる。したがって、個々のレジスタ記憶位置の出力端子は、隣接するそれぞれのレジスタ記憶位置の入力端子に接続される。レジスタ記憶位置４０１の出力は後で更に処理される。
【００２２】
シフトレジスタはフィードバック回路４１０、４１１を備えている。フィードバック回路はレジスタ記憶位置４０１、４０３の出力信号を処理し、処理結果をレジスタ記憶位置４０５の入力端子にフィードバックする。
【００２３】
一般的に知られているように、各レジスタ記憶位置はシフトレジスタの特定段に対応し、各段には「位数」（ｏｒｄｅｒ）がある。この例では、レジスタ記憶位置４０１を含む第１段の位数は１、レジスタ記憶位置４０２を含む第２段階の位数は２、以下同様になる。レジスタ記憶位置は５つであるから、この場合は位数５のシーケンス発生器となる。
【００２４】
各クロック周期において、各レジスタ記憶位置に記憶された値は出力端子を通して出力され、新しい値が各レジスタ記憶位置の入力端子を通して読み込まれる。最低位のレジスタ記憶位置、この例におけるレジスタ記憶位置４０１からの出力は、その後更に処理される。第１、第２、第４のレジスタ記憶位置の出力は処理され、その処理結果はフィードバック信号として最上位レジスタ記憶位置、この例の第５レジスタ記憶位置４０５の入力端にフィードバックされる。
【００２５】
ここに例示する特定の回路は規定の単一数値シーケンスを生成する。複数の異なる数値シーケンスが必要ならば、異なる位数および異なるフィードバック回路、あるいはいずれか一方をもつシフトレジスタを設ける必要がある。
【００２６】
しかし、ＣＤＭＡシステムなどの用途では、システム特性や外部要因、例えばデータ通信規格などに由来する諸条件にシーケンス発生器を合わせるのは困難であり、費用もかかる。多数の異なるシーケンス発生器を使用するか、またはシステムの既存シーケンス発生器を交換する必要がある。
【００２７】
したがって、シーケンス発生器は図１で示される柔軟な装置によって実現することが好ましい。図１の装置は複数のレジスタ記憶位置１１、１２、１３、１４、１５を備えたシフトレジスタ１を有する。レジスタ記憶位置の数は任意である。例えば、レジスタ記憶位置をｎ＝３２とするシフトレジスタを使用することができる。例えば、直列に接続される複数のフリップフロップでシフトレジスタを構成することができる。
【００２８】
従来と同様、最初のレジスタ記憶位置１１は、一位のレジスタ記憶位置であり、シフトレジスタ１の初段に対応する。同様に、次のレジスタ記憶位置もシフトレジスタの次段にそれぞれ対応する。したがって、ｎ番目のレジスタ記憶位置はｎ位のレジスタ記憶位置であり、ｎ番目の段に対応する。
【００２９】
後処理に備えて、シフトレジスタは第１レジスタ記憶位置の出力端子を通して外部装置に接続することができる。また、他の実施例では後処理のために、その他の位置あるいは全レジスタ記憶位置を外部接続することが可能である。
【００３０】
複数のレジスタ記憶位置はそれぞれ２進数または離散数値を記憶することができる。
【００３１】
各レジスタ記憶位置の出力端子は第１の選択手段３に接続され、各レジスタ記憶位置の入力端子は第２の選択手段４に接続される。
【００３２】
さらに、第１選択手段３は処理手段５と供給（ｆｅｅｄｉｎｇ）手段６を通して第２選択手段４に接続される。処理手段は、第１選択手段３からの複数の出力信号を合成し、供給手段６を通して第２選択手段４に送信されるフィードバック信号を生成する。
【００３３】
第１選択手段３は、各レジスタ記憶位置の出力端子を処理手段５に接続することによってレジスタ記憶位置をフィードバック位置として選択することを可能にする。
【００３４】
制御信号が制御手段２から入力されると、フィードバック位置としてレジスタ記憶位置が選択される。制御信号は第１選択手段３に供給されると、選択されたレジスタ記憶位置は第１選択手段によって処理手段５に接続される。例えば図１の実施例では、制御手段２からの制御信号は第１レジスタ記憶位置１１の出力端子および第２レジスタ記憶位置１２の出力端子を処理手段５に接続するが、この例では、残りのレジスタ記憶位置の出力端子は第３レジスタ記憶位置１３であって、上位段のすべてのレジスタ記憶位置が処理手段５に接続されるわけではない。
【００３５】
第２選択手段４は、供給手段６を通して処理手段５からのフィードバック信号を供給するためのフィードイン位置として１つのレジスタ記憶位置を選択することを可能にする。フィードイン位置として選択されたレジスタ記憶位置はさらに、制御信号によっては、次の上位シフトレジスタ段のレジスタ記憶位置に接続される。この場合、上位シフトレジスタ位置からの出力信号および供給手段からの出力信号は、フィードイン位置として選択されたレジスタ記憶位置の入力に供給される前に処理される。この処理には、例えばＸＯＲ演算または加法演算が含まれる。フィードイン位置として選択されないレジスタ記憶位置は次の上位段のレジスタ記憶位置に接続される。
【００３６】
第１選択手段３と同様に、第２選択手段４は制御手段２からの制御信号を入力し、供給手段６または次の上位シフトレジスタ段のレジスタ記憶位置、あるいは双方へのシフトレジスタ位置の接続を可能にする。例えば、制御手段２から制御信号が供給される結果、第４シフトレジスタ段の第４レジスタ記憶位置の入力端子１４がフィードイン位置として選択され、第３段のレジスタ記憶位置１３の出力端子がフィードバック位置として選択されることになる。残りのレジスタ記憶位置がフィードイン位置として選択されないこともあり、その場合、それらは次の各上位段のレジスタ記憶位置に接続される。第３のシフトレジスタ位置１３の入力端子がフィードイン位置として更に選択された場合、上述のように、シフトレジスタ位置１４の出力信号とフィードイン信号はシフトレジスタ位置１３の入力端子に供給される前に処理される。
【００３７】
最上位フィードイン位置として選択されたシフトレジスタ位置は次の上位シフトレジスタ位置に接続されないことが好ましい。
【００３８】
この例では、フィードバック位置としてのレジスタ記憶位置だけが選択されたと仮定しており、これは、フィードイン位置として選択された場合と、上位レジスタ記憶位置がフィードイン位置として選択された場合の一方または両方の条件を前提にしている。しかし、別の実施例では、このような制約は必要ないかもしれない。
【００３９】
この例では更に、任意の数のレジスタ記憶位置をフィードバック位置として選択し、任意の数のレジスタ記憶位置をフィードイン位置として選択することができる。しかし、別の実施例では、フィードイン位置として単一のレジスタ記憶位置を選択することが好ましいかもしれない。
【００４０】
図１に基づいて、本発明の第１実施例によるシーケンス発生器の動作について以下に説明する。
【００４１】
制御手段２で生成される制御信号を利用することにより、本発明の第１実施例のシーケンス発生器は柔軟な構成が可能になる。したがって、このシーケンス発生器は、規定された別々の数値シーケンスを生成するために使用することができる。任意数のレジスタ記憶位置をフィードバック位置として選択し、任意数のレジスタ記憶位置をフィードイン位置として選択することができる。したがって、段数すなわちその段数で構成されるシーケンス発生器の位数と、シーケンス発生器のフィードバック特性とを指定することができる。
【００４２】
この実施例では、例えば第３レジスタ記憶位置１３がフィードイン位置として選択されたならば、シフトレジスタに含まれるｎレジスタ記憶位置のうち３つのレジスタ記憶位置がコードシーケンスの生成に寄与する。すべての上位レジスタ記憶位置はバイパスされ、それらはシーケンス発生器の出力信号に寄与しない。
【００４３】
動作開始前に、初期数値シーケンスを各レジスタ記憶位置にロードすることにより、シフトレジスタは初期化される。シーケンス発生器で２進値シーケンスを生成する場合は、２進値シーケンスを使用してシフトレジスタを初期化することができる。一方、シーケンス発生器で離散値を生成する場合は、任意の大きさの離散値でシフトレジスタを初期化することができる。
【００４４】
さらに、動作開始前に制御信号を第１選択手段３および第２選択手段４に入力することが好ましい。上述のように、制御信号は制御手段２によって生成され、前に詳述したとおり、フィードバック位置としてのレジスタ記憶位置およびフィードイン位置としてのレジスタ記憶位置が選択される。この例の場合、動作中に制御手段２で生成される制御信号は静的であることが好ましい。すなわち、規定された数値シーケンスを生成している間、制御信号は変化しないことが好ましい。しかし、本発明は静的な制御信号に限定するわけではなく、別の実施例では、動作中に制御信号が動的に変化することもある。
【００４５】
上述のように、供給された制御信号にしたがって確立される内部接続に応じて、クロック周期ごとに各レジスタ記憶位置において数値が入出力される。処理手段５に入力される信号は処理された後、フィードイン位置として選択されたレジスタ記憶位置に供給手段６を介して供給される。すなわち、フィードバック位置として選択されたレジスタ記憶位置から出力される信号は、サイクルごとに処理手段５に入力されて処理された後、前記供給手段６を介して第２選択手段４に送られ、そして、フィードイン位置として選択された少なくとも１つのレジスタ記憶位置に供給される。
【００４６】
処理手段５は前記入力信号を処理して、第２選択手段４に対するフィードバック信号を生成する。処理手段５は、レジスタ記憶位置からの出力信号を単一の信号に合成するために論理演算あるいは算術演算、例えば加法、ＡＮＤ、ＯＲ、ＸＯＲや、それらを組み合わせた演算を実行する。
【００４７】
この例におけるレジスタ記憶位置１１では、最低位レジスタ記憶位置の出力を外部装置に供給することができる。したがって、シーケンス発生器はクロック周期ごとに１サンプルづつの規定数値シーケンスを出力することができる。
【００４８】
前述のように、規定値シーケンスは、制御手段２から第１、第２の選択手段３、４に供給される制御信号に依存する。したがって、本発明の第１実施例による装置は、供給される制御信号に応じて異なる長さおよび特性をもつ規定数値シーケンスを生成することができる。
【００４９】
例えば、シーケンス発生器が２進データシーケンスを生成する状態であって３つのレジスタ記憶位置がアクティブの場合、すなわち第３レジスタ記憶位置１３がフィードイン位置として選択された場合には、装置で発生する数値シーケンスの長さは２³になる。シフトレジスタのｎ個のレジスタ記憶位置がすべてアクティブであれば、生成されるコードの長さは２ⁿになる。異なるレジスタ記憶位置をフィードバック位置として選択することにより、同じ長さの異なるコードが生成される。
【００５０】
図１の実施例では、フィードイン位置として選択されたレジスタ記憶位置に、処理手段５から供給手段６を介してフィードバック信号が供給される。この信号は各レジスタ記憶位置の状態に完全に依存する。しかし、別の実施例では、フィードイン位置として選択されたレジスタ記憶位置にフィードバック信号を供給される前に、そのフィードバック信号を外部装置からの外部入力信号と合成すなわち再処理することが可能である。
【００５１】
以下に、図２ａにしたがって本発明の第２実施例を説明する。
【００５２】
図２ａのシーケンス発生器もまた、複数のレジスタ記憶位置１１〜１４を含むシフトレジスタ１を有する。図２の例では単純化するため、４つのレジスタ記憶位置１１〜１４で構成された状態で示される。しかし、一般的には任意の数のレジスタ記憶位置が含まれる。
【００５３】
また、図２ａの回路は複数のフィードバックスイッチ３１〜３４を備えた第1選択手段３を含み、各スイッチは１つづつのレジスタ記憶位置と関連づけられ、対応するレジスタ記憶位置の出力端子に接続されていて、図１の第１実施例と同様に前記出力端子を処理手段５に選択的に接続する働きをする。
【００５４】
処理手段５は複数の処理ユニット５２〜５４を有し、処理ユニットは直列に接続され、複数のフィードバックスイッチのうち対応する少なくとも１つにそれぞれ接続される。直列接続の最後に位置する処理ユニットの出力は供給手段６に接続される。供給手段はプリント配線上の接続部、あるいは他のデータ伝送手段であってもよい。
【００５５】
さらに、図２ａのシーケンス発生器は、第２選択手段４を構成する複数のフィードインスイッチ４１〜４３を含む。フィードインスイッチ４１〜４３は、制御端子に入力される制御信号に応じて出力端子に接続可能な入力端子をそれぞれ２づつ備えている。各フィードインスイッチの出力端子は、対応するレジスタ記憶位置の対応する入力端子に接続される。各フィードインスイッチ４１〜４３の入力端子の一方は、次の上位段におけるレジスタ記憶位置の出力端子に接続される。各フィードインスイッチの他方の入力端子は、前記供給手段６に接続される。
【００５６】
したがって、レジスタ記憶位置の入力端子は、対応するフィードインスイッチを介して次の上位レジスタ記憶位置の出力端子に接続されるか、または供給手段５に接続されるが、いずれに接続されるかは、スイッチの状態によって決まる。
【００５７】
第２実施例に対応する図２ａの構成は直列に接続された複数の発生器段Ｓ１〜Ｓ４を含むように図示されている。各段は特定のレジスタ記憶位置に対応しており、第1段は第１レジスタ記憶位置に対応し、この例におけるレジスタ記憶位置１１では、次段は次のレジスタ記憶位置に対応する。
【００５８】
下記のように３つの異なるタイプの段を定義することができる。
【００５９】
第１タイプの段はシーケンス発生器の第1段によって構成され、第1段には、第１レジスタ記憶位置、第１フィードバックスイッチ、第１フィードインスイッチが含まれ、この例では、第１レジスタ記憶位置、第１フィードバックスイッチ、第１フィードインスイッチは、それぞれレジスタ記憶位置１１、フィードバックスイッチ３１、フィードインスイッチ４１である。
【００６０】
この第１段の後には、第２タイプの同じ段を複数個直列に接続したものが続く。この例では、第２タイプの段は、シーケンス発生器の第２段、第３段である。第２タイプの段はレジスタ記憶位置、フィードバックスイッチ、フィードインスイッチ、処理ユニットから成る。例えば、この実施例の第２段は、第２レジスタ記憶位置１２、第２フィードバックスイッチ３２、第２フィードインスイッチ４２、処理ユニット５２から成る。
【００６１】
一連の同じ第２タイプの段の後には、シーケンス発生器の最終段を構成する第３タイプの単一段が続く。この第３タイプの段はレジスタ記憶位置、対応するフィードバックスイッチ、処理ユニットから成る。この実施例では、第4段Ｓ４は第３タイプの段を構成し、第4レジスタ記憶位置１４、第4フィードバックスイッチ３４、処理ユニット５４を含む。
【００６２】
第２実施例のシーケンス発生器は常に、第１タイプの単一段、任意個数の第２タイプの同じ段、第３タイプの単一段を直列接続して構成される。図２ａの例では、第２タイプの中間段は２つだけである。しかし、シーケンス発生器に含まれる第２タイプの段の個数は任意である。
【００６３】
複数のフィードバックスイッチ３１〜３４と複数のフィードインスイッチ４１〜４３、この両方の状態は制御手段２によって制御される。したがって、制御手段２は複数のフィードバックスイッチ３１〜３４によってレジスタ記憶位置をフィードバック位置として選択し、そして複数のフィードインスイッチ４１〜４３を切り換えることによって、レジスタ記憶位置をフィードイン位置として選択することができる。
【００６４】
図１の実施例と同様に、制御手段２を用いれば、フィードイン位置を選択することによって、シフトレジスタのアクティブな部分を規定することが可能である。更に、フィードバック位置を選択することによって、構成のフィードバックの特性を指定することも可能である。
【００６５】
第１及び第２の実施例で記述された回路は様々な用途に利用することが可能である。例えば、第２実施例の回路はＣＤＭＡ情報通信システムにおいて、ショートコード発生器、ロングコード発生器のいずれか一方として使用可能であり、両方を兼用することもできる。したがって、この回路は２進値シーケンスの生成に適しており、その特性はフィードバック位置およびフィードイン位置の選択によって規定される。
【００６６】
動作開始前に実行される前述のシフトレジスタ初期化によって、サンプルシーケンスにおける相、すなわち発生器が動作を開始するサンプルシーケンスの位置が決定される。さらに、ロングコード発生器またはショートコード発生器として、処理ユニットは排他的ＯＲ演算を実行することが好ましい。
【００６７】
シーケンス発生器がロングコードを出力する場合、そのロングコードは、例えば、ロングコード発生器の１ビットでデータ列の各ビットを処理するビット単位の排他的ＯＲ（ＸＯＲ）演算でデータ信号を処理するために使用することが可能である。ショートコードの生成にシーケンス発生器を使用する場合は、前述と同様に、そのショートコードを通信チャネルのデータ拡散に使用することができる。
【００６８】
第１、第２の実施例で述べた装置はまた、離散数値シーケンスの生成に使用することができる。
【００６９】
図２ｂ〜２ｄに関連して、第２実施例のシーケンス発生器の動作例を以下に述べる。
【００７０】
図２ｂは複数のフィードインスイッチ４１〜４３の１つの切り換え状態を示す。第２のフィードインスイッチ４１の２つの切り換え状態が例示されている。
【００７１】
論理１または論理０に対応する制御信号が制御手段２からフィードインスイッチに入力される。論理０に対応する制御信号がフィードインスイッチに入力されると、図２ｂの左側に示されるように、スイッチの出力端子は供給手段６に接続される。すなわち、論理０に対応する制御信号が現れると、供給手段６を経由するフィードバック信号は対応するレジスタ記憶位置に入力される。
【００７２】
論理１に対応する制御信号がフィードインスイッチに入力されると、図２ｂの右側に示されるように、スイッチの出力端子は次の上位段のレジスタ記憶位置に接続される。
【００７３】
図２ｃ、図２ｄはフィードバックスイッチおよびフィードインスイッチに供給される制御信号の異なる２つの組み合わせに対する２つの等価回路を示す。
【００７４】
次に図２ｃを用いて、制御信号の第１の組み合わせと、それに対応する図２ａ、図２ｂのシーケンス発生器のハードウェア構成について概略を説明する。複数のフィードバックスイッチ３１〜３４および複数のフィードインスイッチ４１〜４３に下記の制御信号が供給される。
フィードバックスイッチ３１、３２、３３：閉成
フィードバックスイッチ３４：開成
フィードインスイッチ４３：論理０
フィードインスイッチ４１、４２：論理１
【００７５】
これらの制御信号により、図２ｃで示されるように第1、第2、第3のレジスタ記憶位置１１、１２、１３の出力端子は処理手段５に接続される。フィードバックスイッチ３３が開いているので、レジスタ記憶位置１４の出力端子は処理手段５に接続されない。
【００７６】
また、フィードインスイッチ４１、４２には、論理１に対応する制御信号が供給されるので、第1、第２、第３のレジスタ記憶位置１１、１２、１３は直列に接続される。フィードインスイッチ４３には、論理０に対応する制御信号が供給されるので、第３のレジスタ記憶位置１３の入力端子は供給手段６に接続される。
【００７７】
このように、図２ｃは上記制御信号が供給されている状態における図２ａのシーケンス発生器の等価回路を表す。レジスタ記憶位置１１、１２、１３の出力端子はフィードバック位置として選択され、レジスタ記憶位置１３の入力端子はフィードイン位置として選択されている。
【００７８】
次に図２ｄを用いて、制御信号の第２の組み合わせと、それに対応する図２ａ、図２ｂのシーケンス発生器のハードウェア構成について説明する。
【００７９】
この場合、各フィードバックスイッチおよび各フィードインスイッチに下記の制御信号が供給される。
フィードバックスイッチ３１、３２：閉成
フィードバックスイッチ３３、３４：開成
フィードインスイッチ４１：論理１
フィードインスイッチ４２：論理０
フィードインスイッチ４３：任意
【００８０】
上記制御信号が供給されている状態では、図２ａ、２ｂのシーケンス発生器は図２ｄの回路と等価的なハードウェア構成をもつことになる。
【００８１】
フィードバックスイッチ３１、３２が閉じると、第１、第２のレジスタ記憶位置１１、１２の出力端子はフィードバック位置として選択される。第3、第4のレジスタ記憶位置３３、３４の出力端子は、対応するフィードバックスイッチが開いているので、フィードバック位置として選択されない。また、論理０に対応する制御信号がフィードインスイッチ４２に供給されると、レジスタ記憶位置１２の入力端子がフィードイン位置として選択される。フィードインスイッチ４１には論理１に対応する制御信号が供給されるので、レジスタ記憶位置１１の入力端子はレジスタ記憶位置１２の出力端子に接続される。
【００８２】
この特定の構成では、レジスタ記憶位置１３、１４は非動作状態、すなわち、それらの状態はシーケンス発生器の出力信号に影響を及ぼさない。また、フィードインスイッチ４３の状態も無関係である。
【００８３】
したがって、第２の制御信号の組み合わせでは、上述のように図２ａのシーケンス発生器の等価回路は図２ｄと同様に表すことができる。
【００８４】
図２ｃ、図２ｄに関して述べた制御信号の上記例から見られるように、図２ａ、図２ｂの第２実施例のシーケンス発生器は、異なる構成を想定して容易に構成することができる。これは、フィードバックスイッチおよびフィードインスイッチに適切な制御信号を供給するだけで実現することが可能であり、シーケンス発生器のハードウェア構造は変わらない。したがって、本発明によるシーケンス発生器は諸条件に柔軟に対応することができる。
【００８５】
図３ａにしたがって、以下に本発明の第３実施例を説明する。図３ａは本発明の第１、第２実施例と同様のシーケンス発生器の詳細なブロック図を示す。
【００８６】
この場合も、複数のレジスタ記憶位置１１〜１４を備えたシフトレジスタが設けられる。また、複数のフィードバックスイッチ３１〜３４を含む第１の選択手段が設けられ、各フィードバックスイッチは、複数のレジスタ記憶位置の各出力端子とそれぞれ関連する。
【００８７】
更に、複数のフィードインスイッチ４１〜４３を含む第２の選択手段が設けられ、各フィードインスイッチは複数のレジスタ記憶位置とそれぞれ関連する。これらフィードインスイッチの入力端子はそれぞれ、供給手段６に接続されると共に、次の上位レジスタ記憶位置の出力端子に接続される。第１、第２の実施例と同様に、フィードインスイッチ４１〜４３の出力端子は、それぞれ対応するレジスタ記憶位置の入力端子に接続される。
【００８８】
直列に接続された複数の処理ユニット５２〜５４を含む処理手段が設けられ、各処理ユニットは複数のレジスタ記憶位置とそれぞれ関連しており、対応するフィードバックスイッチの出力端子に接続される。前の例と同様に、処理手段は供給手段６に接続される。
【００８９】
この場合も、前記フィードインスイッチおよびフィードバックスイッチは制御手段によって制御される。図２ｂの実施例と同様に、論理０に対応する制御信号が供給されると、対応するレジスタ記憶位置への入力としてフィードバック信号を供給するために、複数のフィードインスイッチによって供給手段６がレジスタ記憶位置に接続される。論理１に対応する制御信号が供給されると、各スイッチは次段のレジスタ記憶位置をそれぞれ接続する。
【００９０】
複数のフィードバックスイッチは、複数のフィードインスイッチと同様に制御される。論理１に対応する制御信号が供給されると、これらフィードバックスイッチはそれぞれ、対応するレジスタ記憶位置の出力端子を関連処理ユニットに接続する。論理０に対応する制御信号が供給されると、複数のフィードバックスイッチはＯＦＦ状態になり、論理０に対応する入力状態を関連処理ユニットに接続する。
【００９１】
複数のフィードバックスイッチおよび複数のフィードインスイッチは当該技術分野で周知のように、マルチプレクサによって構成することができる。
【００９２】
本発明の第３実施例では、前記制御手段は、複数の制御記憶位置２１１〜２１５を含む制御メモリ２１からなり、少なくとも１つの制御記憶位置がレジスタ記憶位置と関連づけられる。
【００９３】
各制御記憶位置は論理０を表す情報または論理１を表す情報を記憶することができる。制御記憶位置２１１〜２１５の状態によって、関連フィードバックスイッチ３１〜３４および関連フィードインスイッチ４１〜４３がそれぞれ制御される。これは、例えばＡＮＤやＯＲゲートを含む適切なロジック回路を利用して実行される。
【００９４】
図２ａの第２実施例と同様に、第３実施例のシーケンス発生器は３つのタイプの段に分割することができる。それらは、最下位レジスタ記憶位置を含む第１段、複数の第２段、最上位レジスタ記憶位置を含む最終段である。第３実施例によるシーケンス発生器は、第１タイプを１段、同じ第２タイプを任意の複数段、第３タイプを１段で構成される。
【００９５】
この実施例では、Ｓ２１、Ｓ２２で示される第２のタイプの２段が設けられる。第１タイプの段はＳ１で示され、第３タイプの段はＳ３で示される。
【００９６】
以下では、図３ａに示される第３実施例によるシーケンス発生器の3種類の段について、以下に説明する。
【００９７】
まず、図３ａに例示される初段Ｓ１から説明する。シーケンス発生器の第1段はレジスタ記憶位置１１、第１フィードバックスイッチ３１、第１フィードインスイッチ４１から成る。さらに、第1段は、制御記憶位置２１１、２個の論理ゲート、第１ＡＮＤゲート２３１、第１ＯＲゲート２２１を含む。
【００９８】
前の実施例に関連して述べたように、レジスタ記憶位置１１の入力端子は第１フィードインスイッチ４１の出力端子に接続される。第１フィードインスイッチ４１の入力端子は、供給手段６と後段の上位レジスタ記憶位置の出力端子とにそれぞれ接続される。なお、この場合の上位レジスタ記憶位置は記憶位置１２である。
【００９９】
第１フィードインスイッチ４１の制御入力は次の上位段のＯＲゲート（段Ｓ２の第２ＯＲゲート２２２）の出力端子に接続される。
【０１００】
第１段におけるレジスタ記憶位置１１の出力端子は、外部装置に接続することができ、さらに第１フィードバックスイッチ３１の入力端子の一方に接続される。第１フィードバックスイッチ３０の第２入力端子は、論理０に対応する信号に接続される。さらに、第１フィードバックスイッチ３１の出力端子は、次の上位段（段Ｓ２）の処理ユニット、この場合の処理ユニット５２に接続される。第１フィードバックスイッチ３１の制御入力は第１ＡＮＤゲート２３１の出力端子に接続される。
【０１０１】
第１ＡＮＤゲート２３１の一方の入力端子は、第1段のレジスタ記憶位置、この場合のレジスタ記憶位置２１１の出力端子に接続される。ＡＮＤゲート２３１の第２の入力端子は、第1段の第１ＯＲゲート２２１の出力端子に接続される。
【０１０２】
第１段における第１ＯＲゲート２２１の一方の入力端子は、次の上位段におけるＯＲゲート２２１の出力端子に接続される。第1段Ｓｌにおける第１ＯＲゲート２３１の第２の入力端子は次の上位段の制御記憶位置、この場合の制御記憶位置２２２の出力端子に接続される。
【０１０３】
次に、第２段Ｓ２で示されるのは第２タイプの段である。図３ａに示される第２タイプの段、すなわち段Ｓ２および段Ｓ３は同じ構造であるから、第２段Ｓ２だけについて説明する。
【０１０４】
第２タイプの段はレジスタ記憶位置、制御記憶位置、フィードインスイッチ、フィードバックスイッチ、ＡＮＤゲート、ＯＲゲート、処理ユニットを含む。第２タイプの段には、上記第１タイプの段と一致する部分が多いが、下記の部分が異なる。
【０１０５】
第２タイプの段におけるレジスタ記憶位置の出力端子は、外部の装置に接続される代わりに、前の下位段におけるフィードインスイッチの一方の入力端子に接続される。また、ＯＲゲートの出力は前の下位段におけるＯＲゲートに接続される。
【０１０６】
この場合、第２段Ｓ２に示されるように、段Ｓ２のレジスタ記憶位置１２の出力端子は、段Ｓ１のフィードインスイッチ４１の入力端子に接続される。さらに、第２段の第２ＯＲゲート２２２の出力端子は、第２タイプの段におけるＡＮＤゲートの入力端子に接続されるとともに、次段、すなわちこの例では第1段ＳｌのＯＲゲートの入力端子にも接続される。
【０１０７】
最後に、第２段Ｓ２の第１フィードバックスイッチ３１の出力端子は処理ユニット５２に接続される。さらに、処理ユニット５２は第３段Ｓ３の処理ユニット５３に接続される。
【０１０８】
段Ｓ３も第２タイプであって、段Ｓ２と同じであるから、説明は省略する。
【０１０９】
つぎに、最終段を形成する第３タイプの段Ｓ４について説明する。
【０１１０】
シーケンス発生器のこの最終段はレジスタ記憶位置１４、２つの制御記憶位置２１４、２１５、フィードバックスイッチ３４、第４ＡＮＤゲート２３４、処理ユニット５４から成る。
【０１１１】
レジスタ記憶位置１４の入力端子は供給手段６に接続され、出力端子は次段のフィードインスイッチ、すなわちこの場合の第３段Ｓ３の第３フィードインスイッチ４３に接続される。さらに、レジスタ記憶位置１４の出力端子は第4フィードバックスイッチ３４の一方の入力端子に接続され、このフィードバックスイッチの他方の入力端子は、論理０に対応する信号に接続される。フィードバックスイッチ３５の出力端子は処理ユニット５４に接続される。処理ユニット５４は供給手段６にフィードバック信号を供給する。
【０１１２】
フィードバックスイッチ３４の制御入力は第４ＡＮＤゲート２３４に接続される。フィードバックスイッチ３４の各入力端子は、制御記憶位置２１４、２１５の出力にそれぞれ接続される。制御記憶位置の出力端子は、前段Ｓ３のＯＲゲートへの入力としても機能する。
【０１１３】
図３ａにしたがって記述したシーケンス発生器は図示された段数に限定されることなく、任意の段数を設けることができる。上記回路をロングコード発生器として使用する場合、例えば３２段にすればよい。
【０１１４】
図３ａの回路図に関する記述から明らかなように、複数のフィードバックスイッチの状態および複数のフィードインスイッチの状態は、前記制御メモリ２１における複数の制御記憶位置２１１〜２１５の状態によって制御することができる。本発明によるシーケンス発生器の第３実施例では、制御記憶位置の数がレジスタ記憶位置の数より１つ多いことが分かる。
【０１１５】
以下に動作説明を行う。
【０１１６】
論理１に対応する制御信号が対応のフィードバックスイッチに入力されると、第１または第２タイプの段のレジスタ記憶位置がフィードバック位置として選択される。この状況になるのは、論理１に対応する値が対応の制御記憶位置に記憶され、かつ次の上位制御記憶位置のいずれかに論理１に対応する値が記憶されているときである。
【０１１７】
論理０に対応する制御信号が対応のフィードインスイッチに入力されると、第１または第２タイプの段のレジスタ記憶位置がフィードイン位置として選択される。論理１に対応する制御信号が対応のフィードインスイッチに入力された場合は、レジスタ記憶位置は次の上位段のレジスタ記憶位置に接続される。
【０１１８】
複数のＯＲゲートがカスケード接続されているため、上位の各段に対応するすべての制御記憶位置に論理０に対応する制御信号が記憶されている場合、論理０に対応する制御信号がその段のフィードインスイッチに供給されるだけである。
【０１１９】
論理１に対応する制御信号が２つの対応制御記憶位置から対応ＡＮＤゲートに供給されると、最上位段すなわち第３タイプの段のレジスタ記憶位置はフィードバック位置として選択される。第３タイプの段のレジスタ記憶位置は常に供給手段６に接続されることが好ましい。したがって、次のレジスタ記憶位置がフィードイン位置として選択されるか否かに依存して、選択されるフィードイン位置は変わる。次のレジスタ記憶位置のいずれかがフィードイン位置として選択されると、最上位レジスタ記憶位置はフィードイン位置として選択されない。
【０１２０】
したがって、複数の制御記憶位置に記憶されるビットシーケンスが降順、すなわち最上位制御記憶位置から始まっていれば、論理１を記憶する第１制御記憶位置によって、それに対応するレジスタ記憶位置がフィードイン位置として規定される。この場合、論理０に対応する制御信号が上位レジスタ記憶位置の全フィードインスイッチに必ず供給される。したがって、理論上からは、それらはフィードイン位置として選択される。しかし、これは何の影響も及ぼさず、シーケンス発生器からの出力信号に寄与することはない。シーケンス発生器からの出力信号に寄与しない理由は、フィードバックスイッチの制御入力にも論理０が入力されて各記憶位置がフィードバック位置として選択されないからである。
【０１２１】
フィードイン位置として選択されたレジスタ記憶位置に続く下位レジスタ記憶位置は、いずれもフィードイン位置として選択されることはなく、ＯＲゲートのカスケード接続により、対応フィードインスイッチには、制御信号としての論理１が入力される。したがって、後の前記下位レジスタ記憶位置のすべてが直列に接続される。
【０１２２】
次に、図３ｂ、図３ｃにしたがって第３実施例の回路動作を説明する。図３ｂ、３ｃは、制御メモリに対するプログラミング状態を変えた場合に対応する第３実施例の等価回路を示す。
【０１２３】
まず、記憶手段２１に記憶された制御ビットの第１の組み合わせによる図３ａのシーケンス発生器の動作と、その対応等価回路の動作を図３ｂにしたがって説明する。
【０１２４】
論理状態００１１１に対応する制御シーケンスが制御メモリに記憶される。すなわち、第５制御記憶位置２１５および第4制御記憶位置２１４に論理０が記憶される。第３制御記憶位置２１３には、第１、第２制御記憶位置２１１、２１２と同様に論理１が記憶される。
【０１２５】
ビットシーケンスの最初の論理１は制御記憶位置２１３に記憶される。したがって、第２ＯＲゲート２２２を通して第２フィードインスイッチ４２の制御入力に論理１が入力される。その結果、供給手段６が第２レジスタ記憶位置１２に接続されてフィードバック信号を供給する。それにより、第２レジスタ記憶位置１２は図３ｂの等価回路で示されるようにフィードイン位置として選択される。
【０１２６】
第４、第５制御記憶位置２１４、２１５に論理０が記憶され、第３フィードインスイッチ４３の制御入力に論理０が入力される。第３、第４レジスタ記憶位置１３、１４も、供給手段６に接続される。しかし、上述のように、この場合も、これらのレジスタ記憶位置の状態はシーケンス発生器の出力信号に寄与しないので、その影響はない。
【０１２７】
さらに、第２制御記憶位置２１２に論理１が記憶される。したがって、第３記憶位置２１３が論理１の状態になり、第２ＡＮＤゲート２３２から第２フィードバックスイッチ３２に論理１に対応する信号が供給される。その結果、図３ｂで示されるように第２レジスタ記憶位置１２はフィードバック位置として選択される。
【０１２８】
同様に、第１制御記憶位置２１１に論理１が記憶されている状態では、図３ｂに示されるように第１レジスタ記憶位置１１はフィードバック位置として選択される。
【０１２９】
次に、記憶手段２１に記憶された制御ビットの第２の組み合わせによる図３ａのシーケンス発生器の動作と、その対応等価回路の動作を図３ｃにしたがって説明する。
【０１３０】
論理状態１１１０１に対応する制御シーケンスが制御メモリに記憶される。すなわち、第５制御記憶位置２１５、第4制御記憶位置２１４、第３制御記憶位置２１３に論理１が記憶される。そして、第２制御記憶位置２１２に論理０、第１制御記憶位置２１１に論理１が記憶される。
【０１３１】
第５制御記憶位置２１５が論理１のとき、第３フィードインスイッチ４３によって第４と第３レジスタ記憶位置が接続される。同様に、複数のＯＲゲートを介して、他のすべてのレジスタ記憶位置が直列に接続される。その結果、図３ｃに示されるように、第４レジスタ記憶位置１４がフィードイン位置として選択される。
【０１３２】
上述と同様、第１、第３、第４制御記憶位置２１１、２１３、２１４に論理１が記憶された状態では、図３ｃで示されるように第１、第３、第４レジスタ記憶位置１１、１３、１４がフィードバック位置として選択される。
【０１３３】
上述から明らかなように、図３ａで示されるシーケンス発生器は、様々なビットシーケンスを「プログラム」することによって、異なった構成にすることができる。
【０１３４】
上記制御回路によって実現される機能は、発明の範囲内において様々な論理回路を使用して達成することができる。特に前記記憶手段２１は一般に、データ供給手段で置き換えることができる。
【図面の簡単な説明】
【図１】 本発明の第１実施例を示すブロック図。
【図２ａ】 本発明の第２実施例を示すブロック図。
【図２ｂ】 図２ａの第２実施例の一部であって、切り換え状態を示す図。
【図２ｃ】 異なる制御信号の組み合わせに対応する第２実施例の等価回路。
【図２ｄ】 異なる制御信号の組み合わせに対応する第２実施例の等価回路。
【図３ａ】 本発明の第３実施例を示すブロック図。
【図３ｂ】 異なるプログラミング状態に対応する第３実施例の等価回路。
【図３ｃ】 異なるプログラミング状態に対応する第３実施例の等価回路。
【図４】 シーケンス発生器のブロック図。

Claims (10)

1. 複数のレジスタ記憶位置（１１、１２、１３、１４、１５）を含むシフトレジスタ（１）と、
   少なくとも１つのレジスタ記憶位置をフィードバック位置として選択し、少なくとも１つの任意のレジスタ記憶位置をフィードイン（ｆｅｅｄ−ｉｎ）位置として選択するための選択手段（２、３、４）と、
   フィードバック位置として選択された少なくとも１つの任意のレジスタ記憶位置からの出力信号を処理する処理手段（５）と、
   処理手段（５）からフィードイン位置として選択された少なくとも１つのレジスタ記憶位置に出力信号を供給する供給手段（ｆｅｅｄｉｎｇ ｍｅａｎｓ）（６）とを有する数値シーケンス発生装置において、
   前記選択手段にフィードインスイッチ（４１〜４３）を設け、そのスイッチの状態に依存してレジスタメモリ位置の入力端子を次の上位レジスタメモリ位置の出力端子または供給手段６のいずれかに接続する前記数値シーケンス発生装置。
2. 請求項１記載の装置であって、前記選択手段が
   フィードバック位置として選択された少なくとも１つのレジスタ記憶位置の出力端子を前記処理手段（５）に接続する第１選択手段（３）と、
   フィードイン位置として選択される少なくとも１つのレジスタ記憶位置の入力端子に前記供給手段（６）を接続する第２選択手段（４）と、
   前記第１、第２選択手段（３、４）を制御する制御手段（２；２１；２１１〜２１５；２２１〜２２３；２３１〜２３４）とを含むことを特徴とする前記装置。
3. 請求項１または２記載の装置であって、フィードイン位置として選択された少なくとも１つのレジスタ記憶位置に供給手段（６）を介して供給される単一の信号を形成するために、フィードバック位置として選択された少なくとも１つのレジスタ記憶位置からの出力信号を処理する複数の処理ユニット（５２〜５４）を前記処理手段（５）に設けたことを特徴とする前記装置。
4. 前記いずれかの請求項に記載の装置であって、少なくとも１つのフィードバックレジスタ記憶位置および少なくとも１つのフィードインレジスタ記憶位置を選択するための２進データを供給するデータ供給手段を前記制御手段（２）に設けたことを特徴とする前記装置。
5. 請求項４記載の装置であって、ビットシーケンスを記憶する複数の制御記憶位置（２１１〜２１５）を含む制御記憶手段（２１）によって前記データ供給手段が構成され、前記ビットシーケンスの論理値によって少なくとも１つのフィードバック位置およびフィードイン位置が定義されることを特徴とする前記装置。
6. 請求項５記載の装置であって、複数のフィードバックスイッチ（３１〜３４）によって前記第１選択手段（３）が構成され、前記各フィードバックスイッチがそれぞれ対応するレジスタ記憶位置の出力端子に接続されて、少なくとも１つの関連する制御記憶位置の論理状態に対応する制御信号によって制御されることを特徴とする前記装置。
7. 請求項５または６記載の装置であって、複数のフィードインスイッチ（４１〜４３）によって第２選択手段（４）が構成され、前記各フィードインスイッチがそれぞれ対応するレジスタ記憶位置の入力端子に接続されて、少なくとも１つの関連する制御記憶位置の論理状態に対応する制御信号によって制御されることを特徴とする前記装置。
8. 請求項５〜７記載のいずれかの装置であって、前記記憶手段（２１）に記憶されたビットシーケンスによって前記フィードバックスイッチ（３１〜３４）およびフィードインスイッチ（４１〜４３）が制御され、そのシーケンスの最初の論理１でフィードイン位置が定義され、次の論理１でフィードバック位置が定義されることを特徴とする前記装置。
9. 前記いずれかの請求項に記載の装置であって、処理手段（５）によって排他的ＯＲ演算を実行することを特徴とする前記装置。
10. 前記いずれかの請求項に記載の装置であって、ＣＤＭＡ情報通信システムにおけるショートコード発生器またはロングコード発生器、あるいはそれらの兼用として使用されることを特徴とする前記装置。

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